JP2000082298A - クロスカップルされたフィ―ドバックル―プを有するアンチヒュ―ズのプログラミング回路 - Google Patents
クロスカップルされたフィ―ドバックル―プを有するアンチヒュ―ズのプログラミング回路Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 アンチヒューズのプログラム後に発生する電
流パスを、クロスカップルされたフィードバックループ
によって、短時間に遮断することで、電力消費をを最小
化したアンチヒューズのプログラミング回路を提供する
ことである。 【解決手段】 アンチヒューズのプログラムされた状態
を確認するための出力部３０に、電源電圧で駆動される
クロスカップルされた帰還部４０を置くことにより、ア
ンチヒューズのプログラミング後に発生する電流パスを
短時間に低電力で強く遮断して、電力消費を著しく減ら
すことができる。
流パスを、クロスカップルされたフィードバックループ
によって、短時間に遮断することで、電力消費をを最小
化したアンチヒューズのプログラミング回路を提供する
ことである。 【解決手段】 アンチヒューズのプログラムされた状態
を確認するための出力部３０に、電源電圧で駆動される
クロスカップルされた帰還部４０を置くことにより、ア
ンチヒューズのプログラミング後に発生する電流パスを
短時間に低電力で強く遮断して、電力消費を著しく減ら
すことができる。
Description
【０００１】
【発明の属する技術分野】本発明はアンチヒューズのプ
ログラミング回路に関するもので、より詳しくはアンチ
ヒューズのプログラム後に発生する電流パスを、クロス
カップルされたフィードバックループによって、短時間
内に遮断することにより、電力消費を最小にし、より早
く安定化した出力信号得るようにしたクロスカップルさ
れたフィードバックループを有するアンチヒューズのプ
ログラミング回路に関するものである。
ログラミング回路に関するもので、より詳しくはアンチ
ヒューズのプログラム後に発生する電流パスを、クロス
カップルされたフィードバックループによって、短時間
内に遮断することにより、電力消費を最小にし、より早
く安定化した出力信号得るようにしたクロスカップルさ
れたフィードバックループを有するアンチヒューズのプ
ログラミング回路に関するものである。
【０００２】
【従来の技術】一般的なヒューズは、既定値以上の電流
が流れると、発熱により溶断され、回路を開放して機器
を保護するために使用される。
が流れると、発熱により溶断され、回路を開放して機器
を保護するために使用される。
【０００３】一方、半導体メモリ素子などにおいて、冗
長回路に使用されるヒューズは、故障ラインから予備ラ
インに切り換えるために使用される。この際に使用され
るヒューズをプログラムするための方式としては、過電
流を流して溶断させる電気ヒューズ方式と、レーザービ
ームでヒューズを燃やして切る方式とがある。
長回路に使用されるヒューズは、故障ラインから予備ラ
インに切り換えるために使用される。この際に使用され
るヒューズをプログラムするための方式としては、過電
流を流して溶断させる電気ヒューズ方式と、レーザービ
ームでヒューズを燃やして切る方式とがある。
【０００４】前述した方式のうち、レーザーで切断する
方法が、単純で確実でありながら配置も容易であるの
で、広く用いられている。この際に使用されるヒューズ
の材料としては、ポリシリコン配線又は金属配線があ
る。
方法が、単純で確実でありながら配置も容易であるの
で、広く用いられている。この際に使用されるヒューズ
の材料としては、ポリシリコン配線又は金属配線があ
る。
【０００５】ところで、前記方式のなかで、高電流を流
して送る方式においては、高電流ドライバー及びヒュー
ズブローイングパッドが必要であるので、面積の点で不
利であるだけでなく、断線時に発生する残留物が存在
し、スイッチオフ現象が発生する。
して送る方式においては、高電流ドライバー及びヒュー
ズブローイングパッドが必要であるので、面積の点で不
利であるだけでなく、断線時に発生する残留物が存在
し、スイッチオフ現象が発生する。
【０００６】また、ポリシリコンをレーザービームにて
切断する場合は、正確にレーザービームを照射しても誤
差が発生し、断線時に残留物が生ずる。更に、レーザー
切断装備は、作業時間が長くかかり、取り扱いが難し
く、不正確であるという問題点があり、パッケージレベ
ルでの修理が不可能であるため、単価及び信頼性が低下
するという問題点がある。
切断する場合は、正確にレーザービームを照射しても誤
差が発生し、断線時に残留物が生ずる。更に、レーザー
切断装備は、作業時間が長くかかり、取り扱いが難し
く、不正確であるという問題点があり、パッケージレベ
ルでの修理が不可能であるため、単価及び信頼性が低下
するという問題点がある。
【０００７】このような問題点を解決するため、パッケ
ージレベルでも簡単にプログラミングし得るアンチヒュ
ーズという新たな素子を導入することとなった。
ージレベルでも簡単にプログラミングし得るアンチヒュ
ーズという新たな素子を導入することとなった。
【０００８】
【発明が解決しようとする課題】アンチヒューズは、プ
ログラム時、上部電極と下部電極との間に印加される電
圧差に応じて、上部電極と下部電極との間にある絶縁膜
が絶縁破壊電圧で易しく絶縁破壊されるようにして、２
電極が短絡されるようにしたヒューズである。
ログラム時、上部電極と下部電極との間に印加される電
圧差に応じて、上部電極と下部電極との間にある絶縁膜
が絶縁破壊電圧で易しく絶縁破壊されるようにして、２
電極が短絡されるようにしたヒューズである。
【０００９】すなわち、一般的なヒューズの場合、断線
させることでプログラミングを行う方式であるが、アン
チヒューズの場合は、互いに連結させることでプログラ
ミングを行う方式である。
させることでプログラミングを行う方式であるが、アン
チヒューズの場合は、互いに連結させることでプログラ
ミングを行う方式である。
【００１０】したがって、このようなアンチヒューズを
プログラミングし、プログラミングされた結果を確認す
るための回路が必要となる。
プログラミングし、プログラミングされた結果を確認す
るための回路が必要となる。
【００１１】本発明は前記のような問題点を解決するた
めになされたもので、本発明の目的は、アンチヒューズ
のプログラム後に発生する電流パスを、クロスカップル
されたフィードバックループによって、短時間内に遮断
することにより、電力消費を最小化し、より早く安定化
した出力信号得るようにしたアンチヒューズのプログラ
ミング回路を提供することにある。
めになされたもので、本発明の目的は、アンチヒューズ
のプログラム後に発生する電流パスを、クロスカップル
されたフィードバックループによって、短時間内に遮断
することにより、電力消費を最小化し、より早く安定化
した出力信号得るようにしたアンチヒューズのプログラ
ミング回路を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を実現するため
の本発明は、ハーフ電源電圧でプリチャージさせる動作
スイッチ部と、動作スイッチ部に連結され、過電流が流
れる場合、絶縁破壊されるアンチヒューズと、アンチヒ
ューズのプログラミングされた状態を確認するための感
知信号を受信する感知信号入力部と、アンチヒューズの
絶縁破壊のために電源電圧を供給する破壊電圧供給部
と、感知信号入力部の信号に応じて、アンチヒューズの
プログラミング状態を出力する出力部と、出力部の信号
に応じて、高速低電力で強く帰還させる帰還部と、帰還
部の信号を受信して、破壊電圧供給部からアンチヒュー
ズに供給される電流パスを断続する電流遮断部と、帰還
部から出力部に流れる電流を遮断するための逆電流防止
部と、出力部の信号を受信して、アンチヒューズにハー
フ電源電圧で強く安定させるラッチ部とからなる。
の本発明は、ハーフ電源電圧でプリチャージさせる動作
スイッチ部と、動作スイッチ部に連結され、過電流が流
れる場合、絶縁破壊されるアンチヒューズと、アンチヒ
ューズのプログラミングされた状態を確認するための感
知信号を受信する感知信号入力部と、アンチヒューズの
絶縁破壊のために電源電圧を供給する破壊電圧供給部
と、感知信号入力部の信号に応じて、アンチヒューズの
プログラミング状態を出力する出力部と、出力部の信号
に応じて、高速低電力で強く帰還させる帰還部と、帰還
部の信号を受信して、破壊電圧供給部からアンチヒュー
ズに供給される電流パスを断続する電流遮断部と、帰還
部から出力部に流れる電流を遮断するための逆電流防止
部と、出力部の信号を受信して、アンチヒューズにハー
フ電源電圧で強く安定させるラッチ部とからなる。
【００１３】前記アンチヒューズは、ハーフ電源電圧で
は絶縁状態が維持され、電源電圧では絶縁破壊されるよ
うに設定されている。
は絶縁状態が維持され、電源電圧では絶縁破壊されるよ
うに設定されている。
【００１４】このように構成される本発明の動作を説明
すると次のようである。
すると次のようである。
【００１５】一般的な状態、つまりプログラミング信号
が入力されないときには、動作スイッチを通じてハーフ
電源電圧がプログラミング回路に供給されてプリチャー
ジされ、ラッチ部によりハーフ電源電圧が、プリチャー
ジが不安定であるとき、強く維持される。
が入力されないときには、動作スイッチを通じてハーフ
電源電圧がプログラミング回路に供給されてプリチャー
ジされ、ラッチ部によりハーフ電源電圧が、プリチャー
ジが不安定であるとき、強く維持される。
【００１６】このような状態で、アンチヒューズをプロ
グラミングするためのプログラミング信号が入力される
と、破壊電圧供給部により電源電圧がアンチヒューズに
供給され、絶縁破壊されて、プログラミングされる。
グラミングするためのプログラミング信号が入力される
と、破壊電圧供給部により電源電圧がアンチヒューズに
供給され、絶縁破壊されて、プログラミングされる。
【００１７】このようにアンチヒューズがプログラミン
グされた後には、アンチヒューズのプログラミングされ
た状態を確認するため、感知信号入力部を通じて信号が
入力されると、アンチヒューズが絶縁破壊された状態が
出力部を通じて出力される。
グされた後には、アンチヒューズのプログラミングされ
た状態を確認するため、感知信号入力部を通じて信号が
入力されると、アンチヒューズが絶縁破壊された状態が
出力部を通じて出力される。
【００１８】また、アンチヒューズが絶縁破壊されるこ
とにより、破壊電圧供給部を通じて電源電圧が供給され
る電流パスが形成され、電流遮断部で出力部の信号を受
信し電流パスを遮断することで、それ以上の電流が消耗
されることを防止することとなる。
とにより、破壊電圧供給部を通じて電源電圧が供給され
る電流パスが形成され、電流遮断部で出力部の信号を受
信し電流パスを遮断することで、それ以上の電流が消耗
されることを防止することとなる。
【００１９】電流遮断部の動作のため、出力部の信号は
帰還部を通じて強く帰還されることにより、電流の遮断
を高速低電力で行い、逆電流防止部により、帰還部から
出力部に流れる逆電流を遮断することとなる。
帰還部を通じて強く帰還されることにより、電流の遮断
を高速低電力で行い、逆電流防止部により、帰還部から
出力部に流れる逆電流を遮断することとなる。
【００２０】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を添付図面を参照して説明する。また、本実施の形態
は本発明の権利範囲を限定するものではなく、単に例示
的に提示するものである。
態を添付図面を参照して説明する。また、本実施の形態
は本発明の権利範囲を限定するものではなく、単に例示
的に提示するものである。
【００２１】図１は本発明による実施の形態を示すもの
で、アンチヒューズのプログラミング回路をメモリ素子
に使用する場合を示す回路図である。
で、アンチヒューズのプログラミング回路をメモリ素子
に使用する場合を示す回路図である。
【００２２】同図に示すように、動作スイッチ部１０
は、アンチヒューズプログラミング回路を動作させるた
め、ハーフ電源電圧（ＨＶＣＣ）を断続して、アンチヒ
ューズプログラミング回路をプリチャージさせる第１Ｐ
ＭＯＳ（Ｐ１）からなる。
は、アンチヒューズプログラミング回路を動作させるた
め、ハーフ電源電圧（ＨＶＣＣ）を断続して、アンチヒ
ューズプログラミング回路をプリチャージさせる第１Ｐ
ＭＯＳ（Ｐ１）からなる。
【００２３】第１ＰＭＯＳ（Ｐ１）は、ソースがハーフ
電源電圧（ＨＶＣＣ）に連結され、ドレインがアンチヒ
ューズ９０の一端に連結される。そして、相補プリチャ
ージ信号（ｐｒｅｃｈｂ）がゲート端に入力されること
により、動作する。
電源電圧（ＨＶＣＣ）に連結され、ドレインがアンチヒ
ューズ９０の一端に連結される。そして、相補プリチャ
ージ信号（ｐｒｅｃｈｂ）がゲート端に入力されること
により、動作する。
【００２４】以後、アンチヒューズ９０の一端と第１Ｐ
ＭＯＳ（Ｐ１）のドレインが連結された部分をノードａ
と呼ぶ。
ＭＯＳ（Ｐ１）のドレインが連結された部分をノードａ
と呼ぶ。
【００２５】感知信号入力部２０は、接地とアンチヒュ
ーズ９０の他端にそれぞれソースとドレインに連結さ
れ、ゲートには、欠陥の発生したアドレス信号（ＡＤＤ
Ｒ）が連結された第３ＮＭＯＳ（Ｎ３）からなる。
ーズ９０の他端にそれぞれソースとドレインに連結さ
れ、ゲートには、欠陥の発生したアドレス信号（ＡＤＤ
Ｒ）が連結された第３ＮＭＯＳ（Ｎ３）からなる。
【００２６】出力部３０は、ノードａの信号を反転する
第１インバータ（ＩＮＶ１）と、第１インバータ（ＩＮ
Ｖ１）の出力を反転する第２インバータ（ＩＮＶ２）と
からなる。
第１インバータ（ＩＮＶ１）と、第１インバータ（ＩＮ
Ｖ１）の出力を反転する第２インバータ（ＩＮＶ２）と
からなる。
【００２７】この際に、第１インバータ（ＩＮＶ１）と
第２インバータ（ＩＮＶ２）はハーフ電源電圧で動作
し、出力が高電位であるとき、ハーフ電源電圧（ＨＶＣ
Ｃ）となる。
第２インバータ（ＩＮＶ２）はハーフ電源電圧で動作
し、出力が高電位であるとき、ハーフ電源電圧（ＨＶＣ
Ｃ）となる。
【００２８】帰還部４０は、出力電圧の変化を高速に帰
還させるため、電源電圧（ＶＣＣ）で動作するクロスカ
ップルされたフィードバックループで、第６ＰＭＯＳ
（Ｐ６）と第７ＰＭＯＳ（Ｐ７）とからなる。すなわ
ち、第６ＰＭＯＳ（Ｐ６）と第７ＰＭＯＳ（Ｐ７）のソ
ースは電源電圧（ＶＣＣ）に連結され、第６ＰＭＯＳ
（Ｐ６）のゲートは第７ＰＭＯＳ（Ｐ７）のドレインに
連結され、第７ＰＭＯＳ（Ｐ７）のゲートは第６ＰＭＯ
Ｓ（Ｐ６）のドレインに連結される。そして、第６ＰＭ
ＯＳ（Ｐ６）のドレインは第１ＮＭＯＳ（Ｎ１）を介し
て第１インバータ（ＩＮＶ１）の出力端に連結され、第
７ＰＭＯＳ（Ｐ７）のドレインは第２ＮＭＯＳ（Ｎ２）
を介して第２インバータ（ＩＮＶ２）の出力端に連結さ
れる。
還させるため、電源電圧（ＶＣＣ）で動作するクロスカ
ップルされたフィードバックループで、第６ＰＭＯＳ
（Ｐ６）と第７ＰＭＯＳ（Ｐ７）とからなる。すなわ
ち、第６ＰＭＯＳ（Ｐ６）と第７ＰＭＯＳ（Ｐ７）のソ
ースは電源電圧（ＶＣＣ）に連結され、第６ＰＭＯＳ
（Ｐ６）のゲートは第７ＰＭＯＳ（Ｐ７）のドレインに
連結され、第７ＰＭＯＳ（Ｐ７）のゲートは第６ＰＭＯ
Ｓ（Ｐ６）のドレインに連結される。そして、第６ＰＭ
ＯＳ（Ｐ６）のドレインは第１ＮＭＯＳ（Ｎ１）を介し
て第１インバータ（ＩＮＶ１）の出力端に連結され、第
７ＰＭＯＳ（Ｐ７）のドレインは第２ＮＭＯＳ（Ｎ２）
を介して第２インバータ（ＩＮＶ２）の出力端に連結さ
れる。
【００２９】以下、第６ＰＭＯＳ（Ｐ６）のドレインと
第１ＮＭＯＳ（Ｎ１）のドレインが連結された部分をノ
ードｂと呼び、第７ＰＭＯＳ（Ｐ７）のドレインと第２
ＮＭＯＳ（Ｎ２）のドレインが連結された部分をノード
ｃと呼ぶ。
第１ＮＭＯＳ（Ｎ１）のドレインが連結された部分をノ
ードｂと呼び、第７ＰＭＯＳ（Ｐ７）のドレインと第２
ＮＭＯＳ（Ｎ２）のドレインが連結された部分をノード
ｃと呼ぶ。
【００３０】前記第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ
（Ｎ２）は逆電流防止部５０であり、ゲートにハーフ電
源電圧（ＨＶＣＣ）が連結されているので、常にターン
オンされている。
（Ｎ２）は逆電流防止部５０であり、ゲートにハーフ電
源電圧（ＨＶＣＣ）が連結されているので、常にターン
オンされている。
【００３１】第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ（Ｎ
２）は、ノードｂとノードｃに電源電圧（ＶＣＣ）が印
加される場合、第１インバータ（ＩＮＶ１）と第２イン
バータ（ＩＮＶ２）に電流パスが形成され、電流が逆方
向に流れることとなる。しかし、第１ＮＭＯＳ（Ｎ１）
と第２ＮＭＯＳ（Ｎ２）はハーフ電源電圧（ＨＶＣＣ）
でターンオンされているため、第１ＮＭＯＳ（Ｎ１）と
第２ＮＭＯＳ（Ｎ２）に流れ得る電流はハーフ電源電圧
（ＨＶＣＣ）としきい値電圧（Ｖｔ）との差だけ流れる
ので、逆方向に流れる電流を防止することができる。
２）は、ノードｂとノードｃに電源電圧（ＶＣＣ）が印
加される場合、第１インバータ（ＩＮＶ１）と第２イン
バータ（ＩＮＶ２）に電流パスが形成され、電流が逆方
向に流れることとなる。しかし、第１ＮＭＯＳ（Ｎ１）
と第２ＮＭＯＳ（Ｎ２）はハーフ電源電圧（ＨＶＣＣ）
でターンオンされているため、第１ＮＭＯＳ（Ｎ１）と
第２ＮＭＯＳ（Ｎ２）に流れ得る電流はハーフ電源電圧
（ＨＶＣＣ）としきい値電圧（Ｖｔ）との差だけ流れる
ので、逆方向に流れる電流を防止することができる。
【００３２】そして、破壊電圧供給部６０は、相補プロ
グラミング信号（ｐｇｍｂ）により動作し、電源電圧
（ＶＣＣ）をノードａに供給するためのもので、第２Ｐ
ＭＯＳ（Ｐ２）からなる。
グラミング信号（ｐｇｍｂ）により動作し、電源電圧
（ＶＣＣ）をノードａに供給するためのもので、第２Ｐ
ＭＯＳ（Ｐ２）からなる。
【００３３】この際に、破壊電圧供給部６０により供給
されるアンチヒューズ９０の破壊電圧、つまり電源電圧
（ＶＣＣ）を遮断して、アンチヒューズ９０のプログラ
ミング後に発生する電流パスを遮断するための電流遮断
部７０として第３ＰＭＯＳ（Ｐ３）が連結される。
されるアンチヒューズ９０の破壊電圧、つまり電源電圧
（ＶＣＣ）を遮断して、アンチヒューズ９０のプログラ
ミング後に発生する電流パスを遮断するための電流遮断
部７０として第３ＰＭＯＳ（Ｐ３）が連結される。
【００３４】前記第２ＰＭＯＳ（Ｐ２）は、ソースに電
源電圧（ＶＣＣ）が接続され、ドレインに電流遮断部７
０の第３ＰＭＯＳ（Ｐ３）のソースが連結され、第３Ｐ
ＭＯＳ（Ｐ３）のソースはノードａに連結される。そし
て、第２ＰＭＯＳ（Ｐ２）のゲートには、相補プログラ
ミング信号（ｐｇｍｂ）が入力され、第３ＰＭＯＳ（Ｐ
３）のゲートには、ノードｂが連結され、強い電源電圧
（ＶＣＣ）で動作する。
源電圧（ＶＣＣ）が接続され、ドレインに電流遮断部７
０の第３ＰＭＯＳ（Ｐ３）のソースが連結され、第３Ｐ
ＭＯＳ（Ｐ３）のソースはノードａに連結される。そし
て、第２ＰＭＯＳ（Ｐ２）のゲートには、相補プログラ
ミング信号（ｐｇｍｂ）が入力され、第３ＰＭＯＳ（Ｐ
３）のゲートには、ノードｂが連結され、強い電源電圧
（ＶＣＣ）で動作する。
【００３５】ラッチ部８０は、ノードａに印加される電
圧の不安定により出力信号値が変化しないように、強く
安定させるためのプログラミング信号（ｐｇｍ）により
動作する第４ＰＭＯＳ（Ｐ４）と、第１インバータ（Ｉ
ＮＶ１）の出力信号に応じて動作する第５ＰＭＯＳ（Ｐ
５）とからなる。前記第４ＰＭＯＳ（Ｐ４）のソースは
ハーフ電源電圧（ＨＶＣＣ）に連結され、ドレインは第
５ＰＭＯＳ（Ｐ５）のソースに連結される。そして、第
５ＰＭＯＳ（Ｐ５）のドレインはノードａに連結され
る。
圧の不安定により出力信号値が変化しないように、強く
安定させるためのプログラミング信号（ｐｇｍ）により
動作する第４ＰＭＯＳ（Ｐ４）と、第１インバータ（Ｉ
ＮＶ１）の出力信号に応じて動作する第５ＰＭＯＳ（Ｐ
５）とからなる。前記第４ＰＭＯＳ（Ｐ４）のソースは
ハーフ電源電圧（ＨＶＣＣ）に連結され、ドレインは第
５ＰＭＯＳ（Ｐ５）のソースに連結される。そして、第
５ＰＭＯＳ（Ｐ５）のドレインはノードａに連結され
る。
【００３６】したがって、一般的な状態では、プログラ
ミング信号（ｐｇｍ）が低電位であるため、第４ＰＭＯ
Ｓ（Ｐ４）がターンオンされ、ノードａは相補プリチャ
ージ信号（ｐｒｅｃｈｂ）によりハーフ電源電圧（ＨＶ
ＣＣ）でプリチャージされているため、第１インバータ
（ＩＮＶ１）の出力が低電位となり、第５ＰＭＯＳ（Ｐ
５）がターンオンされる。それで、ハーフ電源電圧（Ｈ
ＶＣＣ）がノードａに印加されることにより、安定した
状態が維持される。
ミング信号（ｐｇｍ）が低電位であるため、第４ＰＭＯ
Ｓ（Ｐ４）がターンオンされ、ノードａは相補プリチャ
ージ信号（ｐｒｅｃｈｂ）によりハーフ電源電圧（ＨＶ
ＣＣ）でプリチャージされているため、第１インバータ
（ＩＮＶ１）の出力が低電位となり、第５ＰＭＯＳ（Ｐ
５）がターンオンされる。それで、ハーフ電源電圧（Ｈ
ＶＣＣ）がノードａに印加されることにより、安定した
状態が維持される。
【００３７】しかし、アンチヒューズ９０をプログラム
させるため、プログラミング信号（ｐｇｍ）が高電位に
変化すると、第４ＰＭＯＳ（Ｐ４）がオフされ、かつ第
５ＰＭＯＳ（Ｐ５）もアンチヒューズがプログラミング
され、第１インバータ（ＩＮＶ１）の出力が高電位に変
化してオフされる。結果として、ハーフ電源電圧（ＨＶ
ＣＣ）により電流がノードａに印加される電流パスを遮
断すると共に、高電位、即ち、ハーフ電源電圧（ＨＶＣ
Ｃ）が第１インバータ（ＩＮＶ１）の出力端子にラッチ
される。
させるため、プログラミング信号（ｐｇｍ）が高電位に
変化すると、第４ＰＭＯＳ（Ｐ４）がオフされ、かつ第
５ＰＭＯＳ（Ｐ５）もアンチヒューズがプログラミング
され、第１インバータ（ＩＮＶ１）の出力が高電位に変
化してオフされる。結果として、ハーフ電源電圧（ＨＶ
ＣＣ）により電流がノードａに印加される電流パスを遮
断すると共に、高電位、即ち、ハーフ電源電圧（ＨＶＣ
Ｃ）が第１インバータ（ＩＮＶ１）の出力端子にラッチ
される。
【００３８】前記アンチヒューズ９０のプログラミング
された状態を確認するための出力端（ｒｅｐｂ）はノー
ドｃとする。
された状態を確認するための出力端（ｒｅｐｂ）はノー
ドｃとする。
【００３９】図２は本発明による実施の形態での入出力
信号を示すシミュレーショングラフである。
信号を示すシミュレーショングラフである。
【００４０】このようなアンチヒューズプログラミング
回路の動作を図２の入出力信号を示すシミュレーション
グラフを参照して説明すると次のようである。
回路の動作を図２の入出力信号を示すシミュレーション
グラフを参照して説明すると次のようである。
【００４１】まず、正常状態時を述べる。
【００４２】正常状態で、動作スイッチ部１０の相補プ
リチャージ信号（ｐｒｅｃｈｂ）が低電位状態で第１Ｐ
ＭＯＳ（Ｐ１）をターンオンさせて、ハーフ電源電圧が
ノードａに印加されるようにして、アンチヒューズプロ
グラミング回路をプリチャージされる。
リチャージ信号（ｐｒｅｃｈｂ）が低電位状態で第１Ｐ
ＭＯＳ（Ｐ１）をターンオンさせて、ハーフ電源電圧が
ノードａに印加されるようにして、アンチヒューズプロ
グラミング回路をプリチャージされる。
【００４３】すると、出力部３０の出力値は、ノードａ
が高電位と設定されるため、第１インバータ（ＩＮＶ
１）により反転されて、ノードｂが低電位となり、再び
この値は第２インバータ（ＩＮＶ２）により再度反転さ
れて、ノードｃが高電位となる。
が高電位と設定されるため、第１インバータ（ＩＮＶ
１）により反転されて、ノードｂが低電位となり、再び
この値は第２インバータ（ＩＮＶ２）により再度反転さ
れて、ノードｃが高電位となる。
【００４４】帰還部４０では、ノードｂが低電位となる
ことにより、第７ＰＭＯＳ（Ｐ７）がターンオンされ、
ノードｃには電源電圧（ＶＣＣ）が印加されて、出力端
（ｒｅｐｂ）が高電位となり、ノードｃが高電位となる
ことにより、第６ＰＭＯＳ（Ｐ６）が強くオフされて、
ノードｂは低電位を維持することとなる。このノードｂ
の値が電流遮断部７０の第３ＰＭＯＳ（Ｐ３）のゲート
に入力されて、第３ＰＭＯＳ（Ｐ３）がターンオンされ
た状態を維持することとなる。
ことにより、第７ＰＭＯＳ（Ｐ７）がターンオンされ、
ノードｃには電源電圧（ＶＣＣ）が印加されて、出力端
（ｒｅｐｂ）が高電位となり、ノードｃが高電位となる
ことにより、第６ＰＭＯＳ（Ｐ６）が強くオフされて、
ノードｂは低電位を維持することとなる。このノードｂ
の値が電流遮断部７０の第３ＰＭＯＳ（Ｐ３）のゲート
に入力されて、第３ＰＭＯＳ（Ｐ３）がターンオンされ
た状態を維持することとなる。
【００４５】また、ラッチ部８０は、ノードａがプリチ
ャージされて高電位となることにより、第１インバータ
（ＩＮＶ１）により反転され、この値が再び第５ＰＭＯ
Ｓ（Ｐ５）のゲートに印加されることにより、第５ＰＭ
ＯＳ（Ｐ５）がターンオンされた状態を維持する。
ャージされて高電位となることにより、第１インバータ
（ＩＮＶ１）により反転され、この値が再び第５ＰＭＯ
Ｓ（Ｐ５）のゲートに印加されることにより、第５ＰＭ
ＯＳ（Ｐ５）がターンオンされた状態を維持する。
【００４６】このようにプリチャージされた状態で、相
補プリチャージ信号（ｐｒｅｃｈｂ）が高電位に転移さ
れ、感知信号入力部２０を通じてアドレス信号（ＡＤＤ
Ｒ）が入力されて、第３ＮＭＯＳ（Ｎ３）がターンオン
された状態であるが、未だプログラミング信号（ｐｇ
ｍ）が入力されないため、アンチヒューズ９０が続けて
絶縁状態を維持して、ノードａの電位は変化しない。
補プリチャージ信号（ｐｒｅｃｈｂ）が高電位に転移さ
れ、感知信号入力部２０を通じてアドレス信号（ＡＤＤ
Ｒ）が入力されて、第３ＮＭＯＳ（Ｎ３）がターンオン
された状態であるが、未だプログラミング信号（ｐｇ
ｍ）が入力されないため、アンチヒューズ９０が続けて
絶縁状態を維持して、ノードａの電位は変化しない。
【００４７】その後、プログラミング信号（ｐｇｍ）が
入力されると、ラッチ部８０の第４ＰＭＯＳ（Ｐ４）が
オフされて、ハーフ電源電圧（ＨＶＣＣ）がノードａに
供給されることを遮断し、相補プログラミング信号（ｐ
ｇｍ）が破壊電圧供給部６０の第２ＰＭＯＳ（Ｐ２）を
ターンオンさせることで、電源電圧（ＶＣＣ）が第３Ｐ
ＭＯＳ（Ｐ３）を通じてアンチヒューズ９０に供給さ
れ、第３ＮＭＯＳ（Ｎ３）を通じて電流パスが形成され
ることにより、アンチヒューズ９０が絶縁破壊されてプ
ログラミングされる。
入力されると、ラッチ部８０の第４ＰＭＯＳ（Ｐ４）が
オフされて、ハーフ電源電圧（ＨＶＣＣ）がノードａに
供給されることを遮断し、相補プログラミング信号（ｐ
ｇｍ）が破壊電圧供給部６０の第２ＰＭＯＳ（Ｐ２）を
ターンオンさせることで、電源電圧（ＶＣＣ）が第３Ｐ
ＭＯＳ（Ｐ３）を通じてアンチヒューズ９０に供給さ
れ、第３ＮＭＯＳ（Ｎ３）を通じて電流パスが形成され
ることにより、アンチヒューズ９０が絶縁破壊されてプ
ログラミングされる。
【００４８】すると、ノードａの電位は低電位に変化
し、第１インバータ（ＩＮＶ１）により反転されて、出
力値が高電位となる。この値は第１ＮＭＯＳ（Ｎ１）を
通じて伝達されて、ノードｂも高電位となる。第１イン
バータ（ＩＮＶ１）の出力値を動作信号として受ける第
５ＰＭＯＳ（Ｐ５）はオフされて、ノードａが電源電圧
（ＶＣＣ）に維持されることにより、逆方向に流れる電
流を遮断することとなる。
し、第１インバータ（ＩＮＶ１）により反転されて、出
力値が高電位となる。この値は第１ＮＭＯＳ（Ｎ１）を
通じて伝達されて、ノードｂも高電位となる。第１イン
バータ（ＩＮＶ１）の出力値を動作信号として受ける第
５ＰＭＯＳ（Ｐ５）はオフされて、ノードａが電源電圧
（ＶＣＣ）に維持されることにより、逆方向に流れる電
流を遮断することとなる。
【００４９】また、ノードｂが高電位となることによ
り、破壊電圧供給部６０を通じて電源電圧（ＶＣＣ）が
ノードａに供給されるため、ターンオンされている第３
ＰＭＯＳ（Ｐ３）をオフさせることにより、アンチヒュ
ーズ９０がプログラミングされて形成された電流パスを
遮断して、それ以上の電流が流れないようにする。
り、破壊電圧供給部６０を通じて電源電圧（ＶＣＣ）が
ノードａに供給されるため、ターンオンされている第３
ＰＭＯＳ（Ｐ３）をオフさせることにより、アンチヒュ
ーズ９０がプログラミングされて形成された電流パスを
遮断して、それ以上の電流が流れないようにする。
【００５０】第３ＰＭＯＳ（Ｐ３）を帰還部４０の電源
電圧（ＶＣＣ）で強くオフさせることで、高速に第３Ｐ
ＭＯＳ（Ｐ３）をオフさせることができ、帰還部４０に
より安定状態を維持させることができる。
電圧（ＶＣＣ）で強くオフさせることで、高速に第３Ｐ
ＭＯＳ（Ｐ３）をオフさせることができ、帰還部４０に
より安定状態を維持させることができる。
【００５１】このように、アンチヒューズ９０が絶縁破
壊されてプログラミングされると、第３ＮＭＯＳ（Ｎ
３）のターンオンによりノードａが低電位となり、この
値は第１インバータ（ＩＮＶ１）を通じて反転されてか
ら第２インバータ（ＩＮＶ２）を通じて反転された低電
位値がノードｃに印加され、出力端（ｒｅｐｂ）を通じ
て低電位値が出力される。
壊されてプログラミングされると、第３ＮＭＯＳ（Ｎ
３）のターンオンによりノードａが低電位となり、この
値は第１インバータ（ＩＮＶ１）を通じて反転されてか
ら第２インバータ（ＩＮＶ２）を通じて反転された低電
位値がノードｃに印加され、出力端（ｒｅｐｂ）を通じ
て低電位値が出力される。
【００５２】したがって、ノードｃが低電位となること
により、第６ＰＭＯＳ（Ｐ６）がターンオンされ、ノー
ドｂは高電位となる。すると、第７ＰＭＯＳ（Ｐ７）は
オフされ、第２インバータ（ＩＮＶ２）の出力値がその
まま維持される。このように、帰還部（４０）により出
力値は早く安定化され、電源電圧（ＶＣＣ）により駆動
されることにより、第２インバータ（ＩＮＶ２）のハー
フ電源電圧（ＨＶＣＣ）による出力値より強く電流遮断
部（７０）を動作させて、電力の消費を防止することが
できる。
により、第６ＰＭＯＳ（Ｐ６）がターンオンされ、ノー
ドｂは高電位となる。すると、第７ＰＭＯＳ（Ｐ７）は
オフされ、第２インバータ（ＩＮＶ２）の出力値がその
まま維持される。このように、帰還部（４０）により出
力値は早く安定化され、電源電圧（ＶＣＣ）により駆動
されることにより、第２インバータ（ＩＮＶ２）のハー
フ電源電圧（ＨＶＣＣ）による出力値より強く電流遮断
部（７０）を動作させて、電力の消費を防止することが
できる。
【００５３】
【発明の効果】以上説明したように、本発明は、半導体
装置において絶縁破壊を引き起こして互いに連結させる
アンチヒューズを用いることで、パッケージ段階でのプ
ログラムができるので、信頼性が向上されるという利点
がある。
装置において絶縁破壊を引き起こして互いに連結させる
アンチヒューズを用いることで、パッケージ段階でのプ
ログラムができるので、信頼性が向上されるという利点
がある。
【００５４】また、アンチヒューズのプログラムされた
状態を確認するための出力部に、電源電圧で駆動される
クロスカップルされた帰還回路を置いて、アンチヒュー
ズのプログラミング後に発生する電流パスを短時間に低
電力で強く遮断して、電力消費を著しく減らすことがで
きるという利点がある。
状態を確認するための出力部に、電源電圧で駆動される
クロスカップルされた帰還回路を置いて、アンチヒュー
ズのプログラミング後に発生する電流パスを短時間に低
電力で強く遮断して、電力消費を著しく減らすことがで
きるという利点がある。
【図１】 本発明による実施の形態を示すもので、アン
チヒューズのプログラミング回路を示す回路図である。
チヒューズのプログラミング回路を示す回路図である。
【図２】 本発明による実施の形態での入出力信号を示
すシミュレーショングラフである。
すシミュレーショングラフである。
１０ 動作スイッチ部、２０ 感知信号入力部、３０
出力部、４０ 帰還部、５０ 逆電流防止部、６０ 破
壊電圧供給部、７０ 電流遮断部、８０ ラッチ部、９
０ アンチヒューズ、ＩＮＶ１ 第１インバータ、ＩＮ
Ｖ２ 第２インバータ、Ｎ１ 第１ＮＭＯＳ、Ｎ２ 第
２ＮＭＯＳ、Ｎ３ 第３ＮＭＯＳ、Ｐ１第１ＰＭＯＳ、
Ｐ２ 第２ＰＭＯＳ、Ｐ３ 第３ＰＭＯＳ、Ｐ４ 第４
ＰＭＯＳ、Ｐ５ 第５ＰＭＯＳ、Ｐ６ 第６ＰＭＯＳ、
Ｐ７ 第７ＰＭＯＳ。
出力部、４０ 帰還部、５０ 逆電流防止部、６０ 破
壊電圧供給部、７０ 電流遮断部、８０ ラッチ部、９
０ アンチヒューズ、ＩＮＶ１ 第１インバータ、ＩＮ
Ｖ２ 第２インバータ、Ｎ１ 第１ＮＭＯＳ、Ｎ２ 第
２ＮＭＯＳ、Ｎ３ 第３ＮＭＯＳ、Ｐ１第１ＰＭＯＳ、
Ｐ２ 第２ＰＭＯＳ、Ｐ３ 第３ＰＭＯＳ、Ｐ４ 第４
ＰＭＯＳ、Ｐ５ 第５ＰＭＯＳ、Ｐ６ 第６ＰＭＯＳ、
Ｐ７ 第７ＰＭＯＳ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ク キー ボン 大韓民国 ギュンギドー イーチョンシ コーダンドン サン 72−１ コーダン ドミトリー 102−1303
Claims (9)
- 【請求項１】 ハーフ電源電圧でプリチャージさせる動
作スイッチ部と、 前記動作スイッチ部に連結され、過電流が流れる場合、
絶縁破壊されるアンチヒューズと、 前記アンチヒューズのプログラミングされた状態を確認
するための感知信号を受信する感知信号入力部と、 前記アンチヒューズの絶縁破壊のために電源電圧を供給
する破壊電圧供給部と、 前記感知信号入力部の信号に応じて、アンチヒューズの
プログラミング状態を出力する出力部と、 前記出力部の信号に応じて、高速低電力で強く帰還させ
る帰還部と、 前記帰還部の信号を受信して、前記破壊電圧供給部から
前記アンチヒューズに供給される電流パスを断続する電
流遮断部と、 前記帰還部から前記出力部に流れる電流を遮断するため
の逆電流防止部と、 前記出力部の制御信号を受信して、前記アンチヒューズ
にハーフ電源電圧で強く安定させるラッチ部と、を備え
ることを特徴とするアンチヒューズプログラミング回
路。 - 【請求項２】 前記動作スイッチ部は、ハーフ電源電圧
端と前記アンチヒューズとの間に介在され、プリチャー
ジ信号に応じて動作するＰＭＯＳを有することを特徴と
する請求項１記載のアンチヒューズプログラミング回
路。 - 【請求項３】 前記感知信号入力部は、前記アンチヒュ
ーズと接地端との間に介在され、感知信号に応じて動作
するＮＭＯＳを有することを特徴とする請求項１記載の
アンチヒューズプログラミング回路。 - 【請求項４】 前記破壊電圧供給部は、電源電圧端と前
記電流遮断部との間に介在され、プログラミング信号に
応じて動作されるＰＭＯＳを有することを特徴とする請
求項１記載のアンチヒューズプログラミング回路。 - 【請求項５】 前記出力部は、前記アンチヒューズに連
結され、ハーフ電源電圧で供給されて、前記アンチヒュ
ーズの出力信号を反転させて前記制御信号をラッチ部に
出力する第１インバータと、 ハーフ電源電圧で供給されて、前記第１インバータの出
力信号を反転させる第２インバータと、を有することを
特徴とする請求項１記載のアンチヒューズプログラミン
グ回路。 - 【請求項６】 前記電流遮断部は、前記破壊電圧供給部
の出力端と前記アンチヒューズとの間に介在され、前記
帰還部の信号に応じて動作するＰＭＯＳを有することを
特徴とする請求項１記載のアンチヒューズプログラミン
グ回路。 - 【請求項７】 前記帰還部は、ハーフ電圧で動作する前
記出力部の出力電圧を強く維持させるため、電源電圧で
動作するクロスカップルされたフィードバックループで
あることを特徴とする請求項１記載のアンチヒューズプ
ログラミング回路。 - 【請求項８】 前記逆電流防止部は、電源電圧で動作す
る前記帰還部の出力電圧が前記出力部に流れることを防
止するため、ハーフ電源電圧で動作するトランジスタを
有することを特徴とする請求項１記載のアンチヒューズ
プログラミング回路。 - 【請求項９】 前記ラッチ部は、プログラミング信号に
応じて動作され、ハーフ電源電圧を前記アンチヒューズ
に供給する第１ＰＭＯＳと、 前記第１ＰＭＯＳに直列連結され、前記出力部の制御信
号に応じて前記アンチヒューズとハーフ電源電圧との経
路を断続する第２ＰＭＯＳと、を有することを特徴とす
る請求項１記載のアンチヒューズプログラミング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998-26225 | 1998-06-30 | ||
| KR10-1998-0026225A KR100359857B1 (ko) | 1998-06-30 | 1998-06-30 | 크로스커플드피드백루프를갖는앤티퓨즈의프로그래밍회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082298A true JP2000082298A (ja) | 2000-03-21 |
| JP3660829B2 JP3660829B2 (ja) | 2005-06-15 |
Family
ID=19542565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18570499A Expired - Lifetime JP3660829B2 (ja) | 1998-06-30 | 1999-06-30 | クロスカップルされたフィードバックループを有するアンチヒューズのプログラミング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6133778A (ja) |
| JP (1) | JP3660829B2 (ja) |
| KR (1) | KR100359857B1 (ja) |
| TW (1) | TW436784B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196079A (ja) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188239B1 (en) * | 1996-08-12 | 2001-02-13 | Micron Technology, Inc. | Semiconductor programmable test arrangement such as an antifuse to ID circuit having common access switches and/or common programming switches |
| US5812477A (en) | 1996-10-03 | 1998-09-22 | Micron Technology, Inc. | Antifuse detection circuit |
| US6628561B2 (en) * | 2001-08-30 | 2003-09-30 | Micron Technology, Inc. | Small anti-fuse circuit to facilitate parallel fuse blowing |
| US7236043B2 (en) * | 2005-10-17 | 2007-06-26 | Atmel Corporation | Antifuse programming, protection, and sensing device |
| FR2894373B1 (fr) * | 2005-12-07 | 2008-01-04 | Atmel Corp | Cellule anti-fusible autonome |
| GB2491831B (en) | 2011-06-13 | 2014-08-13 | Cambridge Silicon Radio Ltd | Control circuitry for memory cells |
| US8724364B2 (en) * | 2011-09-14 | 2014-05-13 | Semiconductor Components Industries, Llc | Electronic device including a nonvolatile memory structure having an antifuse component and a process of using the same |
| US10255982B2 (en) | 2016-11-02 | 2019-04-09 | Skyworks Solutions, Inc. | Accidental fuse programming protection circuits |
| US10360988B2 (en) | 2016-11-02 | 2019-07-23 | Skyworks Solutions, Inc. | Apparatus and methods for protection against inadvertent programming of fuse cells |
| CN107800413B (zh) * | 2017-11-20 | 2020-04-21 | 北京华大九天软件有限公司 | 一种低失调高速动态比较器 |
| CN117133343A (zh) * | 2022-05-19 | 2023-11-28 | 长鑫存储技术有限公司 | 反熔丝电路及反熔丝单元烧写状态实时验证方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371414A (en) * | 1993-05-26 | 1994-12-06 | Actel Corporation | Simultaneous multiple antifuse programming method |
| US5689455A (en) * | 1995-08-31 | 1997-11-18 | Micron Technology, Inc. | Circuit for programming antifuse bits |
| US5631862A (en) * | 1996-03-05 | 1997-05-20 | Micron Technology, Inc. | Self current limiting antifuse circuit |
| US5734617A (en) * | 1996-08-01 | 1998-03-31 | Micron Technology Corporation | Shared pull-up and selection circuitry for programmable cells such as antifuse cells |
-
1998
- 1998-06-30 KR KR10-1998-0026225A patent/KR100359857B1/ko not_active IP Right Cessation
-
1999
- 1999-06-29 US US09/342,140 patent/US6133778A/en not_active Expired - Lifetime
- 1999-06-30 JP JP18570499A patent/JP3660829B2/ja not_active Expired - Lifetime
- 1999-07-29 TW TW088112869A patent/TW436784B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196079A (ja) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010008399A (ko) | 2001-02-05 |
| TW436784B (en) | 2001-05-28 |
| US6133778A (en) | 2000-10-17 |
| KR100359857B1 (ko) | 2003-01-08 |
| JP3660829B2 (ja) | 2005-06-15 |
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