KR930004179B1

KR930004179B1 - 집적회로의 수정(repair) 회로

Info

Publication number: KR930004179B1
Application number: KR1019900007169A
Authority: KR
Inventors: 김승민
Original assignee: 현대전자산업 주식회사; 정몽헌
Priority date: 1990-05-18
Filing date: 1990-05-18
Publication date: 1993-05-21
Also published as: KR910020741A; JP2583362B2; US5260907A; JPH04228197A

Abstract

내용 없음.

Description

집적회로의 수정(repair) 회로

제1도는 종래의 수정회로의 구성도.

제2도는 본 발명이 적용된 수정회로의 구성도.

제3도는 제2도의 각 부분의 신호파형도.

* 도면의 주요부분에 대한 부호의 설명

1,11 : 수정회로 2,12 : 주퓨우즈회로

F1,F2,F11,F12,FP1 내지 FPn,FP21 내지 FP2n : 퓨우즈

G1,G11,G13 : 낸드게이트 G2,G3,G12,G14 : 인버터

P1 내지 Pn,P21 내지 P2n,P4,P14 : p채널 MOSFET

N1 내지 N3,N11 내지 N13,T1,T2,T11,T12 : n채널 MOSFET

본 발명은 집적화된 기억소자에 있어서 결함이 있는 기억소자의 셀(cell)을 수정하는데 필요로 하는 수정 회로에 관한 것으로 특히 수정회로내의 불필요한 전류를 차단함으로써 기억소자의 전력소모를 감소시키는 수정회로에 관한 것이다.

기억소자의 설계에 있어서 한칩(chip)안에 많은 정보를 저장시킬 수 있는 디바이스(Device)의 집적화에 따른 수율(Yield) 증대를 위해 결합이 있는 셀(Cell)을 고칠 수 있는 수정회로가 필요하다. 종래의 수정회로는 제1동 도시한 바와같이 어드레스 디코딩 출력이 게이트로 입력되는 p채널 MOSFET(P1 내지 Pn) 및 상기 p채널 MOSFET(P1 내지 Pn)의 드레인에 연결된 퓨우즈(FP1 내지 FPn)가 병렬로 구성되어 결함이 있는 셀을 선택하여 수정해 주는 수정회로(1), 결함이 있는 셀의 어드레스(Address)를 발견했을때 상기 수정회로를 동작시켜 주는 주퓨우즈 회로(2), 상기 수정회로(1)에 연결되고 상기 주퓨우즈 회로(2)의 출력에 따라 동작하는 MOSFET(T1,T2) 및 수정회로(1)의 출력단에 연결되어 출력신호(REDY)를 출력하는 인버터(G3)로 구성되어 있다.

결함이 있는 셀을 수정하기 위한 종래의 수정회로의 작동은 다음과 같다.

결함이 있는 셀의 어드레스를 발견했을때 수정회로(1)를 동작시켜 주는 주퓨우즈 회로(2)의 퓨(F1,F2)를 끊어준다. 수정회로(2)의 p채널 MOSFET(P1 내지 Pn)중에서 결함이 있는 셀의 어드레스 디코딩 출력이 게이트 입력으로 들어가는 p채널 MOSFET에 연결된 퓨우즈는 제외하고 결함이 없는 셀의 어드레스 디코딩 출력이 게이트 입력으로 들어가는 p채널 MOSFET에 연결된 퓨우즈를 끊어준다. 주퓨우즈 회로(2)의 퓨우즈(F1,F2)를 끊어 줌으로써 주퓨우즈 회로(2)의 출력(A)은 항상 하이(High) 상태가 되어 주퓨우즈 회로(2)의 출력(A)를 게이트 입력으로 하는 n채널 MOSFET(T1,T2)는 온(ON) 상태가 되고 결함이 있는 셀의 어드레스가 선택되면 디코우딩 출력이 로우(Low)에서 하이로 되어 수정회로(2)의 출력(B)은 로우로되고 이 신호는 다시 인버터(G14)를 통해 출력(REDY)을 하이로 함으로써 결함이 있는 셀을 고치게 된다.

그러나 종래의 수정회로는 결함이 없는 셀을 선택했을때 디코우딩 출력은 하이에서 로우로 되어 퓨우즈가 끊어지지 않은 p채널 MOSFET(P1 내지 Pn)의 게이트로 입력되어 온상태를 만들게 되어 항상 동작상태에 있는 n채널 MOSFET(T1,T2)를 따라 흐르는 전류의 통로를 만들어 불필요한 전력 소모를 가져오게 하는 단점이 있다.

상기 단점을 제거하기 위해 안출된 본 발명은 어드레스가 천이할때 발생하는 제어신호(EQYB)를 사용하여 집적회로의 수정회로를 동작시켜 결합이 있는 셀을 수정한후 결합이 없는 셀을 선택했을때 계속적으로 흐르는 불필요한 전류를 차단시켜 전력의 소모를 감소시키는 수정회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 집적회로에 있어서, 결함이 있는 셀을 선택하여 수정해 주는 수정수단, 상기 수정수단를 동작시켜 주는 주퓨우즈수단, 상기 수정수단의 출력 및 제어신호를 입력으로 하는 낸드 게이트, 상기 수정수단이 출력단에 드레인이 연결되고 상기 낸드 게이트의 출력을 게이트 입력으로 하는 n채널 MOSFET, 상기 주퓨우즈 수단의 출력을 게이트 입력으로 하고 상기 n채널 MOSFET의 소오스에 드레인이 연결되고 소오스가 접지된 n채널 MOSFET, 및 상기 수정회로의 출력단에 연결되어 출력신호를 출력하는 인버터로 구성되는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 본 발명이 적용된 수정회로의 구성도, 제3도는 제2도의 각부분의 신호파형도로서 (a)는 결함이 있는 기억셀을 선택할 경우 (b)는 결함이 없는 기억셀을 선택할 경우를 각각 나타내고 도면에서 11은 수정회로, 12는 주퓨우즈회로, F11,F12,FP21 내지 FP2n은 퓨우즈, G11과 G13은 낸드 게이트, G12와 G14는 인버터, N11 내지 N13,P14,P21 내지 P2n,T11,T12는 MOSFET를 각각 나타낸다.

본 발명은 제2도에 도시한 바와같이 전원(Vcc)에 소오스가 연결되고 어드레스 디코딩 출력이 게이트로 입력되는 p채널 MOSFET(P21 내지 P2n) 및 상기 p채널 MOSFET의 드레인에 일ㄹ단이 연결되고 타단은 출력단(D)에 연결된 퓨우즈(FP21 내지 FP2n)가 병렬 연결되어 구성되어 결함이 있는 셀을 선택하여 수정해 주는 수정회로(11), 퓨우즈(F11,F12), MOSFET(N11,N12), 낸드 게이트(G11) 및 인버터(G12)로 구성되어 결함이 있는 셀의 어드레스를 발견했을때 결함이 있는 셀을 수정하도록 상기 수정회로(11)를 작동시켜 주기 위한 주퓨우즈 회로(12), 상기 수정회로(11)의 출력 및 어드레스가 천이할때 발생하는 제어신호(EQYB)를 입력으로 하는 낸드 게이트(G13), 상기 수정회로(11)의 출력단에 드레인이 연결되고 상기 낸드 게이트(G13)의 출력의 게이트 입력으로 하는 n채널 MOSFET(T11), 상기 n채널 MOSFET(T11)의 소오스 드레인이 연결되고 소오스는 접지되고 상기 주퓨우즈회로(12)의 출력을 게이트 입력으로 하는 n채널 MOSFET(T12), 및 상기 n채널 MOSFET(T11)이 드레인에 연결되어 최종출력 신호(REDY)를 내보내는 인버터(G14)로 구성되어 있다.

상기 본 발명은 제3(a)도, 제3(b)도를 참조하여 설명하면 다음과 같다. 결함이 있는 셀이 발생했을때 결함이 있는 셀을 수정하기 위해 주퓨우즈 회로(12)의 퓨우즈(F11,F12)를 끊어준 후 어드레스 디코딩 출력이 게이트 입력으로 들어오는 p채널 MOSFET(P21 내지 P2n) 중에서 결함이 있는 셀을 선택하는 어드레스 디코딩 출력이 입력되는 p채널 MOSFET에 연결된 퓨유즈를 제외하고 결함이 없는 셀을 선택하는 어드레스 디코딩 출력이 입력되는 p채널 MOSFET에 연결된 퓨우즈를 끊어준다. 그러면 주퓨우즈(12)의 출력단(C)은 하이 상태가 되어 주푸우즈 회로(12)의 출력단(C)에 게이트가 연결된 n채널 MOSFET(T12)는 동작 상태가 되고 초기 상태의 수정회로(11)의 출력(D)은 하이상태가 된다. 결함이 있는 셀을 선택하면 어드레스 디코우딩 출력은 로우에서 하일 되고 어드레스가 번함에 따라 하이에서 로우로 다시 로우에서 하이로 천이하는 펄스를 발생하는 제어신호(EQYB)가 낸드 게이트(G13)의 일입력단으로 입력된다. 즉 제어신호(EQYB)가 하이에서 로우로되면 낸드 게이트(G13)의 출력이 하이로 되어 n채널 MOSFET(T11)은 동작상태가 되고 수정회로(11)의 출력(D)은 로우상태로 되어 낸드 게이트(G13)로 복귀되어 제어신호(EQYB)가 하이상태로 되어도 n채널 MOSFET(T11)가 계속 동작상태로 있게 되므로 수정회로(11)의 출력(D)을 로우로 유지시켜 출력(REDY)은 하이로 되어 결함이 있는 셀을 수정하게 된다.

결함이 있는 셀을 수정한후 정상적인 셀을 선택할 경우 제어신호(EQYB)가 발생하고 수정회로(11)내의 끊어지지 않은 퓨유즈에 달려 있는 p채널 MOSFET(P21 내지 P2n) 중에서 셀이 선택되지 않아 로우레벨인 어드레스 디코딩 출력이 입력되어 수정회로(11)의 출력(D)은 항상 하이상태를 유지하게 된다. 이러한 수정회로(11)의 출력(D)이 낸드 게이트(G13)에 입력되므로써 낸드 게이트(G13)의 출력은 제어신호(EQYB)에 의해서만 변화된다. 그런데 주퓨우즈회로(12)의 출력은 퓨우즈(F11,F12)를 끊어 주므로써 항상 하이 상태를 유지하여 n채널 MOSFET(T12)는 항상 동작상태에 있게 되고 n채널 MOSFET(T11)는 제어신호(EQYB)가 로우 상태일때만 동작하므로 제어신호(EQYB)가 로우상태에 있을 경우에만 직렬 연결된 n채널 MOSFET(T11,T12)를 통하는 전류의 통로가 생겨 전류가 흐르게 된다.

상기와 같이 구성되어 동작하는 본 발명은 종래의 수정회로와 달리 어드레스가 천이하는 경우에만 전류가 흐르게 되어 전력 소모를 감소시킬 수 있는 이점이 있어 기억소자의 설계에 있어서 적은 소비전력을 필요로 하는 수정회로에 전반적으로 적용될 수 있다.

Claims

집적회로에 있어서, 결함이 있는 셀을 선택하여 수정해 주는 수정수단(11), 상기 수정수단(11)을 동작시켜 주는 주퓨우즈 수단(12), 상기 수정수단(11)의 출력 및 제어신호(EQYB)를 입력으로 하는 낸드게이트(G13), 상기 수정수단(11)의 출력단에 드레인이 연결되고 상기 낸드 게이트(G13)의 출력을 게이트 입력으로 하는 n채널 MOSFET(T11), 상기 주퓨우즈 수단(12)의 출력을 게이트 입력으로 하고 상기 n채널 MOSFET(T11)의 소오스에 드레인이 연결되고 소오스가 접지된 n채널 MOSFET(T12), 및 상기 수정회로(11)의 출력단에 연결되어 출력신호(REDY)를 출력하는 인버터(G14)로 구성되는 것을 특징으로 하는 수정회로.
제1항에 있어서, 상기 제어신호(EQYB)는 어드레스 신호의 변화에 따라 천이하여 일정시간 경과 후 다시 원래의 레벨 상태로 천이되는 것을 특징으로 하는 수정회로.
제1항에 있어서, 상기 수정수단(11)은 전원(Vcc)에 소오스가 연결되고 어드레스 디코딩 출력이 게이트에 입력되는 p채널 MOSFET(P21 내지 P2n), 및 상기 p채널 MOSFET(P21 내지 P2n)의 드레인에 일단이 연결되고 타단은 출력단에 연결된 퓨우즈(FP21 내지 FP2n)가 병렬 연결되어 구성되는 것을 특징으로 하는 수정회로.