KR100644496B1 - 기준전압 발생회로 - Google Patents

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 기준전압 발생부가 기동된 후에 있어서 기동부를 흐르는 정상(定常)전류를 삭감시킴으로써 소비전력을 저감하는 것을 과제로 한다.
기준전압 발생부(20) 내에서 전류 미러(21, 22)의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드(NA)전압을 게이트에 수취되도록 구성된 입력 트랜지스터(11)와, 이 입력 트랜지스터(11)의 드레인 전압을 반전시키기 위한 인버터(14)와, 이 인버터(14)의 출력전압에 응답하여 기준전압 발생부(20)로 기동전류를 공급하기 위한 출력 트랜지스터(15)와, 입력 트랜지스터(11)에 직렬 접속된 전류제한 트랜지스터(12)로 기동부(10)를 구성한다. 전류제한 트랜지스터(12)는 기준전압 발생부(20)의 재기동 완료 후에, 저감된 게이트 소스간 전압을 기준전압 발생부(20)로부터 수취하여 입력 트랜지스터(11)를 흐르는 전류를 제한한다.

Description

기준전압 발생회로{REFERENCE VOLTAGE GENERATION CIRCUIT}
도 1은 본 발명의 제 1 실시예에 관한 기준전압 발생회로의 회로도.
도 2는 본 발명의 제 2 실시예에 관한 기준전압 발생회로의 회로도.
도 3은 본 발명의 제 3 실시예에 관한 기준전압 발생회로의 회로도.
도 4는 본 발명의 제 4 실시예에 관한 기준전압 발생회로의 회로도.
도 5는 본 발명의 제 5 실시예에 관한 기준전압 발생회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 30, 50, 70, 90 : 기동부
11, 12, 15, 21~24, 31, 33, 34, 41~44, 52, 55, 56, 61~64, 71, 72, 75,
81~84, 91, 101~104 : 트랜지스터
13, 25, 32, 45, 53, 65, 73, 85, 105 : 저항
14, 54, 74 : 인버터
20, 40, 60, 80, 100 : 기준전압 발생부
51, 77, 78 : 스위치
본 발명은 반도체 집적회로에 이용되어 기준전압 발생부를 재기동 시키기 위한 기동부의 소비전력을 저감한 기준전압 발생회로에 관한 것이다.
기준전압 발생회로는 여러 가지 용도를 갖는 중요한 회로이다. 기준전압을 발생하기 위한 기준전압 발생부와, 재기동을 위한 기동부를 구비한 기준전압 발생회로가 알려져 있다. 이 구성에 따르면 전원 투입 시나 잡음 등 어떠한 영향에 의하여 기준전압 발생부가 오프된 경우에, 기준전압 발생부를 재기동 시켜 정상적인 기준전압을 발생시킬 수 있다.
상기 기준전압 발생부가 정상적으로 동작하는 동안은, 기동부는 불필요하다. 그러나 기동부에서 정상(定常)적으로 전류가 계속 흐르면 소비전력이 커진다는 문제가 생긴다. 여기에 이 문제의 한 해결책이 미국 특허 제 5,969,549호에 개시되었다.
본 발명의 목적은 당해 미국 특허와 마찬가지로 기준전압 발생부가 기동된 후에 기동부를 흐르는 정상전류를 삭감함으로써, 기준전압 발생회로의 소비전력을 저감하는 것에 있다.
상기 목적을 달성하기 위하여 본 발명은 전류 미러를 갖고 또 기준전압을 발생하도록 구성된 기준전압 발생부와, 이 기준전압 발생부를 재기동 시키기 위한 기동부를 구비한 기준전압 발생회로에 있어서, 다음과 같은 기동부의 구성을 채용한 것이다.
즉 본 발명에 관한 제 1 기준전압 발생회로의 기동부는, 기준전압 발생부 내에서 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압을 게이트에 수취되도록 구성된 입력 트랜지스터와, 이 입력 트랜지스터의 드레인 전압을 반전시키기 위한 인버터와, 이 인버터의 출력 전압에 응답하여 기준전압 발생부를 재기동 시키도록 기준전압 발생부에 기동전류를 공급하기 위한 출력 트랜지스터와, 기준전압 발생부의 재기동 후에, 저감된 게이트 소스간 전압을 기준전압 발생부로부터 수취하여 입력 트랜지스터를 흐르는 전류를 제한하도록 입력 트랜지스터에 직렬 접속된 전류제한 트랜지스터를 구비하는 것이다.
본 발명에 관한 제 2 기준전압 발생회로의 기동부는, 기준전압 발생부 내에서 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압을 각각의 게이트에 수취하고 또 각각의 드레인이 서로 접속된 제 1 및 제 2 극성의 입력 트랜지스터와, 이들 제 1 및 제 2 극성 입력 트랜지스터 각각의 드레인 공통전압에 응답하여 기준전압 발생부를 재기동 시키도록, 전류 미러를 구성하는 2개 트랜지스터의 공통 게이트 소스간 전압을 증대시키기 위한 출력 트랜지스터를 구비하는 것이다.
본 발명에 관한 제 3 기준전압 발생회로의 기동부는, 기준전압 발생부 내에서 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압을 게이트에 수취되도록 구성된 입력 트랜지스터와, 이 입력 트랜지스터의 드레인 전압을 반전시키기 위한 인버터와, 이 인버터의 출력 전압에 응답하여 기준전압 발생부를 재기동 시키도록 기준전압 발생부에 기동전류를 공급하기 위한 출력 트랜지스터와, 입력 트랜지스터를 흐르는 전류를 기준전압 발생부의 재기동 완료 후에 차단하도록 입력 트랜지스터에 직렬 접속된 스위치와, 출력 트랜지스터가 공급하던 기동전류를 기준전압 발생부의 재기동 완료 후에 차단하도록, 입력 트랜지스터의 게이트 전압과 같은 전압을 게이트에 수취하여 인버터의 입력전압을 시프트 시키기 위한 제어 트랜지스터를 구비하는 것이다.
본 발명에 관한 제 4 기준전압 발생회로의 기동부는, 기준전압 발생부 내에서 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압을 게이트에 수취되도록 구성된 입력 트랜지스터와, 이 입력 트랜지스터의 드레인 전압을 반전시키기 위한 인버터와, 이 인버터의 출력 전압에 응답하여 기준전압 발생부를 재기동 시키도록 기준전압 발생부에 기동전류를 공급하기 위한 출력 트랜지스터와, 기준전압 발생부의 재기동 완료 후에 입력 트랜지스터의 게이트를 기준전압 발생부 내의 상기 노드로부터 분리시키기 위한 제 1 스위치와, 입력 트랜지스터를 흐르는 전류를 기준전압 발생부의 재기동 완료 후에 차단하도록, 입력 트랜지스터의 게이트가 수취한 전압과 같은 전압을 게이트에 수취하여 입력 트랜지스터의 게이트 전압을 시프트시키기 위한 제 1 제어 트랜지스터와, 기준전압 발생부의 재기동 완료 후에 인버터 입력을 입력 트랜지스터의 드레인으로부터 분리시키기 위한 제 2 스위치와, 출력 트랜지스터가 공급하던 기동전류를 기준전압 발생부의 재기동 완료 후에 차단하도록, 입력 트랜지스터의 게이트가 수취한 전압과 같은 전압을 게이트에 수취하여 인버터의 입력전압을 시프트 시키기 위한 제 2 제어 트랜지스터를 구비하는 것이다.
본 발명에 관한 제 5 기준전압 발생회로의 기동부는, 기준전압 발생부 내에서 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압을 게이트에 수취하고, 또 이 전압에 응답하여 기준전압 발생부를 재기동 시키도록 기준전압 발생부에 기동전류를 공급하기 위한 출력 트랜지스터를 구비하는 것이다. 더욱이 당해 트랜지스터의 소스에는 기준전압 발생부의 전원전압보다 낮은 전압이 인가되도록 구성된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
이하 본 발명의 실시예에 대하여 도면을 이용하여 설명하기로 한다.
(제 1 실시예)
본 발명의 제 1 실시예에 관한 기준전압 발생회로는 도 1에 도시한 바와 같이 기동부(10)와 기준전압 발생부(20)로 구성된다.
기준전압 발생부(20)는 2 개의 PMOS 트랜지스터(21, 22)와, 2 개의 NMOS 트랜지스터(23, 24)와, 1 개의 저항(25)으로 구성된다. PMOS 트랜지스터(21)는, 게이트 및 드레인이 기준전압(VREF)의 출력단자에, 소스가 전원(VDD)에 각각 접속된다. PMOS 트랜지스터(22)는, 게이트가 기준전압(VREF)의 출력단자에, 드레인이 노드(NC)에, 소스가 전원(VDD)에 각각 접속된다. 이들 PMOS 트랜지스터(21, 22)는 1개의 전류 미러를 구성한다. NMOS 트랜지스터(23)는, 게이트가 노드(NC)에, 드레인이 기준전압(VREF)의 출력단자에, 소스가 노드(NA)에 각각 접속된다. NMOS 트랜지스터(24)는, 게이트가 노드(NA)에, 드레인이 노드(NC)에, 소스가 전원(VSS)(접지)에 각각 접속된다. 저항(25)은 노드(NA)와 전원(VSS) 사이에 개재된다.
기동부(10)는 1 개의 NMOS 트랜지스터(11)와, 2 개의 PMOS 트랜지스터(12, 15)와, 1 개의 저항(13)과, 1 개의 인버터(14)로 구성된다. NMOS 트랜지스터(11)는 게이트가 노드(NA)에, 드레인이 노드(NB)에, 소스가 전원(VSS)에 각각 접속된다. PMOS 트랜지스터(12)는 게이트가 노드(NC)에, 드레인이 노드(NB)에 각각 접속되며, 또 소스가 저항(13)을 거쳐 전원(VDD)에 접속된다. 인버터(14)는 노드(NB) 전원을 반전시키는 것이다. PMOS 트랜지스터(15)는 게이트가 인버터(14)의 출력에, 드레인이 노드(NC)에, 소스가 전원(VDD)에 각각 접속된다.
이하 이와 같이 구성된 기준전압 발생회로의 동작을 설명하기로 한다. 우선 전원이 인가되면 기준전압 발생부(20)에서 PMOS 트랜지스터(22)와 NMOS 트랜지스터(24)의 직렬회로에 전류(I1)가 흘러, NMOS 트랜지스터(24)의 게이트 소스간 전압(Vgs)이 결정된다. 또 PMOS 트랜지스터(21), NMOS 트랜지스터(23) 및 저항(25)의 직렬회로에 전류(I2)가 흘러, 저항(25) 양단에 전압(I2×R)을 생성한다. 이들 전압(Vgs 및 I2×R)은 서로 접속되므로 2 개의 전압 평형점이 생긴다. 하나는 접지전압의 평형점이며, 다른 하나는 정상적인 기준전압(VREF)의 평형점이다. 기준전압(VREF)이 접지전압으로 되는 경우에는, 기준전압 발생부(20)에는 전류가 흐르지 않게 되어 기준전압 발생부(20)의 동작이 멈춰버리고, 이를 다시 정상적인 동작으로 되돌리기 위한 기동부(10)가 필요해진다.
기준전압 발생부(20)가 이상 동작상태인 경우는, 기동부(10)에 의하여 다시 기준전압 발생부(20)를 정상적인 상태로 되도록 기능한다, 전원 투입 후, 이상상태에서는 기준전압 발생부(20)로 전류가 흐르지 않기 때문에, 저항(25)의 한쪽 끝 노드(NA)는 접지전압에 가까워진다. 그리고 NMOS 트랜지스터(24)의 게이트 소스간 전압이 작아지기 때문에, 이 NMOS 트랜지스터(24)로 전류가 흐르지 않게 된다. 이 때 노드(NA) 전압은 NMOS 트랜지스터(11)의 게이트 전압이기도 하므로 NMOS 트랜지스터(11)도 차단상태로 되려 한다. 이 때문에 노드(NB) 전압은 상승하고 인버터(14)의 출력전압은 저하되어 간다. 따라서 PMOS 트랜지스터(15)의 게이트 소스간 전압이 커지는 결과, 이 PMOS 트랜지스터(15)가 도통상태로 되어 PMOS 트랜지스터(15)로 전류가 흐르게 된다. 이로써 NMOS 트랜지스터(23)의 게이트 소스간 전압이 발생하여 기준전압 발생부에도 전류가 흐르기 시작한다. 이 상태에서는 기준전압 발생부(20)가 정상적으로 동작하여 기동부(10)는 불필요해진다. 이 때 기동부(10)의 POMS 트랜지스터(12)의 게이트는 노드(NC)에 접속되어 노드(NC) 전압값이 상승해가므로, PMOS 트랜지스터(12)의 게이트 소스간 전압이 작아지는 결과, 이 PMOS 트랜지스터(12)는 그 ON저항이 작아지고 NMOS 트랜지스터(11)를 흐르는 전류를 제한한다. 따라서 본 실시예는 기동부(10)가 불필요한 경우에 있어서, 기동부(10) 전류의 삭감이 가능해지고 저소비전력의 기준전압 발생회로가 실현된다.
(제 2 실시예)
다음으로 본 발명의 제 2 실시예에 대하여 도 2에 기초하여 설명하기로 한다. 도 2는 본 제 2 실시예의 기준전압 발생회로 구성을 나타내는 회로도이다. 본 실시예의 특징은 제 1 실시예와 비교하여 기동부의 구성이 다르다. 본 실시예의 기동부(30)는 2 개의 NMOS 트랜지스터(31, 33)와, 1 개의 저항(32)과, 1 개의 PMOS 트랜지스터(34)로 구성된다. 기준전압 발생부(40)는 제 1 실시예와 마찬가지로 2 개의 PMOS 트랜지스터(41, 42)와, 2 개의 NMOS 트랜지스터(43, 44)와, 1 개의 저항(45)을 구비한 구성으로 된다.
본 실시예는 제 1 실시예와 마찬가지로, 전원 투입 후에 이상 평형상태로 될 경우에, 기준전압 발생부(40)의 전류값이 작아져 NMOS 트랜지스터(44)의 게이트 전압은 저하된다. NMOS 트랜지스터(44)의 게이트는 NMOS 트랜지스터(31) 및 PMOS 트랜지스터(34)의 게이트와 공통이기 때문에 NMOS 트랜지스터(31)의 전류값이 작아지고, 또 PMOS 트랜지스터(34)의 전류값은 커진다. 따라서 NMOS 트랜지스터(33)의 게이트 전압이 서서히 상승하고, NMOS 트랜지스터(33)는 온 상태로 되어 전류를 보내기 시작한다. 이 NMOS 트랜지스터(33)의 드레인은, 기준전압 발생부(40)의 전류 미러를 구성하는 PMOS 트랜지스터(41, 42)의 게이트에 접속되며 이 게이트 전압을 저하시킨다. 이로써 PMOS 트랜지스터(41, 42)가 온 상태로 되고 기준전압 발생부(40)가 기동하여 정상적인 기준전압(VREF)이 얻어지게 된다. 한편 기동부(30)가 불필요한 상태에서는, NMOS 트랜지스터(31)의 게이트 전압이 온 상태로 되는 전압까지 상승하므로, NMOS 트랜지스터(33)의 게이트 전압은 저하되고 NMOS 트랜지스터(33)가 차단상태로 된다. 또 PMOS 트랜지스터(34)의 게이트 전압도 상승하여 그 온 저항이 높아져가므로 NMOS 트랜지스터(31)를 흐르는 전류의 제한이 가능해진다. 따라서 본 실시예에서도 기동부(30)가 불필요한 상태에서 기동부(30)의 전류 삭감이 가능해져 저소비전력의 기준전압 발생회로가 실현된다.
(제 3 실시예)
다음에, 본 발명의 제 3 실시예에 대하여 도 3에 기초하여 설명하기로 한다. 도 3은 본 제 3 실시예의 기준전압 발생회로 구성을 나타내는 회로도이다. 본 실시예의 특징은 제 2 실시예와 비교하여 기동부의 구성이 다르다. 본 실시예의 기동부(50)는 1 개의 스위치(51)와, 2 개의 NMOS 트랜지스터(52, 56)와, 1 개의 저항(53)과, 1 개의 인버터(54)와, 1 개의 PMOS 트랜지스터(55)로 구성된다. 기준전압 발생부(60)는 제 2 실시예와 마찬가지로 2 개의 PMOS 트랜지스터(61, 62)와, 2 개의 NMOS 트랜지스터(63, 64)와, 1 개의 저항(65)을 구비한 구성으로 된다.
본 실시예는 제 2 실시예와 마찬가지로 전원 투입 후에 이상 평형상태로 될 경우에, 기준전압 발생부(60)의 전류값이 작아져 NMOS 트랜지스터(64)의 게이트 전압은 저하된다. NMOS 트랜지스터(52)의 게이트 전압은 접지전압에 가까워지고, 스위치(51)는 닫혀 있으므로 NMOS 트랜지스터(52)는 차단상태로 된다. 이 경우 NMOS 트랜지스터(52)의 드레인 전압은 인버터(54)의 입력에 접속되므로 PMOS 트랜지스터(52)의 게이트 전압이 저하되고 PMOS 트랜지스터(55)가 도통상태로 되어, 이 PMOS 트랜지스터(55)로 전류가 흐르게 된다. 이 때문에 NMOS 트랜지스터(63)의 게이트 전압이 상승하여 기준전압 발생부(60)로 전류가 흐르기 시작한다. 이 상태에서는 기준전압 발생부(60)가 정상적인 기준전압(VREF)을 발생시키므로 기동부(50)는 불필요해진다. 이 때 스위치(51)는 열린 상태로 되어 기동부(50) 전류는 완전히 차단된다. 또 NMOS 트랜지스터(56)가 도통상태이기 때문에 인버터(54)의 입력전압은 접지전압에 가까워지고 PMOS 트랜지스터(55)는 차단상태로 된다. 따라서 본 실시예에서도 기동부(50)가 불필요한 상태에서 기동부(50)의 전류 삭감이 가능해져 저소비전력의 기준전압 발생회로가 실현된다.
(제 4 실시예)
다음에, 본 발명의 제 4 실시예에 대하여 도 4에 기초하여 설명하기로 한다. 도 4는 본 제 4 실시예의 기준전압 발생회로 구성을 나타내는 회로도이다. 본 실시예의 특징은 제 3 실시예와 비교하여 기동부의 구성이 다르다. 본 실시예의 기동부(70)는 3 개의 NMOS 트랜지스터(71, 72, 76)와, 1 개의 저항(73)과, 1 개의 인버터(74)와, 1 개의 PMOS 트랜지스터(75)와, 2 개의 스위치(77, 78)로 구성된다. 기준전압 발생부(80)는 제 3 실시예와 마찬가지로 2 개의 PMOS 트랜지스터(81, 82)와, 2 개의 NMOS 트랜지스터(83, 84)와, 1 개의 저항(85)을 구비한 구성으로 된다.
본 실시예는 제 3 실시예와 마찬가지로 전원 투입 후에 이상 평형상태로 될 경우에, 기준전압 발생부(80)의 전류값이 작아져 NMOS 트랜지스터(84)의 게이트 전압은 저하된다. 이 때 스위치(78)는 닫힌 상태로 되고, 또 NMOS 트랜지스터(72, 76)의 게이트는 NMOS 트랜지스터(84)의 게이트와 공통이기 때문에 NMOS 트랜지스터(72, 76)는 차단상태로 된다. 이 경우 스위치(77)도 닫혀 NMOS 트랜지스터(71)로 전류가 흐르지 않으므로, PMOS 트랜지스터(75)가 도통상태로 되고 이 PMOS 트랜지스터(75)로 전류가 흐르게 된다. 이 때문에 NMOS 트랜지스터(83)의 게이트 전압이 상승하여 기준전압 발생부(80)로 전류가 흐르기 시작한다. 이 상태에서는 기동부(70)는 불필요해진다. 이 때 기동부(70)에서는 스위치(77, 78)가 열린 상태로 되어 NMOS 트랜지스터(72, 76)가 도통상태로 되므로 NMOS 트랜지스터(71)의 게이트 전압은 접지전압에 가까워져 이 NMOS 트랜지스터(71)가 차단된다. 또 이 때 인버터(74)의 입력전압도 접지전압으로 되므로 PMOS 트랜지스터(75)는 차단상태로 된다. 따라서 본 실시예에서도 기동부(70)가 불필요한 경우에 기동부(70)의 전류 삭감이 가능해져 저소비전력의 기준전압 발생회로가 실현된다.
(제 5 실시예)
다음으로, 본 발명의 제 5 실시예에 대하여 도 5에 기초하여 설명하기로 한다. 도 5는 본 제 5 실시예의 기준전압 발생회로의 구성을 나타낸 회로도이다. 본 실시예의 특징은 기동부(90)가 PMOS 트랜지스터(91)만으로 구성되고, 이 PMOS 트랜지스터(91)의 소스가 기준전압 발생부(100)의 전원(VDD)과 달리 충분히 낮은 전압의 전원(VDDD)에 접속되는 점이다. 기준전압 발생부(100)는 제 4 실시예와 마찬가지로 2 개의 PMOS 트랜지스터(101, 102)와, 2 개의 NMOS 트랜지스터(103, 104)와, 1 개의 저항(105)을 구비한 구성으로 된다.
본 실시예는 제 4 실시예와 마찬가지로 전원 투입 후에 이상 평형상태로 될 경우에, 기준전압 발생부(100)의 전류값이 작아져 NMOS 트랜지스터(104)의 게이트 전압은 저하된다. 이 때 PMOS 트랜지스터(91)의 게이트와 NMOS 트랜지스터(104)의 게이트는 공통이기 때문에 PMOS 트랜지스터(91)는 도통상태로 되어, 이 PMOS 트랜지스터(91)로 전류가 흐르기 시작한다. 이 때문에 NMOS 트랜지스터(103)의 게이트 전압이 상승하고 기준전압 발생부(100)로 전류가 흐르기 시작한다. 이 상태에서는 기동부(90)는 불필요해진다. 이 때 PMOS 트랜지스터(91)의 게이트 전압이 상승한다. 더욱이 이 PMOS 트랜지스터(91)의 소스는 기준전압 발생부(100)의 전원전압(VDD)보다 충분히 낮은 전압의 전원(VDDD)으로 접속되므로 PMOS 트랜지스터(91)는 충분히 차단상태로 될 수 있다. 따라서 본 실시예에서도 기동부(90)가 불필요한 경우에 기동부(90)의 전류 삭감이 가능해져 저소비전력의 기준전압 발생회로가 실현된다.
이상과 같이 본 발명에 의하면, 기준전압 발생부가 정상적인 평형상태이고 기동부가 불필요해진 경우에 있어서, 기동부를 흐르는 전류를 삭감할 수 있으므로 기준전압 발생회로의 소비전력을 저감할 수 있다는 효과가 있다.

Claims (5)

  1. 전류 미러를 가지며, 또 기준전압을 발생하도록 구성된 기준전압 발생부와,
    상기 기준전압 발생부를 재기동 시키기 위한 기동부를 구비하는 기준전압 발생회로에 있어서,
    상기 기동부는,
    상기 기준전압 발생부 내에서 상기 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압이 게이트에 수취되도록 구성된 입력 트랜지스터와,
    상기 입력 트랜지스터의 드레인 전압을 반전시키기 위한 인버터와,
    상기 인버터의 출력 전압에 응답하여 상기 기준전압 발생부를 재기동 시키도록, 상기 기준전압 발생부에 기동전류를 공급하기 위한 출력 트랜지스터와,
    상기 기준전압 발생부의 재기동 완료 후에, 저감된 게이트 소스간 전압을 상기 기준전압 발생부로부터 수취하여 상기 입력 트랜지스터를 흐르는 전류를 제한하도록, 상기 입력 트랜지스터에 직렬 접속된 전류제한 트랜지스터를 구비하는 것을 특징으로 하는 기준전압 발생회로.
  2. 전류 미러를 가지며, 또 기준전압을 발생하도록 구성된 기준전압 발생부와,
    상기 기준전압 발생부를 재기동 시키기 위한 기동부를 구비하는 기준전압 발생회로에 있어서,
    상기 기동부는,
    상기 기준전압 발생부 내에서 상기 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압을 각각의 게이트에 수취하고, 또 각각의 드레인이 서로 접속된 제 1 및 제 2 극성의 입력 트랜지스터와,
    상기 제 1 및 제 2 극성 입력 트랜지스터 각각의 드레인 공통전압에 응답하여 상기 기준전압 발생부를 재기동 시키도록, 상기 전류 미러를 구성하는 2개 트랜지스터의 공통 게이트 소스간 전압을 증대시키기 위한 출력 트랜지스터를 구비하는 것을 특징으로 하는 기준전압 발생회로.
  3. 전류 미러를 가지며, 또 기준전압을 발생하도록 구성된 기준전압 발생부와,
    상기 기준전압 발생부를 재기동 시키기 위한 기동부를 구비하는 기준전압 발생회로에 있어서,
    상기 기동부는,
    상기 기준전압 발생부 내에서 상기 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압이 게이트에 수취되도록 구성된 입력 트랜지스터와,
    상기 입력 트랜지스터의 드레인 전압을 반전시키기 위한 인버터와,
    상기 인버터의 출력 전압에 응답하여 상기 기준전압 발생부를 재기동 시키도록, 상기 기준전압 발생부에 기동전류를 공급하기 위한 출력 트랜지스터와,
    상기 입력 트랜지스터를 흐르는 전류를 상기 기준전압 발생부의 재기동 완료 후에 차단하도록 상기 입력 트랜지스터에 직렬 접속된 스위치와,
    상기 출력 트랜지스터가 공급하던 기동전류를 상기 기준전압 발생부의 재기동 완료 후에 차단하도록, 상기 입력 트랜지스터의 게이트 전압과 같은 전압을 게이트에 수취하여, 상기 인버터의 입력전압을 시프트 시키기 위한 제어 트랜지스터를 구비하는 것을 특징으로 하는 기준전압 발생회로.
  4. 전류 미러를 가지며, 또 기준전압을 발생하도록 구성된 기준전압 발생부와,
    상기 기준전압 발생부를 재기동 시키기 위한 기동부를 구비하는 기준전압 발생회로에 있어서,
    상기 기동부는,
    상기 기준전압 발생부 내에서 상기 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압이 게이트에 수취되도록 구성된 입력 트랜지스터와,
    상기 입력 트랜지스터의 드레인 전압을 반전시키기 위한 인버터와,
    상기 인버터의 출력 전압에 응답하여 상기 기준전압 발생부를 재기동 시키도록 상기 기준전압 발생부에 기동전류를 공급하기 위한 출력 트랜지스터와,
    상기 기준전압 발생부의 재기동 완료 후에 상기 입력 트랜지스터의 게이트를 상기 기준전압 발생부 내의 상기 노드로부터 분리시키기 위한 제 1 스위치와,
    상기 입력 트랜지스터를 흐르는 전류를 상기 기준전압 발생부의 재기동 완료 후에 차단하도록, 상기 입력 트랜지스터의 게이트가 수취한 전압과 같은 전압을 게이트에 수취하여 상기 입력 트랜지스터의 게이트 전압을 시프트 시키기 위한 제 1 제어 트랜지스터와,
    상기 기준전압 발생부의 재기동 완료 후에 상기 인버터 입력을 상기 입력 트랜지스터의 드레인으로부터 분리시키기 위한 제 2 스위치와,
    상기 출력 트랜지스터가 공급하던 기동전류를 상기 기준전압 발생부의 재기동 완료 후에 차단하도록, 상기 입력 트랜지스터의 게이트가 수취한 전압과 같은 전압을 게이트에 수취하여 상기 인버터의 입력전압을 시프트 시키기 위한 제 2 제어 트랜지스터를 구비하는 것을 특징으로 하는 기준전압 발생회로.
  5. 전류 미러를 가지며, 또 기준전압을 발생하도록 구성된 기준전압 발생부와,
    상기 기준전압 발생부를 재기동 시키기 위한 기동부를 구비하는 기준전압 발생회로에 있어서,
    상기 기동부는, 상기 기준전압 발생부 내에서 상기 전류 미러의 한쪽 분기를 흐르는 전류 크기에 대응하여 변화하는 노드 전압을 게이트에 수취하고, 또 이 전압에 응답하여 상기 기준전압 발생부를 재기동 시키도록 상기 기준전압 발생부에 기동전류를 공급하기 위한 트랜지스터를 구비하며,
    상기 트랜지스터의 소스에는 상기 기준전압 발생부의 전원전압보다 낮은 전압이 인가되도록 구성되는 것을 특징으로 하는 기준전압 발생회로.
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