JPS59143407A - バイアス発生回路及びそれを用いた定電流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭ　Ｉ　ＳＦ　Ｅ　Ｔを用いた基準バイアス発
生回路とその応用に関するものである。

コーデックなどに代表される０Ｍ０Ｓデジタル・アナロ
グ混在ＬＳＩでは、内部基準電圧を発生させる為、基糸
電圧発生回路（以降ＶＲ同回路略記する。）が必要とな
る。第１図は特願昭５６−１１９０７２　に開示されて
いるＶＲ同回路一例を示す回路図である。同図において
、Ｔ、はＰ＋ゲート・ＮチャネルＭＩＳＦＥＴで　Ｉｌ
＋、、Ｔ３はＮ＋ゲートＮチャネル、Ｔ、、Ｔ、　はＰ
”　ゲーｈＰチャネルのＭＩＳＦＥＴである。同回路は
、Ｔ４゜Ｔ、で構成するカレントミラーにより、互いに
比例する電流をｌｌ１１．　Ｔ、に供給し、Ｔ１及びＴ
。

のＶ０１１差すなわち、バンドギャップにほぼ相当する
出力電圧を得るものである。しかしながら、本発明者が
コンピュータ・シミュレーションにより上記ＶＲ同回路
動作を検討したところ、ワースト条件では電源オン時に
回路に所望の電流が流れない、すなわち、回路が起動し
ないモードかあることがわかった。本発明者か解析した
ところによって、上記不良モードの原因を説明する。第
１図において、電源か印加されるとＦｇＴＴ４．Ｔ、の
ソース・ゲート容量結合などによりノードＮ、の電位は
ｖＤＤ側に引上げられる。−万ノードＮ２の電位はＴ、
、’ｌ’２のゲート・ウェル間容量結合などにより接地
側に引下げられる。このように、ノードＮ、はｖＤＤ側
に、ノードＮ２は接地側に引っばられる為、プロセスの
バラツキ、電源電圧の変動などによっては、回路が起動
しない可能性が大きい。このことを更に詳しく説明する
と第１図の回路において、電源電圧を印加するとＮ、　
−’ＶＤＤ間の寄生容量とＮ１−接地間の寄生容量によ
りノードＮ１の電位が決定゛され、同様にＮ２−ｖＤＤ
間及びＮ、−接地間の寄生容量によりＮ、の電位が決定
される。そこで、プロセス・バラツキによって例えばＴ
、、Ｔ、のＶｔｈが大きくなっていると、’１４？’Ｉ
５は上記容量分圧による初期電圧では導通しない。同様
にｖＤＤが低いと初期電圧も小さくなりＴ、、Ｔ、は導
通しない。以上のことは、Ｔ、。

Ｔ２についても同様である。

ＶＲ同回路、Ｓｉ基板を使用した通常のＩＣ１特に電話
用ＩＣにおけるＡＤ及びＤＡ変換の為のＶＲ同回路　Ｐ
　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）
のバイアス回路など多く用いられる。そのためＶＲ同回
路起動しなければＩＣ全体の動作が行なわれない。かか
るモードの動作不良はＩＣそ４．自体の信頼性を左右す
るだけでなく、ｌＯを使用したシステム、例えば電話シ
ステム全体の信頼性をも左右する重大な問題を内在して
いる。以上の問題を解決する為、本発明者は正常時は回
路に悪影響を与えず、異常時に回路を起動状態へ導くこ
とのできる起動回路を案出するにいたった。

本発明の一つの目的は、起動を確実に行な５ｖＲ回路を
提供することにある。

本発明の一つの目的は、いわゆるＰ　、Ｓ　ＲＲ（Ｐｏ
ｗｅｒＳｕｐｐｌｙ　Ｒｅｊｅｃｔｉｏｎ　Ｒａｔｉｏ
　）すなわち、出力電圧の電源電圧依存性の小さく、か
つ、起動を確実に行なうＶＲ同回を提供することにある
。

本発明の一つの目的は、出力電圧の製造プロセス条件依
存性の小さなＶＲ同回を提供することにある。以下実施
例に従って本発明の説明を行なり。

第２図は本発明の第１の実施例の具体的回路図である。

同図のＮ−ｆヤンネル’ＷＭＩＳＦＥＴＴ２ば、特に制
限されないが第１図のへ４ＩＮＦ’ｇＴＴ２と同様に、
そのゲート電極が例えばＰ型不純物としての硼素を高濃
度に含むＰ＋型ポリシリコン層から構成される。これに
対して、Ｎチャンネル型ＭＩ　５ＦＥＴＴ、、Ｔ３及び
′１１．は、通常のシリコンゲ−）ＮチャンネルｊｕＭ
Ｉ８ＦＥＴと同様ニそれぞれのゲート電極がＮ型ポリシ
リコン層から構成される。

これらのＮチャンネル型ＭＩＳＦ’ＥＴＴ、ないしＴ、
及びＴ６は、公知の０Ｍ０８ＩＯ技術に従ってＮ型シリ
コン基板上に形成されたＰｍウェル領域上に形成される
。ＭＩＳＦ’ＥＴＴ、ないしＴ１及びＴ６の基体ゲート
としてのＰ型ウェル領域は、回路の接地点に結合されろ
。

Ｐ−Ｆヤンネル型ＭＩ８ＦＥＴＴ４及び１゛、は、通常
のシリコンゲートＭＩ　５ＦＥＴと同様にＰ型ポリシリ
コン層からなるゲート電極を持ち、上記Ｎ型シリコン基
板上に形成される。上記Ｎ型シリコン基板は、第１図の
それと同様に電源端子ｖＤＤに結合される。

Ｎチャンネル型Ｍ’ｌ５ＦＥＴＴ、とＴ２は、それらが
同時に形ＦＭされたＰ型つェル懺域上に形成され、また
同時に形成されたゲート絶縁膜を待つことによって、す
なわち互いに同じ不純物濃度のチャンネル形成領域と互
いに同じ厚さ及び同じ材質のゲート絶縁膜を持つことに
よって、ｐ７ボリシリコンｉとＮｍ、ｔ’ｌＪシリコン
層とのフェルミレベル差に等しい値のしきい値ｉ！圧差
を持つ。導電決定不純物が高濃度にされた場合、Ｐ型ポ
リシリコンのフェルミレベルが禁止帯に充分に接近し、
またＮ型ポリシリコンのフェルミレベルが伝導帯の底に
充分に接近するので、ＭＩＳＦＢＴＴ、とＴ２のしきい
値電圧差は、シリコンのバンドギャップにはｙ等しくな
る。

第２図において、電源が投入されたときの動作を説明す
る。ノードＮ、　　と端子ｖＤＤとの間及台ノードＮ１
と接地端子（）ＮＤとの間に図示しない奇生容量が存在
するので、電源投入により電源電圧が立上るとそれに応
じてノードＮ、と端子ｖＤＤとの間、言い換えるとＭＩ
　ＳＢ’ＢＴ　’ｌ’、、　Ｔ、のゲート・ソース間に
容量分圧電圧が現われるようになる。同様に、ノードＮ
２と端子ＶＤＤとの間の図示しない奇生容量と、イード
Ｎ、と接地端子（）ＮＤとの間の図示しない寄生容量と
によってノードＮ２と接地端子ＧＮＤとの間に容量分圧
電圧が現われるようになる。Ｍ　Ｉ　Ｈ、Ｆ　ＦＩＴ　
Ｔ　４．Ｔ５のゲート。

ソース間に現われる容量分圧電圧がこれらのＭＩＳＦＢ
Ｔ　Ｔ４．Ｔ、のしぎい値電圧よりも大きければ、こね
によってＭＩ　５ＩＩＩ’ＥＴ　Ｔ４．　Ｔ、が導通し
始める。ＭＩＳＦＩＩＥＴＴ、は、導通状態にされたＭ
ＩＳＦＥＴ’ｌ”、にょってバイアス電流が与えられる
ことになるので、バイアス電圧を発生するようになる。

Ｍ　Ｉ　Ｓ　Ｆ　ｇ’ｉ”１’、は、ＭＩ　ＳＦ’ＥＴ
Ｔ、かも導通されるバイアス電圧によって導通する。そ
の結果、ＭＩＳＦＢＴＴ、にバイアス電流か与えられる
。その結果、ＭＩＳＦＢＴＴ、ないしＴ、からなるバイ
アス回路は動作状態となる。

同様に、例えＭ【ＳＩＬ″ｇＴＴ４．Ｔ、のゲート。

ソース間に現われる容量分圧電圧かこ才１らのＭｌｓＦ
ｇＴ’ｒ、、Ｔ、、のしきい値電圧よりも小さくても、
ＭＩＳＦＥＴ’ｌ’、を導通させるに充分な容量分圧電
圧がノードＮ２に現われれば、Ｍ　Ｉ　Ｓ　ＦＥＴＴ４
には、導通状態にされたＭｌ　８１″ＥＴＴ。

によってバイアス電流が与えられることになる。

従ってＭＬ８ＦｇＴＴ、ないしＴ、からなる回路は動作
状態にされる。しかしながら、ノードＮ、。

Ｎ２に与えられる容量分圧電圧は、電源電圧の変化や奇
生容量のばらつきによって変化する。また、各Ｍ　ｌ　
８　Ｆ　ｇ　Ｔのしきい値電圧は、種々のプロセスばら
つき忙応じて変動する。そのため、ノードＮ１に与えら
れる容量分圧電圧かＭＩＳＦＥＴＴ４．　Ｔ、を導通さ
せるに充分な値にならないとともに、ノードＮ２に与え
られる容量分圧電圧がＭＩＴＩ’″ＥＴＴ、を導通させ
るに充分な値にならないときがある。従って、このよう
なときに、ノードＮ１及びＮ、に与えられる電圧値が容
量分圧電圧のみによってしか決定されないとぎは、ＭＩ
Ｓ　Ｆ　ＥＴ　Ｔ４　、　Ｔｌ１−　Ｔｌは、非導通の
ままとされる。言い換えるとＭＩＳＦＥＴＴ、ないしＴ
。

からなるバイアス回路は、電源が投入されても動作状態
にされない。

この実施例においては、Ｍ１ｓＦ’Ｅ’ｌ”Ｔ、ないし
Ｔ、からなるバイアス回路の電源投入中における動作を
保証するために、インバータＧ１及ヒＮチャンネル型Ｍ
　Ｉ　Ｓ　Ｆ　ＥＴ　’ｌ’、からなる起動回路が設け
られている。

インバータＧ、は、実質的に電圧検出回路を構成してい
る。インバータＧ、は特に制限されないが０ＭＯ８回路
から構成され、バイアス回路の正常動作時にノードＮ２
に出力されるバイアス電圧よりも小さい値の論理しきい
値電圧を持つように設定される。なお、ＣＭＯＳインバ
ータのし、きい値電圧は、良く知られているように例え
はそれを構成するＰチャンネル型ＭＩ８ＦＥＴとＮチャ
ンネル型ＭＩＳＦＥＴとの相対的大きさく寸法）に応じ
て適当に設定することができる。

次に起動回路が動作する場合、すなわち、従来のバイア
ス回路−に起動回路を設置した場合、バイアス回路が確
実に起動−する原理を説明する。

電源が投入されたにもかかわらずに、ノードＮ２の電位
がＭＩＳＦＥＴＴ、を導通させるのに充分な値まで上昇
していないとぎは、これに応じてインバータＧ、の出力
ははソ電源電圧ＶＤＤの７・イレベルになる。ＭＩＳＦ
ＢＴＴ、はインバータＧ１のハイレベル出力によって導
通状態となり、ノードＮ、の電位を低下させろ。こねに
よってＭＩＳＦＥＴＴ、は、そのゲート、ソース間電圧
が増力口されるので導通状態になる。ＭＩＳＦＥＴＴ、
は、ノードＮ、の電位が導通状態にされたＭＩＳＦＢＴ
Ｔ、によって上昇させられるので導通状態になる。その
結果、ＭＩ　８ＦＥＴ　Ｔ、ないしＴ、からなるバイア
ス回路が動作状態となる。回路が動作状態となったとぎ
は、ノードＮ２の高電位によってインバータＧ、の出力
ははＮｏボルトのロウレへ ベルになる。このように回路が定常状態にはいるとノー
ドＮ２の電位が上昇してインバータＧ１　を反転してＴ
、がオフとなる。本回路は、異常時に不所望の電位とな
るノードの電位を検出し、不所望の電位となっている他
のノードを上記検出信号によりコントロールされるスイ
ッチにより所望の値に近つけることにより回路全体を正
常な定常状態に安定させている。よって、本回路では異
常動作による不所望電位それ自体を利用している為、非
常に簡単な付加回路によって実現することができる。又
、起動時に直流的に電位が定−よらない為、不所望の電
位となる複数のノードのうち１つのノード電位を所望の
値に近づけることによって、回路全体を正常な定常動作
状態にすることができるので、起動回路を非常に簡単な
ものとすることができる。インバータＧ１　としてＣＭ
ＯＳインバータを使用した場合にはスイッチＴ６への開
閉信号は電源電圧いっばいまで振ることができる為、Ｔ
。

に不要な電流が流れず良好なＰＵＲＲ特性（電源リップ
ル除去比率特性）を得ることができる。

なお、第２図の実施例にかえて、例えはノードＮ、の電
位を検出するインバータを設けるとともにこのインバー
タによってスイッチ制御されるスイッチ素子としてのＰ
チャンネル型ＭＩＳＦ’ＥＴを図示のＭＩＳＦＥＴＴ、
と並列に設けることができる。しかしながら、このよう
にする場合には、ＭＩｓＦＥＴ’ｌ’４の１７？い値電
圧が比較的小さいことに応じて、インバータの論理しき
い値電圧を電源電圧側に著るしく偏よらせろ必要がある
ことに注意する必要がある。この場合は、インバータの
論理しきい値電圧のばらつきを小さくする必要が生ずる
。

第２図の実施例の場合、Ｐ＋型ポリシリコンからなるゲ
ート電極を持つＮチャンネル型ＭＩＳＦＥＴＴ２が比較
的大きいしきい値電圧を持つことに応じてノードＮ２の
定常電圧が比較的大きいので、インバータＧ、の論理し
きい値電圧は、接地電位側に著るしく偏っていなくても
艮い。これに応じて、インバータＧ、の論理しきい値電
圧に若干のばらつきがあっても起動回路は正常に動作す
る。

電源投入時の回路起動は、例えば第２図のインバータＧ
、及びＭＩＳＦｇＴＴ、を除去し、かわりにノードＮ１
　と接地点との間、及びノードＮ２と端子ＶＤＤの間の
少なくとも一万に追加の容量を設ける構成によっても保
証され得る。しかしながら、このようにする場合は、次
の点に注意する必要がある。

すなわち、！＃投入時＋ｃＭ　ｌ　ｓ　Ｆ　ＥＴ　Ｔ５
　ヲｍ通させるためにノードＮ１　と接地点との間に追
カロ容量を設ける場合は、この追加容量によって電源電
圧に対するノードＮ１の追従性が悪くなる。これに応じ
て、ＭＩ　８ＦｇＴ　Ｔ４．Ｔ、のゲート・ソース間に
カロ見られるバイアス電圧は、電源電圧の変動に応じて
変動される。同様にノードＮ２と端子■ＤＤとの間に追
加容量を設ける場合は、電源電圧が変動するとこの変動
成分がこの追加容量を介してノードＮ２に与えられろ。

このような不所望な電位変動は、得るべき出力Ｖｏに変
動を与える。言い換えると、この場合は、ノくイアス回
路のＰＳＲＲ特性が悪くなる。

第２図の実施例の場合、追加容量のような不所望な交流
結合をもたらす素子を設けていないことによって良好な
ＰＵＲＲ特性を示す。

第３図は本発明にかかわる第２の実施例のＶＲ同回の回
路図である。ここでは起動用スイッチ及び電位検出手段
としてダイオード接続したＭＩＳＦｇＴＴ、を使用して
いる。同図において、異常時は電源印加するとノードＮ
２の電位が接地側に引かれる為Ｔ６の両端電圧はそのし
きい値電圧Ｖ、ｈ以上となりＴ６がオンする。これによ
り、ノードＮ２の直流レベルが決定しＴ、、Ｔｔがオン
しノードＮ１の電位が引下げられてＴ４．Ｔ、がオンし
て定常動作にはいる。定常状態ではＮ型ＭＩ　５ＦＥＴ
　ＴＩｌのｖｔｈは基板効果により高くなっているので
ノードＮ２の電位上昇によりオフとなる。本回路では起
動時に不所望の電位となるノードの１つの電位を検出し
、その電位を所望の値に近づける如く設定する手段とし
て、単にＮ型ＭＩＳＦＥＴ１つを付加することによって
起動回路を実現することができる。

第４図は本発明の第３の実施例のＶＲ同回の回路図であ
る。ここでは、不所望電位となるノードの電位検出設定
手段としてＰ型のＭＪ、ＳＦｆ！ＪＴＴ１．ｌを使用し
ているが、動作自体は上記第３図と同様である。

以上の実施例では、不所望のノードの電位を所望の値に
近づけるべく設定するスイッチ手段の駆動信号はＶＲ同
回の内部から供給していたが、この種の信号はその他の
部分からも供給することができる。たとえは電話用ＩＣ
などでは、外部から供給される同期信号にもとづいてチ
ップ内で生成されるパワーオンクリア信号、すなわち、
生導体チップを時期状態から動作状態へ移すためのワン
ショットパルスなどを利用することができる。第５図は
本発明の第４の実施例のＶＲ同回の回路図である。同図
において、図に示す如きワンショットパルスが加えられ
ると、一時的にＴ、がオンしノードＮ、の電位をＴ４．
Ｔ、のｖ１ｈ以下に引下げるとＴ、、Ｔ、がオンしてノ
ードＮ２の電位を引上げることによりＴ＋　＋　　Ｔ２
がオンして回路は定常動作にはいる。本回路では外部信
号を利用する為、１個の電位設定用Ｍ’ｌ５Ｆ３．；Ｔ
を１個付加することによって容易にＰＳＲＲのすぐれた
起動回路を実現することができる。又、この場合、外部
の同期信号によりチップ内で生成されるパワーオン信号
などにより電位設定用ＭＩ　５ＦＥＴを駆動している為
、多くのチップを同時に起動することができる。

以上の説明では、ＶＲ同回として第１図に示す如＜Ｔ＋
　＝　Ｔ２のＶ□、差すなわちバンドギャップにほぼ等
しい電圧を出力するものを扱ってきた。

しかしながら、本発明者が検討したところによると、か
かる構成のＶＲ同回は、例えばその出力を定電流源ＦＥ
Ｔのゲートに供給した場合などでは該定電流ＦＥＴのＶ
ｔｈのバラツキなどが、直接所望定電流値の変化として
出てくるという問題のあることが明らかとなった。第６
図は本発明の第５の実施例の応用回路図である。本回路
では上記問題点を解決すべく出力点をノードＮ２とした
ことを特徴としている。同図において、Ｇ、はノードＮ
２の電位検出用インバータ、ＴｆｌはノードＮ１の電位
設定用ＰＥＴ、Ｔ７は他の回路の定電流源Ｆ　Ｆ、　Ｔ
である。第７図はＮチャネルのＮ型及びＰ型ゲ−）ＭＩ
ＳＦＥＴの特性を示したものであるが、本回路の場合第
７図におけるＶＧ、　（２＋が出力となる為、従来のＥ
ｇ比出力比較して高い電圧が簡単に出すことができる。

又、Ｖ、８（２＋自体にｖｔｈ依存性がある為１、Ｔ７
のｖｔｈがプロセス条件で変化してもＴ２のｖｔｈも同
様の変化を５ける為、相殺の効果により回路トータルと
してプロセス条件の影響を小さくすることができる。

以上第２から第６図の実施例で示した如く本発明＜よれ
ば、簡蛍な回路を付加することによって起動を確実に行
なうＶＲ同回を提供することができる。又、本発明によ
れば、ＰＳＲＲのすぐれた起動回路を有するＶＲ同回を
提供することができる。又、本発明によれば、プロセス
条件の変動の影響の小さい定電流回路を提供することが
できる。

以上では簡単の為、Ｍ　ＯＳ　ｆ”　Ｅ　Ｔのバンド・
ギヤングに相等する電圧を出力する回路について、主に
説明したが、本発明は、それに限定されることなく、電
源起動時に複数のノードの電位が直流的に定まらない為
、不所望の電位となり回路が不所望の状態になるもの全
てに適用できる。

【図面の簡単な説明】

第１図は従来のＶＲ同回の回路図、 第２図は本発明の第１の実施例の回路図、第３図は本発
明の第２の実施例の回路図、第４図は本発明の第３の実
施例の回路図、第５図は本発明の第４の実施例の回路図
、第６図は本発明の第５の実施例の回路図、第７図は、
第１〜第６図のＴ、　、　Ｔ、の特性図。 第　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １゜ （ａ）　　第１及び第２の電源端子と （ｂ）　　第１及び第２あノードと （Ｃ）　　上記第１．第２のノードと上記第１電源端子
   との間に配置され、上記第１０ノードに流れる電流を入
   力とすることにより上記第２のノードに上記第１のメー
   トの電流と比例した値の電流を出力するカレントミラー
   回路と （ｄ）　　そのゲートとドレインが共通接続された状態
   をもっ又上記第２のノードと上記第２電源端子との間に
   接続され、上記第２のノードを介して供給されるバイア
   ス電流に応答してバイアス電圧を発生する第１のＭＩＳ
   ＦＥＴと、 （ｅ）　　そのドレインが上記第１０ノードに結合され
   るとともに、そのソース端子が抵抗手段を介して上記第
   ２の電源端子に結合され又なり、そのゲートに上記第１
   のＭＩＳＦＥＴによっ又発生されたバイアス電圧が供給
   されることによって上記第１０ノードに流すべきバイア
   ス電流を発生する第２のＭＩｉ’１ＦＥＴと （ｆ＋　　上記第１０ノード及び第２０ノードの少なく
   とも一万に結合された起動回路と を備え、少なくとも電源投入時における上記第１及び第
   ２のノードの少なくとも一万の電位が回路起動で必要と
   される電位になることが上記起動回路によって保証され
   てなることを特徴とするバイアス回路。 ２、特許請求の範囲第１項記載のバイアス発生回路にお
   いて、上記起動回路は上記第１及び第２０ノードのうち
   １つのノードの電位を検出する検出手段を含み、上記検
   出手段の検出出力によって上記第１及び第２のノードの
   うち残りの１つにおける電位を所望の値に近づけるよう
   に構成されてなることを特徴とする起動回路を有するバ
   イアス発生回路。 ３、特許請求の範囲第２項記載のバイアス回路に訃いて
   、上記起動回路はインバータよりなる検出回路と上記第
   １及び第２のノードのうち上記残りの１つにおける電位
   を所望の値に近づけるが如く設けられ上記検出手段の出
   力によってスイッチ制御されるスイッチ手段とから構成
   されてなることを特徴とするバイアス発生回路。 ４、特許請求の範囲第３項記載のバイアス回路において
   、上記スイッチ手段は、ＭＩＳＦＥＴよりなることを特
   徴とするバイアス発生回路。 ５、特許請求の範囲第１項に記載のバイアス回路におい
   て、上記起動回路は、所定以上の端子間電圧によっ又導
   通状態となる電位検出設定手段よりなることを特徴とす
   るバイアス発生回路。 ６、特許請求の範囲第５項に記載のバイアス回路に２い
   て、上記電位検出設定手段はダイオード接続されたＭＩ
   ＳＦＥＴよりなることを特徴とする起動回路を有するバ
   イアス発生回路。 ７、特許請求の範囲第１項に記載のバイアス回路におい
   て、上記起動回路は外部信号により所定の時間作用する
   が如く構成したことを特徴トスルバイアヌ発生回路。 ８、特許請求の範囲第１項に記載のバイアス回路におい
   て、上記第２０ノードのバイアス出力電位を電流源ＭＩ
   ８ＦＥＴのゲート電極に供給したことを特徴とする電流
   供給装置。