KR20190096269A - 기준 전압 회로 및 반도체 장치 - Google Patents

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Abstract

게이트가 공통으로 접속되고, 직렬로 접속된 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터를 구비하고, 증가형 MOS 트랜지스터의 드레인으로부터 기준 전압을 출력하는 기준 전압 회로로서, 공핍형 MOS 트랜지스터는, 적어도 직렬로 접속된 제1 및 제2 공핍형 MOS 트랜지스터를 구비하고, 일단이 제1 공핍형 MOS 트랜지스터의 드레인에 접속되고, 타단이 제1 공핍형 MOS 트랜지스터의 소스에 접속된 콘덴서를 구비하고 있다.

Description

기준 전압 회로 및 반도체 장치{REFERENCE VOLTAGE CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, 일정한 전압을 생성하는 기준 전압 회로에 관한 것이다.
종래부터, 반도체 집적회로에 있어서 기준 전압을 생성하는 수단으로서 ED형의 기준 전압 회로가 이용되어 왔다(예를 들면, 특허 문헌 1 참조). 도 5에, 기본적인 ED형의 기준 전압 회로를 나타낸다. 도 5의 ED형의 기준 전압 회로(50)는, 직렬로 접속된 공핍형의 MOS 트랜지스터(51)와, 증가형의 MOS 트랜지스터(52)로 구성된다. 이와 같이 구성된 ED형의 기준 전압 회로(50)는, 간편한 회로이면서, 전원 전압 의존성이 작고, 또한, 온도 의존성이 작은 기준 전압(Vref)을 생성할 수 있다.
일본국 특허 공개 2007－266715호 공보
그러나, 종래의 ED형의 기준 전압 회로에서는, 저소비 전류로 하기 위해서 공핍형 MOS 트랜지스터의 전류를 작게 했을 경우, 회로의 기동에 시간이 걸리게 된다. 특히, 출력 단자(3)에 용량성의 부하가 접속되었을 경우에, 기동에 필요한 시간의 증가는 현저하게 된다.
본 발명은, 저소비 전류이면서, 용량성 부하가 출력에 접속되었을 경우여도, 재빠르게 기동하는 것이 가능한 기준 전압 회로를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 기준 전압 회로는, 게이트가 공통으로 접속되고, 직렬로 접속된 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터를 구비하고, 증가형 MOS 트랜지스터의 드레인으로부터 기준 전압을 출력하는 기준 전압 회로로서, 공핍형 MOS 트랜지스터는, 적어도 직렬로 접속된 제1 및 제2 공핍형 MOS 트랜지스터를 구비하고, 일단이 제1 공핍형 MOS 트랜지스터의 드레인에 접속되고, 타단이 제1 공핍형 MOS 트랜지스터의 소스에 접속된 콘덴서를 구비한 것을 특징으로 한다.
본 발명의 기준 전압 회로에 의하면, 복수의 공핍형 MOS 트랜지스터를 직렬로 접속하고, 그 접속점과 출력 단자의 사이에 콘덴서를 구비하였으므로, 저소비 전류이면서, 용량성 부하가 출력에 접속되었을 경우여도, 재빠르게 기동할 수 있다.
도 1은, 본 발명의 제1 실시형태의 기준 전압 회로를 설명하기 위한 회로도이다.
도 2는, 본 발명의 제2 실시형태의 기준 전압 회로를 설명하기 위한 회로도이다.
도 3은, 본 발명의 제3 실시형태의 기준 전압 회로를 설명하기 위한 회로도이다.
도 4는, 제3 실시형태의 기준 전압 회로의 다른 예를 설명하기 위한 회로도이다.
도 5는, 종래의 기준 전압 회로를 설명하기 위한 회로도이다.
이하, 본 발명의 실시형태에 대해 도면을 참조해 설명한다.
［제1 실시형태］
도 1은, 본 발명의 제1 실시형태의 기준 전압 회로(10)를 설명하기 위한 회로도이다. 기준 전압 회로(10)는, 기준 단자(2)를 기준으로 한 일정한 기준 전압 Vref를 출력 단자(3)에 출력하는 회로이다.
기준 전압 회로(10)는, 공핍형 NMOS 트랜지스터(11a 및 11b)와, 증가형 NMOS 트랜지스터(12)와 콘덴서(13)를 구비하고 있다.
공핍형 NMOS 트랜지스터(11a)는, 드레인이 전원 단자(1)에 접속되고, 소스가 공핍형 NMOS 트랜지스터(11b)의 드레인에 접속되며, 게이트가 공핍형 NMOS 트랜지스터(11b)의 게이트에 접속된다. 공핍형 NMOS 트랜지스터(11b)는, 게이트와 소스가 증가형 NMOS 트랜지스터(12)의 게이트와 드레인에 접속된다. 증가형 NMOS 트랜지스터(12)는, 소스가 기준 단자(2)에 접속된다. 콘덴서(13)는, 한쪽의 단자가 공핍형 NMOS 트랜지스터(11b)의 드레인에 접속되고, 다른 쪽의 단자가 공핍형 NMOS 트랜지스터(11b)의 소스에 접속된다. 출력 단자(3)는, 공핍형 NMOS 트랜지스터(11b)의 소스와 증가형 NMOS 트랜지스터(12)의 드레인의 접속 노드에 접속된다.
이하, 본 실시 형태의 기준 전압 회로(10)의 동작에 대해 설명한다.
기준 전압 회로(10)는, 동작하는데 충분한 전원 전압이 전원 단자(1)에 부여되고 있는 경우, 공핍형 NMOS 트랜지스터(11a)와 증가형 NMOS 트랜지스터(12)는 포화 영역에서 동작하고, 공핍형 NMOS 트랜지스터(11b)는 비포화 영역에서 동작한다. 그리고, 공핍형 NMOS 트랜지스터(11a 및 11b)는, 게이트·소스 간 전압이 역치 전압보다 크기 때문에 모두 온 한다. 따라서, 공핍형 NMOS 트랜지스터(11a 및 11b)의 드레인 전류가 증가형 NMOS 트랜지스터(12)에 흐르므로, 증가형 NMOS 트랜지스터(12)는 게이트에 기준 전압(Vref)을 발생시킨다.
정상 상태에서는 콘덴서(13)는 충전되고 있고, 공핍형 NMOS 트랜지스터(11a)의 소스에 흐르는 전류는 모두 공핍형 NMOS 트랜지스터(11b)의 드레인에 흘러든다. 또, 출력 단자(3)에 접속되는 부하 용량도 충전되어 있기 때문에, 공핍형 NMOS 트랜지스터(11b)의 소스에 흐르는 전류는 모두 증가형 NMOS 트랜지스터(12)의 드레인에 흘러든다. 여기서, 부하 용량은 도시하지 않지만, 출력 단자(3)에 접속되는 용량성 부하, 및, 출력 단자(3)에 접속되는 게이트나 접합, 배선의 용량의 총합으로 한다.
이 상태에서는, 공핍형 NMOS 트랜지스터(11a 및 11b)는 1개의 공핍형 NMOS 트랜지스터(11)로서 기능한다. 즉, 공핍형 NMOS 트랜지스터(11a 및 11b)의 게이트폭(W)은 동일하고, 각각의 게이트 길이를 L11a, L11b로 하면, 공핍형 NMOS 트랜지스터(11)는 게이트폭이 W, 게이트 길이가 L11a＋L11b의 공핍형 NMOS 트랜지스터로서 기능한다. 따라서, 공핍형 NMOS 트랜지스터(11)는, 게이트폭(W)과 게이트 길이(L11a＋L11b)에 따른 전류를 흐르게 한다.
다음으로, 전원 단자(1)에 전원 전압이 주어지지 않은 상태로부터 전원 전압이 주어지고, 기준 전압 회로(10)가 기동하는 경우의 동작을 설명한다.
전원 단자(1)에 전원 전압이 주어지지 않은 상태에서는, 콘덴서(13), 및, 부하 용량은 방전되어 있고, 기준 전압(Vref)은 0V이다. 전원 단자(1)에 전원 전압이 주어지면, 공핍형 NMOS 트랜지스터(11a)에서 콘덴서(13)로 과도적으로 전류가 흘러 콘덴서(13)는 충전되기 시작한다. 또, 콘덴서(13)에 과도적으로 흐르는 전류는, 증가형 NMOS 트랜지스터(12)의 드레인, 및, 부하 용량으로 흘러 부하 용량이 충전되어 기준 전압(Vref)이 기동한다.
즉, 기동시에 있어서 콘덴서(13)의 충전이 완료하기까지의 기간, 공핍형 NMOS 트랜지스터(11a)에서 콘덴서(13)로 흐르는 전류에 의해서 부하 용량을 충전할 수 있다. 그 때문에, 정상 상태에 있어서의 기준 전압 회로(10)의 소비 전류를 작게 할 수 있고, 또한 기준 전압(Vref)을 고속으로 가동시킬 수 있다.
이러한 구성에 있어서, 기준 전압(Vref)을 보다 고속으로 가동시키기 위해, 공핍형 NMOS 트랜지스터(11b)의 게이트 길이(L11b)보다 공핍형 NMOS 트랜지스터(11a)의 게이트 길이(L11a)를 짧게 하는 것이 바람직하다. 공핍형 NMOS 트랜지스터(11a)의 소스, 공핍형 NMOS 트랜지스터(11b)의 드레인, 및 콘덴서(13)의 한쪽의 단자가 접속된 노드의 전위를 Vc로 하면, 이와 같이 함으로써, 기동 시의 충전 전류를 크고, 또한 전압(VC)의 도달 전압을 높이는 것에 의해서 기준 전압(Vref)을 고속으로 가동시킬 수 있어 정상 상태의 소비 전류를 작게 할 수 있다.
［제2 실시 형태］
도 2는, 제2 실시 형태의 기준 전압 회로(20)를 설명하기 위한 회로도이다. 또한, 도 1에 나타내는 제1 실시 형태의 기준 전압 회로(10)와 동일한 구성요소에는 동일한 부호를 달고, 중복되는 설명은 적절히 생략한다.
기준 전압 회로(20)는, 제1 실시 형태의 기준 전압 회로(10)에 대해, 공핍형 NMOS 트랜지스터(11a, 11b), 증가형 NMOS 트랜지스터(12) 및 콘덴서(13)를 도면과 같이 배치하고, PMOS 트랜지스터(24)와 PMOS 트랜지스터(25)에 의한 커런트 미러 회로가 추가되어 있다.
이하, 상기와 같이 구성된 기준 전압 회로(20)의 동작에 대해 설명한다. 정상 상태에서는 콘덴서(13) 및 부하 용량은 충전되고 있고, 공핍형 NMOS 트랜지스터(11a)에 흐르는 전류는, 커런트 미러 회로에 의해서 복제되고, 증가형 NMOS 트랜지스터(12)에 흐르는 것에 의해서 기준 전압(Vref)을 발생시킨다. 이상의 동작은, 기준 전압 회로(10)와 동일하다.
다음으로, 전원 단자(1)에 전원 전압이 주어지지 않은 상태에서 전원 전압이 주어져서, 기준 전압 회로(20)가 기동하는 경우의 동작을 설명한다.
전원 단자(1)에 전원 전압이 주어지지 않은 상태에서는, 콘덴서(13), 및, 부하 용량은 방전되어 있고, 기준 전압(Vref)은 0V이다. 전원 단자(1)에 전원 전압이 주어지면, 콘덴서(13)가 충전되기 시작한다. 공핍형 NMOS 트랜지스터(11)는, 과도적으로 콘덴서(13)가 충전되어 있는 동안에는 공핍형 NMOS 트랜지스터(11a)가 지배적이게 되고, 게이트 길이가 짧기 때문에, 흐르는 전류는 정상 상태보다 크다. 그 전류는, 커런트 미러에 의해서 증가형 NMOS 트랜지스터(12)의 드레인, 및, 부하 용량에 흐른다. 따라서, 부하 용량이 충전되어 기준 전압(Vref)이 기동한다. 이상의 동작에 의해, 기준 전압 회로(20)는, 기준 전압 회로(10)와 동일한 효과를 얻을 수 있다.
상술하는 바와 같이 커런트 미러 회로를 구비하여 구성한 기준 전압 회로(20)는, P형 기판을 이용한 염가의 CMOS 프로세스여도, NMOS 트랜지스터는 백 게이트 효과의 영향을 받기 어렵다는 효과가 있다.
［제3 실시 형태］
도 3은, 본 발명의 제3 실시 형태의 기준 전압 회로(30)를 설명하기 위한 회로도이다. 또한, 도 1에 나타내는 제1 실시 형태의 기준 전압 회로(10)와 동일한 구성요소에는 동일한 부호를 달고, 중복되는 설명은 적절히 생략한다.
제3 실시 형태의 기준 전압 회로(30)는, 제1 실시 형태의 기준 전압 회로(10)에 대해, 공핍형 NMOS 트랜지스터(11a)와 전원 단자(1)의 사이에 캐스코드 접속된 공핍형 NMOS 트랜지스터(31)가 추가되어 있다. 구체적으로는, 공핍형 NMOS 트랜지스터(31)는, 게이트가 공핍형 NMOS 트랜지스터(11a)의 소스에 접속되고, 드레인이 전원 단자(1)에 접속되며, 소스가 공핍형 NMOS 트랜지스터(11a)의 드레인에 접속된다. 그 외는, 기준 전압 회로(10)와 동일한 구성으로 되어 있다.
기준 전압 회로(30)는, 정상 상태 및 기동시의 동작에 대해서는 기준 전압 회로(10)와 동일하고, 또한 효과도 동일하다. 본 실시 형태의 기준 전압 회로(30)에 의하면, 제1 실시 형태에서 설명한 효과에 더하여, 전원 단자(1)의 전원 전압의 변동에 대해 보다 안정된 기준 전압(Vref)을 얻을 수 있다는 효과가 있다.
도 4는, 제3 실시 형태의 다른 예를 설명하기 위한 회로도이다. 기준 전압 회로(40)는, 기준 전압 회로(30)에 대해, 콘덴서(13)의 접속 위치를 변경하고 있다. 구체적으로는, 콘덴서(13)의 한쪽의 단자는 출력 단자(3)에 접속되고, 다른쪽의 단자는 공핍형 NMOS 트랜지스터(31)의 소스에 접속되어 있다. 그 외의 점은, 기준 전압 회로(30)와 동일한 구성으로 되어 있다.
기준 전압 회로(40)의 정상 상태의 동작에 대해서는, 기준 전압 회로(10)와 동일하다. 기준 전압 회로(40)의 기동시의 동작에 대해서는, 공핍형 NMOS 트랜지스터(31)만을 개입시켜 콘덴서(13)을 충전하도록 구성되어 있기 때문에, 기준 전압 회로(30)보다 고속으로 기준 전압(Vref)이 기동한다.
즉, 기준 전압 회로(40)에 의하면, 기준 전압 회로(30)의 효과에 더하여, 기준 전압(Vref)의 기동을 보다 고속으로 할 수 있다는 효과가 있다.
이상, 설명한 것처럼 본 발명의 기준 전압 회로는, 복수의 공핍형 MOS 트랜지스터를 직렬로 접속하고, 그 접속점과 출력 단자(3)의 사이에 콘덴서를 구비하였으므로, 저소비 전류면서, 용량성 부하를 포함하는 부하 용량이 출력에 접속되었을 경우여도, 재빠르게 기동할 수 있다.
이상, 본 발명의 실시 형태에 대해 설명했는데, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경이 가능하다는 것은 말할 필요도 없다.
예를 들면, 전원 전압이 높은 어플리케이션 전용의 반도체 집적회로에 있어서는, 공핍형 NMOS 트랜지스터(11a)로 대신하고, 고내압 공핍형 NMOS 트랜지스터로 구성해도 좋다.
또 예를 들면, 공핍형 NMOS 트랜지스터(11a)와 공핍형 NMOS 트랜지스터(11b)의 게이트폭을 동일하다고 해서 설명했지만, 본 발명의 효과를 나타내도록 게이트폭을 적절히 조정해도 좋다.
또 예를 들면, 제2 실시 형태에 있어서, 제3 실시 형태에 있어서의 공핍형 NMOS 트랜지스터(31)와 같이 캐스코드 접속 트랜지스터를 공핍형 NMOS 트랜지스터(11a)와 PMOS 트랜지스터(24)의 사이에 추가한 회로 구성으로 하는 것도 가능하다.
또 예를 들면, 공핍형 NMOS 트랜지스터 대신에 공핍형 PMOS 트랜지스터를, 증가형 NMOS 트랜지스터 대신에 증가형 PMOS 트랜지스터를 이용한 회로 구성으로 하는 것도 가능하다.
10, 20, 30, 40: 기준 전압 회로
11, 11a, 11b, 31: 공핍형 NMOS 트랜지스터
12: 증가형 NMOS 트랜지스터 13: 콘덴서
24, 25: PMOS 트랜지스터

Claims (10)

  1. 게이트가 공통으로 접속되고, 직렬로 접속된 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터를 구비하고, 상기 증가형 MOS 트랜지스터의 드레인으로부터 기준 전압을 출력하는 기준 전압 회로로서,
    상기 공핍형 MOS 트랜지스터는, 적어도 직렬로 접속된 제1 및 제2 공핍형 MOS 트랜지스터로 구성되고,
    일단이 상기 제1 공핍형 MOS 트랜지스터의 드레인에 접속되고, 타단이 상기 제1 공핍형 MOS 트랜지스터의 소스에 접속된 콘덴서를 구비한 것을 특징으로 하는 기준 전압 회로.
  2. 청구항 1에 있어서,
    상기 제2 공핍형 MOS 트랜지스터는, 상기 제1 공핍형 MOS 트랜지스터보다 전류 공급 능력이 높은 것을 특징으로 하는 기준 전압 회로.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 기준 전압 회로는 커런트 미러 회로를 구비하고,
    상기 커런트 미러 회로는, 상기 공핍형 MOS 트랜지스터가 흐르게 하는 전류를 상기 증가형 MOS 트랜지스터의 드레인에 흐르게 하는 것을 특징으로 하는 기준 전압 회로.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제2 공핍형 MOS 트랜지스터는, 상기 제1 공핍형 MOS 트랜지스터보다 게이트·드레인 간 내압, 및, 소스·드레인 간 내압이 높은 것을 특징으로 하는 기준 전압 회로.
  5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 기준 전압 회로는, 제３ 공핍형 MOS 트랜지스터를 구비하고,
    상기 제３ 공핍형 MOS 트랜지스터는, 게이트가 상기 제2 공핍형 MOS 트랜지스터의 소스에 접속되고, 상기 제2 공핍형 MOS 트랜지스터에 캐스코드 접속된 것을 특징으로 하는 기준 전압 회로.
  6. 게이트가 공통으로 접속되고, 직렬로 접속된 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터를 구비하고, 상기 증가형 MOS 트랜지스터의 드레인으로부터 기준 전압을 출력하는 기준 전압 회로로서,
    상기 공핍형 MOS 트랜지스터는, 적어도 직렬로 접속된 제1 및 제2 공핍형 MOS 트랜지스터로 구성되고,
    게이트가 상기 제2 공핍형 MOS 트랜지스터의 소스에 접속되고, 상기 제2 공핍형 MOS 트랜지스터에 캐스코드 접속된 제３ 공핍형 MOS 트랜지스터와,
    일단이 상기 제３ 공핍형 MOS 트랜지스터의 소스에 접속되고, 타단이 상기 제1 공핍형 MOS 트랜지스터의 소스에 접속된 콘덴서를 구비한 것을 특징으로 하는 기준 전압 회로.
  7. 청구항 6에 있어서,
    상기 제３ 공핍형 MOS 트랜지스터는, 상기 제1 및 제2 공핍형 MOS 트랜지스터보다 전류 공급 능력이 높은 것을 특징으로 하는 기준 전압 회로.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 기준 전압 회로는 커런트 미러 회로를 구비하고,
    상기 커런트 미러 회로는, 상기 공핍형 MOS 트랜지스터가 흐르게 하는 전류를 상기 증가형 MOS 트랜지스터의 드레인에 흐르게 하는 것을 특징으로 하는 기준 전압 회로.
  9. 청구항 5 내지 청구항 8 중 어느 한 항에 있어서,
    상기 제３ 공핍형 MOS 트랜지스터는, 상기 제2 공핍형 MOS 트랜지스터보다 게이트·드레인 간 내압, 및, 소스·드레인 간 내압이 높은 것을 특징으로 하는 기준 전압 회로.
  10. 청구항 1 내지 9 중 어느 한 항에 기재된 기준 전압 회로를 구비한 반도체 장치.
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