JP4557342B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ロジック回路と、該ロジック回路より消費電力の大きいメモリ回路等のマクロが混載される半導体装置に関するものである。
【０００２】
近年のメモリデバイスには、メモリ以外のロジック回路が同一チップ上に混載されたものがある。このようなデバイスでは、メモリとロジック回路とを混載する故に、メモリ回路の消費電力の低減と、メモリ回路及びロジック回路の安定した動作とを両立させることが難しくなっている。そこで、このような半導体装置において、消費電力の低減と動作の安定化及び確実な動作試験の実施が必要となっている。
【０００３】
【従来の技術】
図１６に示すチップには、メモリマクロとして搭載されるメモリ回路１とロジック回路２とが混載され、そのメモリ回路１とロジック回路２には共通の外部電源が供給されている。
【０００４】
前記メモリ回路１では、種々の内部電源をそれぞれ内部電源発生回路で生成して使用している。内部電源生成回路の一つである基板電位発生回路を図１７に示す。
【０００５】
基板電位発生回路３は、基板電位検出回路４と、発振回路５と、ポンピング回路６とから構成される。
前記基板電位検出回路４は、電源Ｖccが抵抗Ｒ１を介してＰチャネルＭＯＳトランジスタＴr1のソースに供給され、同トランジスタＴr1のドレインは電源Ｖssに接続される。
【０００６】
前記トランジスタＴr1のゲートには、基板電位ＶBBが供給され、同トランジスタＴr1のソースであるノードＮ１はインバータ回路７ａの入力端子に接続されている。前記インバータ回路７ａの出力信号は、インバータ回路７ｂを介して前記発振回路５に出力される。
【０００７】
従って、基板電位検出回路４では基板電位ＶBBの上昇にともなってトランジスタＴr1のドレイン電流が減少し、そのドレイン電流の減少にともなってノードＮ１の電位が上昇する。
【０００８】
そして、ノードＮ１の電位がインバータ回路７ａのしきい値以下であれば、インバータ回路７ｂの出力信号はＬレベルとなり、ノードＮ１の電位がインバータ回路７ａのしきい値以上であれば、インバータ回路７ｂの出力信号はＨレベルとなる。
【０００９】
前記基板電位検出回路４の出力信号は、ＮＡＮＤ回路８ａに入力され、そのＮＡＮＤ回路８ａの出力信号は、偶数段のインバータ回路７ｃを介して前記ポンピング回路６に出力される。また、インバータ回路７ｃの出力信号は、ＮＡＮＤ回路８ａに入力される。
【００１０】
このような発振回路５では、基板電位検出回路４の出力信号がＬレベルであれば、インバータ回路７ｃの出力信号は発振することなくＨレベルに固定される。また、基板電位検出回路４の出力信号がＬレベルからＨレベルに切り替わると、発振回路５の出力信号がＮＡＮＤ回路８ａ及びインバータ回路７ｃの動作遅延時間に基づいて、所定の周波数で発振する。
【００１１】
前記ポンピング回路６は、前記発振回路５の出力信号が容量９の入力端子に入力され、その容量９の出力端子はダイオード１０ａのアノード及びダイオード１０ｂのカソードに接続されている。
【００１２】
前記ダイオード１０ａのカソードは電源Ｖssに接続され、前記ダイオード１０ｂのアノードから基板電位ＶBBが出力される。
このようなポンピング回路６では、発振回路５から出力される発振信号に基づいて、容量９の入力端子電位が昇降すると、容量９の容量結合に基づいて、容量９の出力端子電位が昇降し、その昇降動作に基づいて基板電位ＶBBを低下させるように動作する。
【００１３】
このような動作により、基板電位発生回路３では基板電位検出回路４のトランジスタＴr1に常時流れるドレイン電流によりＤＣ電流を消費し、このような基板電位発生発生回路３を複数備えるメモリ回路１では、ロジック回路２に比して消費電流が大きくなっている。
【００１４】
【発明が解決しようとする課題】
上記のような半導体装置では、メモリ回路１に搭載される基板電位発生回路３等の内部電源生成回路が常時動作しているため、その消費電力が大きく、チップ全体の消費電流を増大させている。
【００１５】
そこで、メモリ回路１の不使用時には、メモリ回路１への電源の供給を遮断すれば、消費電力を低減することはできるが、メモリ回路１と共通の電源配線でロジック回路２に電源を供給している場合には、メモリ回路１のみ電源を遮断することはできない。
【００１６】
また、メモリ回路１とロジック回路２に電源が別々に供給されている場合には、メモリ回路１の電源のみを遮断することはできるが、電源遮断時にチップ内に生じる電源電位差により、ハングアップ動作あるいはラッチアップ動作等の誤動作が生じたり、メモリ回路１あるいはロジック回路２の破壊等の不具合が生じるおそれがある。
【００１７】
一方、メモリ回路１の消費電流は、ロジック回路２の消費電流に比べて格段に大きいため、メモリ回路１が活性化されている状態では、ロジック回路２の動作電流が正常であるか否かの試験を行うことはできないという問題点がある。
【００１８】
この発明の目的は、ロジック回路とその他のマクロが混載された半導体装置において、消費電力の低減を図りながら、安定した動作を確保し、かつロジック回路の消費電流の試験を可能とする半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、チップ１１上に、ロジック回路１３とマクロ１２が混載され、前記ロジック回路１３とマクロ１２に共通の電源が供給される。マクロ１２は、直流電流を消費する直流電流消費回路を備えている。この直流電流消費回路は、マクロを動作させない停止モードにおいて停止信号に応答して直流電流を停止する。また、停止信号に応答して直流電流消費回路に流れる直流電流を、直流電流消費回路に含まれる第一のスイッチ回路で遮断して消費電流を低減する。なお、この第一のスイッチ回路は、前記内部電源発生回路内の内部電源を検出する回路の出力端子と、前記外部電源の第一電源との間に接続される。さらに、直流電流消費回路は、内部電源発生回路の出力端子と外部電源の第二電源との間に接続され、停止信号に応答して内部電源発生回路の出力端子と第二電源とを接続する第二のスイッチ回路を含む。
【００２１】
【発明の実施の形態】
（第一の実施の形態）
図２〜図６は、第一の実施の形態を示す。前記従来例と同一構成部分は同一符号を付してその説明を省略する。
【００２２】
図２に示すチップ１１は、メモリマクロとして搭載されるメモリ回路１２と、ロジック回路１３とが混載されている。
前記チップ１１の周辺部には、多数の外部端子１４が形成され、そのいずれか一つの外部端子１４ａから前記メモリ回路１２に内部電源生成回路の動作を停止させて、メモリ回路１２の消費電流を低減させるための停止信号ＰＣが入力される。
【００２３】
また、前記メモリ回路１２及びロジック回路１３には、共通のいずれかの外部端子１４から共通の電源が供給される。
前記停止信号ＰＣは、各内部電源生成回路に入力され、例えば図３に示すように、基板電位発生回路１５の基板電位検出回路１６では、電源ＶDDと抵抗Ｒ１との間にＰチャネルＭＯＳトランジスタＴr2が介在され、そのトランジスタＴr2のゲートに前記停止信号ＰＣが入力される。
【００２４】
また、トランジスタＴr1と並列にＮチャネルＭＯＳトランジスタＴr2aが接続され、そのトランジスタＴr2aのゲートに前記停止信号ＰＣが入力される。
メモリ回路１２を動作させる通常モードでは、Ｌレベルの停止信号ＰＣが入力され、メモリ回路１２を動作させない停止モードでは、Ｈレベルの停止信号ＰＣが入力される。
【００２５】
そして、Ｌレベルの停止信号ＰＣが入力されると、基板電位検出回路１６のトランジスタＴr2がオンされて、トランジスタＴr2から抵抗Ｒ１を介してトランジスタＴr1にドレイン電流が流れて基板電位発生回路１５が活性化され、所定の基板電位ＶBBが生成される。
【００２６】
また、Ｈレベルの停止信号ＰＣが入力されると、基板電位検出回路１６のトランジスタＴr2がオフされるとともに、トランジスタＴr2aがオンされる。すると、基板電位検出回路１６でのＤＣ電流が遮断されるとともに、インバータ回路７ｂの出力信号はＬレベルとなって、基板電位発生回路１５が不活性化される。
【００２７】
なお、この実施の形態の基板電位発生回路１５は、前記トランジスタＴr2，Ｔr2aを除いて、前記従来例の基板電位発生回路３と同様である。
また、図４に示すように、前記停止信号ＰＣは、メモリ回路１２の動作を停止させるためのコマンド信号ＣＭを外部から入力し、そのコマンド信号ＣＭに基づいてコマンドデコーダ１６ａから前記トランジスタＴr2のゲートに出力する構成としてもよい。このコマンドデコーダ１６ａは、メモリ回路１２内に形成してもよい。
【００２８】
図５に示すように、前記停止信号ＰＣは、バッファ回路１７ａを介してＮチャネルＭＯＳトランジスタＴr3のゲートに入力される。前記トランジスタＴr3のソースは電源Ｖssに接続され、ドレインはチップ基板２０上のＰ型拡散領域１８に接続されている。なお、前記Ｐ型拡散領域１８の周囲にはＮ型拡散領域１９が形成されている。
【００２９】
前記バッファ回路１７ａは、低電位側電源として基板電位ＶBBが供給され、Ｌレベルの停止信号ＰＣが入力されている時は、基板電位ＶBBレベルの信号を出力して、トランジスタＴr3を確実にオフさせるレベルシフト機能を備えている。
【００３０】
上記のように構成されたチップ１１では、基板電位検出回路１６のトランジスタＴr2にＨレベルの停止信号ＰＣを入力すると、トランジスタＴr2がオフされる。
【００３１】
すると、ノードＮ１はＬレベルとなって、基板電位検出回路１６の出力信号はＬレベルとなり、発振回路５の発振動作は停止して、基板電位発生回路１５の動作は停止する。
【００３２】
この結果、基板電位検出回路１６でのトランジスタＴr2，Ｔr1のドレイン電流は遮断され、発振回路５のスイッチング電流も遮断される。
基板電位発生回路１５の動作が停止すると、基板電位ＶBBが不安定となる。すなわち、図６に模式的に示すように、停止信号ＰＣにより基板電位発生回路３の動作を停止させると、ポンピング回路６はスイッチが開いた状態となる。
【００３３】
この状態で基板２０のＰ型拡散領域１８に正電位のノイズＮが侵入して、Ｐ型拡散領域１８とＮ型拡散領域１９との間のＰＮ接合部にそのしきい値を超える電圧が印加されると、その接合部に大きなノイズ電流Ｉａが流れ、そのノイズ電流がメモリ回路１あるいはロジック回路２のラッチアップ動作等の不具合の原因となる。
【００３４】
しかし、この実施の形態では、図５に示すように、Ｈレベルの停止信号ＰＣに基づいて、基板電位発生回路１５の動作が停止した状態でＰ型拡散領域１８にノイズＮが侵入しても、トランジスタＴr3がオンされているので、ノイズ電流ＩｂはトランジスタＴr3のドレイン電流として電源Ｖssに吸収される。また、基板電位ＶBBは電源Ｖssに固定されて、安定化される。
【００３５】
上記のように構成された半導体装置では、次に示す作用効果を得ることができる。
（１）メモリ回路１２の基板電位発生回路１５に停止信号ＰＣを入力すると、基板電位発生回路１５で消費されるＤＣ電流を遮断することができるので、メモリ回路１２の消費電流を低減することができる。
【００３６】
（２）基板電位発生回路１５で消費されるＤＣ電流を遮断することにより、ロジック回路１３の非動作時のＤＣ電流の試験、動作時の動作電流の試験等を行うことができる。
【００３７】
（３）メモリ回路１２の電源を遮断することなく、基板電位発生回路１５で消費されるＤＣ電流を遮断することができるので、電源の遮断にともなうラッチアップ動作等の不具合を未然に防止することができる。
【００３８】
（４）外部端子１４ａから停止信号ＰＣを基板電位発生回路１５に入力することにより、メモリ回路１２で消費されるＤＣ電流を遮断することができるので、使用者がメモリ回路１２の消費電流の低減して、ロジック回路１３の電流試験を可能とする停止モードを任意に選択することができる。
【００３９】
（５）基板電位発生回路１５の動作を停止させた時、基板電位ＶBBを電源Ｖssレベルに固定することができるので、ノイズＮによるメモリ回路１２及びロジック回路１３の誤動作を防止することができる。
（第二の実施の形態）
前記第一の実施の形態では、基板電位発生回路１５に停止信号ＰＣを入力して、基板電位発生回路１５で消費されるＤＣ電流を遮断する構成としたが、前記メモリ回路１２で生成される内部電源は基板電位ＶBBだけではなく、昇圧電源Ｖpp、降圧電源ＶII、プリチャージ電源ＶCP等がある。
【００４０】
これらの電源Ｖpp，ＶII，ＶCPは、図７に示すように、それぞれＶpp発生回路２１、ＶII発生回路２２、ＶCP発生回路２３で生成され、各発生回路２１，２２，２３は、前記基板電位発生回路１５と同様な構成である。
【００４１】
前記Ｖpp発生回路２１は、例えば３Ｖの電源Ｖccに対し５Ｖの電源電圧を生成し、前記ＶII発生回路２２は、３Ｖの電源Ｖccに対し２Ｖの電源電圧を生成し、前記ＶCP発生回路２３は、３Ｖの電源Ｖccに対し１．５Ｖの電源電圧を生成するように構成される。
【００４２】
この実施の形態は、各発生回路２１，２２，２３も基板電位発生回路１５と同様に、停止信号ＰＣに基づいてその動作を停止し、かつ停止時の電位を電源Ｖccあるいは電源Ｖssに固定するものである。
【００４３】
すなわち、前記外部端子１４ａに入力される停止信号ＰＣは、バッファ回路１７ｂを介してＶpp発生回路２１、ＶII発生回路２２、ＶCP発生回路２３及びＶBB発生回路１５に入力される。
【００４４】
また、バッファ回路１７ｂの出力信号は、バッファ回路１７ｃ〜１７ｆに入力され、各バッファ回路１７ｃ〜１７ｆの出力信号は、スイッチとして動作するトランジスタＴr4〜Ｔr7のゲートに入力される。
【００４５】
前記Ｖpp発生回路２１の出力端子は、前記トランジスタＴr4を介して電源Ｖccに接続され、前記ＶII発生回路２２の出力端子は、トランジスタＴr5を介して電源Ｖccに接続される。
【００４６】
前記ＶCP発生回路２３の出力端子は、トランジスタＴr6を介して電源Ｖssに接続され、前記ＶBB発生回路１５は、前記第一の実施の形態と同様に、トランジスタＴr7を介して電源Ｖssに接続される。
【００４７】
そして、外部端子１４ａにＨレベルの停止信号ＰＣが入力されると、各発生回路２１，２２，２３，１５の動作が停止され、各バッファ回路１７ｂ〜１７ｆを介してトランジスタＴr4〜Ｔr7がオンされる。
【００４８】
すると、Ｖpp発生回路２１及びＶII発生回路２２の出力端子は、電源Ｖccレベルに固定され、ＶCP発生回路２３及びＶBB発生回路１５の出力端子は、電源Ｖssレベルに固定される。なお、各バッファ回路１７ｃ〜１７ｆは、前記第一の実施の形態のバッファ回路１７ａと同様に、Ｌレベルの停止信号ＰＣが入力されたとき、各トランジスタＴr4〜Ｔr7を確実にオフさせるレベルシフト機能を備えている。
【００４９】
このように構成されたメモリ回路１２では、各発生回路２１，２２，２３，１５について、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
前記メモリ回路１２において、通常動作時にＤＣ電流を消費する回路として、前記内部電源発生回路の他に、図８に示す基準電位発生回路がある。
【００５０】
この基準電位発生回路は、ＰチャネルＭＯＳトランジスタＴr8，Ｔr9のソースに電源Ｖccが供給され、両トランジスタＴr8，Ｔr9のゲートは互いに接続されるとともに、トランジスタＴr9のドレインに接続される。
【００５１】
前記トランジスタＴr8のドレインは、ＮチャネルＭＯＳトランジスタＴr10のドレインに接続されるとともに、同トランジスタＴr10及びＮチャネルＭＯＳトランジスタＴr11のゲートに接続される。
【００５２】
前記トランジスタＴr9のドレインは、前記トランジスタＴr11のドレインに接続される。前記トランジスタＴr10，Ｔr11のソースは、電源Ｖssに接続される。
前記トランジスタＴr9には、ＰチャネルＭＯＳトランジスタトランジスタＴr12が並列に接続され、同トランジスタＴr12のゲートには、前記停止信号ＰＣバーが入力される。
【００５３】
前記トランジスタＴr10には、ＮチャネルＭＯＳトランジスタＴr13が並列に接続され、同トランジスタＴr13のゲートには、前記停止信号ＰＣが入力される。
このように構成された基準電位発生回路では、Ｌレベルの停止信号ＰＣが入力されている状態で、電源Ｖcc及び電源Ｖssが供給されると、各トランジスタＴr8〜Ｔr11がオンされ、トランジスタＴr8〜Ｔr11のオン抵抗に基づいて、トランジスタＴr8，Ｔr10のドレインであるノードＮ２から所定の基準電位Ｖrefが出力される。
【００５４】
このような動作時には、トランジスタＴr8，Ｔr10にドレイン電流が流れ、トランジスタＴr9，Ｔr11にドレイン電流が流れることから、所定のＤＣ電流を消費している。
【００５５】
Ｈレベルの停止信号ＰＣが入力されると、トランジスタＴr12，Ｔr13がオンされる。すると、トランジスタＴr8，Ｔr9のゲート電位は、ほぼ電源Ｖccレベルとなって、同トランジスタＴr8，Ｔr9がオフされるとともに、トランジスタＴr10，Ｔr11のゲート電位はほぼ電源ＶssレベルとなってトランジスタＴr10，Ｔr11がオフされる。この結果、基準電位発生回路は停止モードとなってその動作を停止し、ＤＣ電流が遮断される。
【００５６】
ところが、このような基準電位発生回路では、停止信号ＰＣがＨレベルからＬレベルに切り換えられて、停止モードから通常モードに移行しても、正常に動作しない。
【００５７】
すなわち、トランジスタＴr12，Ｔr13がオン状態からオフ状態に切り替わっても、トランジスタＴr8〜Ｔr11はオフ状態に維持され、所定の基準電圧Ｖrefを出力することができない。
【００５８】
従って、この基準電位発生回路の停止モードを解除するためには、電源Ｖcc及び電源Ｖssを一旦遮断した後、再投入する必要があり、不便である。
そこで、この実施の形態では電源を再投入することなく、停止モードから通常モードに移行可能とした基準電圧発生回路を具体化した。図９にその一例を示す。
【００５９】
図９に示す基準電圧発生回路は、図８に示す基準電圧発生回路のトランジスタＴr11にＮチャネルＭＯＳトランジスタＴr14を並列に接続し、同トランジスタＴr14のゲートに起動信号ＰＵを入力する構成したものである。
【００６０】
前記起動信号ＰＵを前記停止信号ＰＣに基づいて生成する起動信号生成回路２４を図１０（ａ）に示す。
すなわち、起動信号生成回路２４は前記停止信号ＰＣが４段のインバータ回路７ｄを介してＡＮＤ回路２５に入力される。また、前記停止信号ＰＣは１段のインバータ回路７ｅを介して前記ＡＮＤ回路２５に入力される。そして、前記ＡＮＤ回路２５から前記起動信号ＰＵが出力される。
【００６１】
このように構成された起動信号生成回路２４では、図１０（ｂ）に示すように、停止信号ＰＣがＨレベルからＬレベルに立ち下がる時、インバータ回路７ｄと同７ｅの動作遅延時間の差に相当するパルス幅でＨレベルとなる起動信号ＰＵを出力する。また、これ以外の場合には、起動信号ＰＵはＬレベルに維持される。
【００６２】
上記のような起動信号ＰＵが入力される基準電圧発生回路では、停止信号ＰＣがＨレベルからＬレベルに立ち下がって、停止モードから通常モードに移行すると、トランジスタＴr14に所定時間に限りＨレベルとなる起動信号ＰＵが入力される。
【００６３】
すると、トランジスタＴr14がオンされて、トランジスタＴr8，Ｔr9がオンされ、これにともなってトランジスタＴr10，Ｔr11がオンされて起動され、基準電圧Ｖrefが出力される。
【００６４】
従って、このように構成された基準電圧発生回路では、停止モードから通常モードに移行するとき、電源Ｖcc及び電源Ｖssを再投入することなく、自動的に再起動することができる。
（第四の実施の形態）
図１１は、メモリ回路１２に搭載されるデータ転送回路の従来例を示す。このデータ転送回路は、入力信号ＩＮが転送ゲート２６ａを介してラッチ回路２７ａに入力され、そのラッチ回路２７ａの出力信号が転送ゲート２６ｂを介してラッチ回路２７ｂに入力され、ラッチ回路２７ｂから出力信号ＯＵＴが出力される。
【００６５】
クロック信号φは、前記転送ゲート２６ａのＰチャネル側ゲート及び転送ゲート２６ｂのＮチャネル側ゲートに入力される。また、クロック信号φバーは、前記転送ゲート２６ａのＮチャネル側ゲート及び転送ゲート２６ｂのＰチャネル側ゲートに入力される。
【００６６】
前記ラッチ回路２７ｂの入力端子は、ＮチャネルＭＯＳトランジスタＴr15を介して電源Ｖssに接続され、そのトランジスタＴr15のゲートにはリセット信号ＲＳＴが入力される。
【００６７】
電源Ｖcc及び電源Ｖssの投入時に、前記リセット信号ＲＳＴを生成するパワーオンリセット回路を図１２（ａ）に示す。
電源Ｖccと電源Ｖssとの間には、抵抗Ｒ２，Ｒ３及びＮチャネルＭＯＳトランジスタＴr18 が直列に接続され、同抵抗Ｒ２，Ｒ３間のノードＮ３は、ＮチャネルＭＯＳトランジスタＴr16のゲートに接続される。
【００６８】
前記トランジスタＴr16のドレインであるノードＮ４は抵抗Ｒ４を介して電源Ｖccに接続され、ソースはＮチャネルＭＯＳトランジスタＴr19を介して電源Ｖssに接続される。
【００６９】
前記トランジスタＴr18 ，Ｔr19のゲートには、前記停止信号ＰＣバーが入力されている。
前記ノードＮ４はインバータ回路７ｆの入力端子に接続され、そのインバータ回路７ｆの出力信号がインバータ回路７ｇを介してリセット信号ＲＳＴとして出力される。
【００７０】
このように構成されたパワーオンリセット回路は、停止信号ＰＣバーがＨレベルとなる通常モードでは、図１２（ｂ）に示すように、電源Ｖcc及び電源Ｖssの投入に基づいて、電源Ｖccレベルの上昇とともに、ノードＮ３，Ｎ４の電位が徐々に上昇し、リセット信号ＲＳＴも徐々に上昇する。
【００７１】
ノードＮ３と電源Ｖssの電位差がトランジスタＴr16のしきい値を超えると、トランジスタＴr16がオンされ、ノードＮ４がほぼ電源Ｖssレベルとなる。すると、リセット信号ＲＳＴは直ちにＬレベルとなる。
【００７２】
このような動作により、パワーオンリセット回路から出力されるリセット信号ＲＳＴは、電源Ｖcc及び電源Ｖssの投入時に、電源Ｖccの上昇とともに上昇し、ＮチャネルＭＯＳトランジスタのしきい値を超える程度まで上昇した後、Ｌレベルに立ち下がるパルス信号として出力される。
【００７３】
また、上記パワーオンリセット回路は、Ｈレベルの停止信号ＰＣが入力される停止モードでは、停止信号ＰＣバーがＬレベルとなって、トランジスタＴr18 ，Ｔr19がオフされる。
【００７４】
すると、抵抗Ｒ２，Ｒ３に流れるＤＣ電流及び抵抗Ｒ４からトランジスタＴr16に流れるＤＣ電流が遮断される。
そして、ノードＮ３，Ｎ４は電源Ｖccレベルとなり、リセット信号ＲＳＴはＨレベルとなるが、停止モードにおいてリセット信号ＲＳＴがＨレベルとなっても、メモリ回路１２の動作には支障がない。
【００７５】
前記データ転送回路では、入力信号ＩＮがクロック信号φ，φバーの反転にともなってラッチ回路２７ａ，２７ｂに順次転送され、ラッチ回路２７ｂから出力信号ＯＵＴとして出力される。
【００７６】
また、電源の投入時には、前記リセット信号ＲＳＴにより、トランジスタＴr15が一時的にオンされ、出力信号ＯＵＴがＨレベルにリセットされる。
ところが、このようなデータ転送回路において、通常モードから停止モードとなると、クロック信号φがＬレベル、同φバーがＨレベルに固定される。
【００７７】
すると、転送ゲート２６ａは導通状態、転送ゲート２６ｂは不導通状態に固定され、ラッチ回路２７ａには、停止モードに切り替わる直前の入力信号ＩＮがラッチされた状態となる。
【００７８】
次いで、停止モードから通常モードに復帰した場合には、クロック信号φ，φバーの反転動作に基づいて、ラッチ回路２７ａのラッチデータが転送ゲート２６ｂ及びラッチ回路２７ｂを介して出力信号ＯＵＴとして出力される。
【００７９】
従って、停止モードから通常モードに切り替わるとき、このデータ転送回路から出力される出力信号ＯＵＴは不定となり、後段の回路を誤動作させるおそれがある。
【００８０】
そこで、この実施の形態では、上記不具合を解決するために図１３に示すデータ転送回路２８を具体化した。
すなわち、図１３に示すデータ転送回路２８は、図１１に示すデータ転送回路のトランジスタＴr15にＮチャネルＭＯＳトランジスタＴr17を並列に接続し、同トランジスタＴr17 のゲートに前記起動信号ＰＵを入力する構成とした。
【００８１】
このようなデータ転送回路２８では、停止モードから通常モードに切り替わった時、起動信号ＰＵに基づいてトランジスタＴr17が一時的にオンされ、ラッチ回路２７ｂの出力信号ＯＵＴがＨレベルにリセットされる。
【００８２】
従って、停止モードから通常モードに切り替わる時、出力信号ＯＵＴをＨレベルにリセットすることができるので、後段の回路の誤動作を確実に防止することができる。
（第五の実施の形態）
図１４は、第五の実施の形態を示す。この実施の形態は、前記パワーオンリセット回路で生成されるリセット信号ＲＳＴと前記起動信号生成回路２４で生成される起動信号ＰＵとを論理合成する回路を具体化したものである。
【００８３】
すなわち、図１２（ａ）に示すパワーオンリセット回路で生成されるリセット信号ＲＳＴがＮＯＲ回路２９に入力され、そのＮＯＲ回路２９には前記起動信号生成回路２４で生成される起動信号ＰＵが入力される。そして、ＮＯＲ回路２９の出力信号がインバータ回路７ｈを介して合成リセット信号ＲＳＴＳとして出力される。
【００８４】
すると、合成リセット信号ＲＳＴＳは、リセット信号ＲＳＴと起動信号ＰＵの少なくともいずれかがＨレベルとなった時、Ｈレベルとなる。
このような合成リセット信号ＲＳＴＳを生成して、図１１に示すデータ転送回路のトランジスタＴr15のゲートに入力すると、電源Ｖcc及び電源Ｖssの投入時と、停止モードから通常モードへの切り替わり時にラッチ回路２７ｂの出力信号ＯＵＴをＨレベルにリセットすることができる。
【００８５】
従って、合成リセット信号ＲＳＴＳを使用することにより、図１３に示すデータ転送回路２８のトランジスタＴr17及び同トランジスタＴr17のゲートに起動信号ＰＵを入力するための配線が不要となる。
【００８６】
この結果、多数のデータ転送回路を備えるメモリ回路１２の素子数及び配線数を削減することができる。
また、図１５に示すように、前記ＮＯＲ回路２９に前記外部端子１４ａから入力される停止信号ＰＣを入力しても同様な作用効果を得ることができる。
【００８７】
上記実施の形態から把握できるぜ請求項以外の技術思想を以下に述べる。
（１）請求項１乃至５のいずれかにおいて、前記マクロは、メモリマクロで構成し、前記停止信号は、前記メモリマクロの基板電位発生回路の基板電位検出回路で消費される直流電流を遮断する前記第一のスイッチ回路を制御可能とした。
【００８８】
（２）請求項１乃至５及び上記（１）のいずれかにおいて、前記マクロには、通常モードでは直流電流を流すことにより、電源電圧を分圧した基準電圧を生成する基準電圧発生回路と、前記停止モードでは、前記停止信号に基づいて前記基準電圧発生回路の直流電流を遮断して該基準電圧発生回路を不活性化する第三のスイッチ回路と、前記停止モードから通常モードへの移行時には、前記停止信号の切り替わりに基づいて起動信号を生成する起動信号生成回路と、前記起動信号に基づいて前記基準電圧発生回路に直流電流を流して、該基準電圧発生回路を起動する第四のスイッチ回路とを備えた。
【００８９】
（３）請求項１乃至５及び上記（１）のいずれかにおいて、前記マクロには、通常モードではクロック信号に基づいて入力信号を複数のラッチ回路で順次転送するデータ転送回路と、リセット信号の入力に基づいて、前記データ転送回路の出力信号をリセットする第一のリセット回路と、電源の投入時には、前記リセット信号を生成するパワーオンリセット回路と、前記停止モードから通常モードへの移行時には、前記停止信号の切り替わりに基づいて起動信号を生成する起動信号生成回路と、前記起動信号に基づいて前記データ転送回路の出力信号をリセットする第二のリセット回路とを備えた。
【００９０】
（４）上記（３）において、前記第一及び第二のリセット回路を共通のリセット回路とし、前記起動信号と前記リセット信号の論理和信号で該リセット回路を動作させる。
【００９１】
（５）上記（３）において、前記第一及び第二のリセット回路を共通のリセット回路とし、前記停止信号と前記リセット信号の論理合成信号で該リセット回路を動作させる。
【００９２】
（６）請求項１乃至５において、前記停止信号を外部端子から前記マクロに入力して、前記マクロの直流電流を遮断することにより、前記外部端子を前記ロジック回路の電流試験を行うための端子として使用可能とした。
【００９３】
【発明の効果】
以上詳述したように、この発明はロジック回路とその他のマクロが混載された半導体装置において、消費電力の低減を図りながら、安定した動作を確保し、かつロジック回路の消費電流の試験を可能とする半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態の半導体装置を示す概略図である。
【図３】 基板電位発生回路を示す回路図である。
【図４】 基板電位発生回路の別例を示す回路図である。
【図５】 基板にノイズが侵入した場合の動作を示す説明図である。
【図６】 基板にノイズが侵入した場合の動作を示す説明図である。
【図７】 第二の実施の形態を示す概略図である。
【図８】 第三の実施の形態の基準電圧発生回路の従来例を示す回路図である。
【図９】 第三の実施の形態の基準電圧発生回路を示す回路図である。
【図１０】 起動信号生成回路を示す回路図である。
【図１１】 第四の実施の形態のデータ転送回路の従来例を示す回路図である。
【図１２】 パワーオンリセット回路を示す回路図である。
【図１３】 第四の実施の形態のデータ転送回路を示す回路図である。
【図１４】 第五の実施の形態を示す回路図である。
【図１５】 第五の実施の形態を示す回路図である。
【図１６】 従来の半導体装置を示す概略図である。
【図１７】 従来の基板電位発生回路を示す回路図である。
【符号の説明】
１１ チップ
１２ マクロ（メモリ回路）
１３ ロジック回路
１４ａ 外部端子
ＰＣ 停止信号
【発明の属する技術分野】
この発明は、ロジック回路と、該ロジック回路より消費電力の大きいメモリ回路等のマクロが混載される半導体装置に関するものである。
【０００２】
近年のメモリデバイスには、メモリ以外のロジック回路が同一チップ上に混載されたものがある。このようなデバイスでは、メモリとロジック回路とを混載する故に、メモリ回路の消費電力の低減と、メモリ回路及びロジック回路の安定した動作とを両立させることが難しくなっている。そこで、このような半導体装置において、消費電力の低減と動作の安定化及び確実な動作試験の実施が必要となっている。
【０００３】
【従来の技術】
図１６に示すチップには、メモリマクロとして搭載されるメモリ回路１とロジック回路２とが混載され、そのメモリ回路１とロジック回路２には共通の外部電源が供給されている。
【０００４】
前記メモリ回路１では、種々の内部電源をそれぞれ内部電源発生回路で生成して使用している。内部電源生成回路の一つである基板電位発生回路を図１７に示す。
【０００５】
基板電位発生回路３は、基板電位検出回路４と、発振回路５と、ポンピング回路６とから構成される。
前記基板電位検出回路４は、電源Ｖccが抵抗Ｒ１を介してＰチャネルＭＯＳトランジスタＴr1のソースに供給され、同トランジスタＴr1のドレインは電源Ｖssに接続される。
【０００６】
前記トランジスタＴr1のゲートには、基板電位ＶBBが供給され、同トランジスタＴr1のソースであるノードＮ１はインバータ回路７ａの入力端子に接続されている。前記インバータ回路７ａの出力信号は、インバータ回路７ｂを介して前記発振回路５に出力される。
【０００７】
従って、基板電位検出回路４では基板電位ＶBBの上昇にともなってトランジスタＴr1のドレイン電流が減少し、そのドレイン電流の減少にともなってノードＮ１の電位が上昇する。
【０００８】
そして、ノードＮ１の電位がインバータ回路７ａのしきい値以下であれば、インバータ回路７ｂの出力信号はＬレベルとなり、ノードＮ１の電位がインバータ回路７ａのしきい値以上であれば、インバータ回路７ｂの出力信号はＨレベルとなる。
【０００９】
前記基板電位検出回路４の出力信号は、ＮＡＮＤ回路８ａに入力され、そのＮＡＮＤ回路８ａの出力信号は、偶数段のインバータ回路７ｃを介して前記ポンピング回路６に出力される。また、インバータ回路７ｃの出力信号は、ＮＡＮＤ回路８ａに入力される。
【００１０】
このような発振回路５では、基板電位検出回路４の出力信号がＬレベルであれば、インバータ回路７ｃの出力信号は発振することなくＨレベルに固定される。また、基板電位検出回路４の出力信号がＬレベルからＨレベルに切り替わると、発振回路５の出力信号がＮＡＮＤ回路８ａ及びインバータ回路７ｃの動作遅延時間に基づいて、所定の周波数で発振する。
【００１１】
前記ポンピング回路６は、前記発振回路５の出力信号が容量９の入力端子に入力され、その容量９の出力端子はダイオード１０ａのアノード及びダイオード１０ｂのカソードに接続されている。
【００１２】
前記ダイオード１０ａのカソードは電源Ｖssに接続され、前記ダイオード１０ｂのアノードから基板電位ＶBBが出力される。
このようなポンピング回路６では、発振回路５から出力される発振信号に基づいて、容量９の入力端子電位が昇降すると、容量９の容量結合に基づいて、容量９の出力端子電位が昇降し、その昇降動作に基づいて基板電位ＶBBを低下させるように動作する。
【００１３】
このような動作により、基板電位発生回路３では基板電位検出回路４のトランジスタＴr1に常時流れるドレイン電流によりＤＣ電流を消費し、このような基板電位発生発生回路３を複数備えるメモリ回路１では、ロジック回路２に比して消費電流が大きくなっている。
【００１４】
【発明が解決しようとする課題】
上記のような半導体装置では、メモリ回路１に搭載される基板電位発生回路３等の内部電源生成回路が常時動作しているため、その消費電力が大きく、チップ全体の消費電流を増大させている。
【００１５】
そこで、メモリ回路１の不使用時には、メモリ回路１への電源の供給を遮断すれば、消費電力を低減することはできるが、メモリ回路１と共通の電源配線でロジック回路２に電源を供給している場合には、メモリ回路１のみ電源を遮断することはできない。
【００１６】
また、メモリ回路１とロジック回路２に電源が別々に供給されている場合には、メモリ回路１の電源のみを遮断することはできるが、電源遮断時にチップ内に生じる電源電位差により、ハングアップ動作あるいはラッチアップ動作等の誤動作が生じたり、メモリ回路１あるいはロジック回路２の破壊等の不具合が生じるおそれがある。
【００１７】
一方、メモリ回路１の消費電流は、ロジック回路２の消費電流に比べて格段に大きいため、メモリ回路１が活性化されている状態では、ロジック回路２の動作電流が正常であるか否かの試験を行うことはできないという問題点がある。
【００１８】
この発明の目的は、ロジック回路とその他のマクロが混載された半導体装置において、消費電力の低減を図りながら、安定した動作を確保し、かつロジック回路の消費電流の試験を可能とする半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、チップ１１上に、ロジック回路１３とマクロ１２が混載され、前記ロジック回路１３とマクロ１２に共通の電源が供給される。マクロ１２は、直流電流を消費する直流電流消費回路を備えている。この直流電流消費回路は、マクロを動作させない停止モードにおいて停止信号に応答して直流電流を停止する。また、停止信号に応答して直流電流消費回路に流れる直流電流を、直流電流消費回路に含まれる第一のスイッチ回路で遮断して消費電流を低減する。なお、この第一のスイッチ回路は、前記内部電源発生回路内の内部電源を検出する回路の出力端子と、前記外部電源の第一電源との間に接続される。さらに、直流電流消費回路は、内部電源発生回路の出力端子と外部電源の第二電源との間に接続され、停止信号に応答して内部電源発生回路の出力端子と第二電源とを接続する第二のスイッチ回路を含む。
【００２１】
【発明の実施の形態】
（第一の実施の形態）
図２〜図６は、第一の実施の形態を示す。前記従来例と同一構成部分は同一符号を付してその説明を省略する。
【００２２】
図２に示すチップ１１は、メモリマクロとして搭載されるメモリ回路１２と、ロジック回路１３とが混載されている。
前記チップ１１の周辺部には、多数の外部端子１４が形成され、そのいずれか一つの外部端子１４ａから前記メモリ回路１２に内部電源生成回路の動作を停止させて、メモリ回路１２の消費電流を低減させるための停止信号ＰＣが入力される。
【００２３】
また、前記メモリ回路１２及びロジック回路１３には、共通のいずれかの外部端子１４から共通の電源が供給される。
前記停止信号ＰＣは、各内部電源生成回路に入力され、例えば図３に示すように、基板電位発生回路１５の基板電位検出回路１６では、電源ＶDDと抵抗Ｒ１との間にＰチャネルＭＯＳトランジスタＴr2が介在され、そのトランジスタＴr2のゲートに前記停止信号ＰＣが入力される。
【００２４】
また、トランジスタＴr1と並列にＮチャネルＭＯＳトランジスタＴr2aが接続され、そのトランジスタＴr2aのゲートに前記停止信号ＰＣが入力される。
メモリ回路１２を動作させる通常モードでは、Ｌレベルの停止信号ＰＣが入力され、メモリ回路１２を動作させない停止モードでは、Ｈレベルの停止信号ＰＣが入力される。
【００２５】
そして、Ｌレベルの停止信号ＰＣが入力されると、基板電位検出回路１６のトランジスタＴr2がオンされて、トランジスタＴr2から抵抗Ｒ１を介してトランジスタＴr1にドレイン電流が流れて基板電位発生回路１５が活性化され、所定の基板電位ＶBBが生成される。
【００２６】
また、Ｈレベルの停止信号ＰＣが入力されると、基板電位検出回路１６のトランジスタＴr2がオフされるとともに、トランジスタＴr2aがオンされる。すると、基板電位検出回路１６でのＤＣ電流が遮断されるとともに、インバータ回路７ｂの出力信号はＬレベルとなって、基板電位発生回路１５が不活性化される。
【００２７】
なお、この実施の形態の基板電位発生回路１５は、前記トランジスタＴr2，Ｔr2aを除いて、前記従来例の基板電位発生回路３と同様である。
また、図４に示すように、前記停止信号ＰＣは、メモリ回路１２の動作を停止させるためのコマンド信号ＣＭを外部から入力し、そのコマンド信号ＣＭに基づいてコマンドデコーダ１６ａから前記トランジスタＴr2のゲートに出力する構成としてもよい。このコマンドデコーダ１６ａは、メモリ回路１２内に形成してもよい。
【００２８】
図５に示すように、前記停止信号ＰＣは、バッファ回路１７ａを介してＮチャネルＭＯＳトランジスタＴr3のゲートに入力される。前記トランジスタＴr3のソースは電源Ｖssに接続され、ドレインはチップ基板２０上のＰ型拡散領域１８に接続されている。なお、前記Ｐ型拡散領域１８の周囲にはＮ型拡散領域１９が形成されている。
【００２９】
前記バッファ回路１７ａは、低電位側電源として基板電位ＶBBが供給され、Ｌレベルの停止信号ＰＣが入力されている時は、基板電位ＶBBレベルの信号を出力して、トランジスタＴr3を確実にオフさせるレベルシフト機能を備えている。
【００３０】
上記のように構成されたチップ１１では、基板電位検出回路１６のトランジスタＴr2にＨレベルの停止信号ＰＣを入力すると、トランジスタＴr2がオフされる。
【００３１】
すると、ノードＮ１はＬレベルとなって、基板電位検出回路１６の出力信号はＬレベルとなり、発振回路５の発振動作は停止して、基板電位発生回路１５の動作は停止する。
【００３２】
この結果、基板電位検出回路１６でのトランジスタＴr2，Ｔr1のドレイン電流は遮断され、発振回路５のスイッチング電流も遮断される。
基板電位発生回路１５の動作が停止すると、基板電位ＶBBが不安定となる。すなわち、図６に模式的に示すように、停止信号ＰＣにより基板電位発生回路３の動作を停止させると、ポンピング回路６はスイッチが開いた状態となる。
【００３３】
この状態で基板２０のＰ型拡散領域１８に正電位のノイズＮが侵入して、Ｐ型拡散領域１８とＮ型拡散領域１９との間のＰＮ接合部にそのしきい値を超える電圧が印加されると、その接合部に大きなノイズ電流Ｉａが流れ、そのノイズ電流がメモリ回路１あるいはロジック回路２のラッチアップ動作等の不具合の原因となる。
【００３４】
しかし、この実施の形態では、図５に示すように、Ｈレベルの停止信号ＰＣに基づいて、基板電位発生回路１５の動作が停止した状態でＰ型拡散領域１８にノイズＮが侵入しても、トランジスタＴr3がオンされているので、ノイズ電流ＩｂはトランジスタＴr3のドレイン電流として電源Ｖssに吸収される。また、基板電位ＶBBは電源Ｖssに固定されて、安定化される。
【００３５】
上記のように構成された半導体装置では、次に示す作用効果を得ることができる。
（１）メモリ回路１２の基板電位発生回路１５に停止信号ＰＣを入力すると、基板電位発生回路１５で消費されるＤＣ電流を遮断することができるので、メモリ回路１２の消費電流を低減することができる。
【００３６】
（２）基板電位発生回路１５で消費されるＤＣ電流を遮断することにより、ロジック回路１３の非動作時のＤＣ電流の試験、動作時の動作電流の試験等を行うことができる。
【００３７】
（３）メモリ回路１２の電源を遮断することなく、基板電位発生回路１５で消費されるＤＣ電流を遮断することができるので、電源の遮断にともなうラッチアップ動作等の不具合を未然に防止することができる。
【００３８】
（４）外部端子１４ａから停止信号ＰＣを基板電位発生回路１５に入力することにより、メモリ回路１２で消費されるＤＣ電流を遮断することができるので、使用者がメモリ回路１２の消費電流の低減して、ロジック回路１３の電流試験を可能とする停止モードを任意に選択することができる。
【００３９】
（５）基板電位発生回路１５の動作を停止させた時、基板電位ＶBBを電源Ｖssレベルに固定することができるので、ノイズＮによるメモリ回路１２及びロジック回路１３の誤動作を防止することができる。
（第二の実施の形態）
前記第一の実施の形態では、基板電位発生回路１５に停止信号ＰＣを入力して、基板電位発生回路１５で消費されるＤＣ電流を遮断する構成としたが、前記メモリ回路１２で生成される内部電源は基板電位ＶBBだけではなく、昇圧電源Ｖpp、降圧電源ＶII、プリチャージ電源ＶCP等がある。
【００４０】
これらの電源Ｖpp，ＶII，ＶCPは、図７に示すように、それぞれＶpp発生回路２１、ＶII発生回路２２、ＶCP発生回路２３で生成され、各発生回路２１，２２，２３は、前記基板電位発生回路１５と同様な構成である。
【００４１】
前記Ｖpp発生回路２１は、例えば３Ｖの電源Ｖccに対し５Ｖの電源電圧を生成し、前記ＶII発生回路２２は、３Ｖの電源Ｖccに対し２Ｖの電源電圧を生成し、前記ＶCP発生回路２３は、３Ｖの電源Ｖccに対し１．５Ｖの電源電圧を生成するように構成される。
【００４２】
この実施の形態は、各発生回路２１，２２，２３も基板電位発生回路１５と同様に、停止信号ＰＣに基づいてその動作を停止し、かつ停止時の電位を電源Ｖccあるいは電源Ｖssに固定するものである。
【００４３】
すなわち、前記外部端子１４ａに入力される停止信号ＰＣは、バッファ回路１７ｂを介してＶpp発生回路２１、ＶII発生回路２２、ＶCP発生回路２３及びＶBB発生回路１５に入力される。
【００４４】
また、バッファ回路１７ｂの出力信号は、バッファ回路１７ｃ〜１７ｆに入力され、各バッファ回路１７ｃ〜１７ｆの出力信号は、スイッチとして動作するトランジスタＴr4〜Ｔr7のゲートに入力される。
【００４５】
前記Ｖpp発生回路２１の出力端子は、前記トランジスタＴr4を介して電源Ｖccに接続され、前記ＶII発生回路２２の出力端子は、トランジスタＴr5を介して電源Ｖccに接続される。
【００４６】
前記ＶCP発生回路２３の出力端子は、トランジスタＴr6を介して電源Ｖssに接続され、前記ＶBB発生回路１５は、前記第一の実施の形態と同様に、トランジスタＴr7を介して電源Ｖssに接続される。
【００４７】
そして、外部端子１４ａにＨレベルの停止信号ＰＣが入力されると、各発生回路２１，２２，２３，１５の動作が停止され、各バッファ回路１７ｂ〜１７ｆを介してトランジスタＴr4〜Ｔr7がオンされる。
【００４８】
すると、Ｖpp発生回路２１及びＶII発生回路２２の出力端子は、電源Ｖccレベルに固定され、ＶCP発生回路２３及びＶBB発生回路１５の出力端子は、電源Ｖssレベルに固定される。なお、各バッファ回路１７ｃ〜１７ｆは、前記第一の実施の形態のバッファ回路１７ａと同様に、Ｌレベルの停止信号ＰＣが入力されたとき、各トランジスタＴr4〜Ｔr7を確実にオフさせるレベルシフト機能を備えている。
【００４９】
このように構成されたメモリ回路１２では、各発生回路２１，２２，２３，１５について、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
前記メモリ回路１２において、通常動作時にＤＣ電流を消費する回路として、前記内部電源発生回路の他に、図８に示す基準電位発生回路がある。
【００５０】
この基準電位発生回路は、ＰチャネルＭＯＳトランジスタＴr8，Ｔr9のソースに電源Ｖccが供給され、両トランジスタＴr8，Ｔr9のゲートは互いに接続されるとともに、トランジスタＴr9のドレインに接続される。
【００５１】
前記トランジスタＴr8のドレインは、ＮチャネルＭＯＳトランジスタＴr10のドレインに接続されるとともに、同トランジスタＴr10及びＮチャネルＭＯＳトランジスタＴr11のゲートに接続される。
【００５２】
前記トランジスタＴr9のドレインは、前記トランジスタＴr11のドレインに接続される。前記トランジスタＴr10，Ｔr11のソースは、電源Ｖssに接続される。
前記トランジスタＴr9には、ＰチャネルＭＯＳトランジスタトランジスタＴr12が並列に接続され、同トランジスタＴr12のゲートには、前記停止信号ＰＣバーが入力される。
【００５３】
前記トランジスタＴr10には、ＮチャネルＭＯＳトランジスタＴr13が並列に接続され、同トランジスタＴr13のゲートには、前記停止信号ＰＣが入力される。
このように構成された基準電位発生回路では、Ｌレベルの停止信号ＰＣが入力されている状態で、電源Ｖcc及び電源Ｖssが供給されると、各トランジスタＴr8〜Ｔr11がオンされ、トランジスタＴr8〜Ｔr11のオン抵抗に基づいて、トランジスタＴr8，Ｔr10のドレインであるノードＮ２から所定の基準電位Ｖrefが出力される。
【００５４】
このような動作時には、トランジスタＴr8，Ｔr10にドレイン電流が流れ、トランジスタＴr9，Ｔr11にドレイン電流が流れることから、所定のＤＣ電流を消費している。
【００５５】
Ｈレベルの停止信号ＰＣが入力されると、トランジスタＴr12，Ｔr13がオンされる。すると、トランジスタＴr8，Ｔr9のゲート電位は、ほぼ電源Ｖccレベルとなって、同トランジスタＴr8，Ｔr9がオフされるとともに、トランジスタＴr10，Ｔr11のゲート電位はほぼ電源ＶssレベルとなってトランジスタＴr10，Ｔr11がオフされる。この結果、基準電位発生回路は停止モードとなってその動作を停止し、ＤＣ電流が遮断される。
【００５６】
ところが、このような基準電位発生回路では、停止信号ＰＣがＨレベルからＬレベルに切り換えられて、停止モードから通常モードに移行しても、正常に動作しない。
【００５７】
すなわち、トランジスタＴr12，Ｔr13がオン状態からオフ状態に切り替わっても、トランジスタＴr8〜Ｔr11はオフ状態に維持され、所定の基準電圧Ｖrefを出力することができない。
【００５８】
従って、この基準電位発生回路の停止モードを解除するためには、電源Ｖcc及び電源Ｖssを一旦遮断した後、再投入する必要があり、不便である。
そこで、この実施の形態では電源を再投入することなく、停止モードから通常モードに移行可能とした基準電圧発生回路を具体化した。図９にその一例を示す。
【００５９】
図９に示す基準電圧発生回路は、図８に示す基準電圧発生回路のトランジスタＴr11にＮチャネルＭＯＳトランジスタＴr14を並列に接続し、同トランジスタＴr14のゲートに起動信号ＰＵを入力する構成したものである。
【００６０】
前記起動信号ＰＵを前記停止信号ＰＣに基づいて生成する起動信号生成回路２４を図１０（ａ）に示す。
すなわち、起動信号生成回路２４は前記停止信号ＰＣが４段のインバータ回路７ｄを介してＡＮＤ回路２５に入力される。また、前記停止信号ＰＣは１段のインバータ回路７ｅを介して前記ＡＮＤ回路２５に入力される。そして、前記ＡＮＤ回路２５から前記起動信号ＰＵが出力される。
【００６１】
このように構成された起動信号生成回路２４では、図１０（ｂ）に示すように、停止信号ＰＣがＨレベルからＬレベルに立ち下がる時、インバータ回路７ｄと同７ｅの動作遅延時間の差に相当するパルス幅でＨレベルとなる起動信号ＰＵを出力する。また、これ以外の場合には、起動信号ＰＵはＬレベルに維持される。
【００６２】
上記のような起動信号ＰＵが入力される基準電圧発生回路では、停止信号ＰＣがＨレベルからＬレベルに立ち下がって、停止モードから通常モードに移行すると、トランジスタＴr14に所定時間に限りＨレベルとなる起動信号ＰＵが入力される。
【００６３】
すると、トランジスタＴr14がオンされて、トランジスタＴr8，Ｔr9がオンされ、これにともなってトランジスタＴr10，Ｔr11がオンされて起動され、基準電圧Ｖrefが出力される。
【００６４】
従って、このように構成された基準電圧発生回路では、停止モードから通常モードに移行するとき、電源Ｖcc及び電源Ｖssを再投入することなく、自動的に再起動することができる。
（第四の実施の形態）
図１１は、メモリ回路１２に搭載されるデータ転送回路の従来例を示す。このデータ転送回路は、入力信号ＩＮが転送ゲート２６ａを介してラッチ回路２７ａに入力され、そのラッチ回路２７ａの出力信号が転送ゲート２６ｂを介してラッチ回路２７ｂに入力され、ラッチ回路２７ｂから出力信号ＯＵＴが出力される。
【００６５】
クロック信号φは、前記転送ゲート２６ａのＰチャネル側ゲート及び転送ゲート２６ｂのＮチャネル側ゲートに入力される。また、クロック信号φバーは、前記転送ゲート２６ａのＮチャネル側ゲート及び転送ゲート２６ｂのＰチャネル側ゲートに入力される。
【００６６】
前記ラッチ回路２７ｂの入力端子は、ＮチャネルＭＯＳトランジスタＴr15を介して電源Ｖssに接続され、そのトランジスタＴr15のゲートにはリセット信号ＲＳＴが入力される。
【００６７】
電源Ｖcc及び電源Ｖssの投入時に、前記リセット信号ＲＳＴを生成するパワーオンリセット回路を図１２（ａ）に示す。
電源Ｖccと電源Ｖssとの間には、抵抗Ｒ２，Ｒ３及びＮチャネルＭＯＳトランジスタＴr18 が直列に接続され、同抵抗Ｒ２，Ｒ３間のノードＮ３は、ＮチャネルＭＯＳトランジスタＴr16のゲートに接続される。
【００６８】
前記トランジスタＴr16のドレインであるノードＮ４は抵抗Ｒ４を介して電源Ｖccに接続され、ソースはＮチャネルＭＯＳトランジスタＴr19を介して電源Ｖssに接続される。
【００６９】
前記トランジスタＴr18 ，Ｔr19のゲートには、前記停止信号ＰＣバーが入力されている。
前記ノードＮ４はインバータ回路７ｆの入力端子に接続され、そのインバータ回路７ｆの出力信号がインバータ回路７ｇを介してリセット信号ＲＳＴとして出力される。
【００７０】
このように構成されたパワーオンリセット回路は、停止信号ＰＣバーがＨレベルとなる通常モードでは、図１２（ｂ）に示すように、電源Ｖcc及び電源Ｖssの投入に基づいて、電源Ｖccレベルの上昇とともに、ノードＮ３，Ｎ４の電位が徐々に上昇し、リセット信号ＲＳＴも徐々に上昇する。
【００７１】
ノードＮ３と電源Ｖssの電位差がトランジスタＴr16のしきい値を超えると、トランジスタＴr16がオンされ、ノードＮ４がほぼ電源Ｖssレベルとなる。すると、リセット信号ＲＳＴは直ちにＬレベルとなる。
【００７２】
このような動作により、パワーオンリセット回路から出力されるリセット信号ＲＳＴは、電源Ｖcc及び電源Ｖssの投入時に、電源Ｖccの上昇とともに上昇し、ＮチャネルＭＯＳトランジスタのしきい値を超える程度まで上昇した後、Ｌレベルに立ち下がるパルス信号として出力される。
【００７３】
また、上記パワーオンリセット回路は、Ｈレベルの停止信号ＰＣが入力される停止モードでは、停止信号ＰＣバーがＬレベルとなって、トランジスタＴr18 ，Ｔr19がオフされる。
【００７４】
すると、抵抗Ｒ２，Ｒ３に流れるＤＣ電流及び抵抗Ｒ４からトランジスタＴr16に流れるＤＣ電流が遮断される。
そして、ノードＮ３，Ｎ４は電源Ｖccレベルとなり、リセット信号ＲＳＴはＨレベルとなるが、停止モードにおいてリセット信号ＲＳＴがＨレベルとなっても、メモリ回路１２の動作には支障がない。
【００７５】
前記データ転送回路では、入力信号ＩＮがクロック信号φ，φバーの反転にともなってラッチ回路２７ａ，２７ｂに順次転送され、ラッチ回路２７ｂから出力信号ＯＵＴとして出力される。
【００７６】
また、電源の投入時には、前記リセット信号ＲＳＴにより、トランジスタＴr15が一時的にオンされ、出力信号ＯＵＴがＨレベルにリセットされる。
ところが、このようなデータ転送回路において、通常モードから停止モードとなると、クロック信号φがＬレベル、同φバーがＨレベルに固定される。
【００７７】
すると、転送ゲート２６ａは導通状態、転送ゲート２６ｂは不導通状態に固定され、ラッチ回路２７ａには、停止モードに切り替わる直前の入力信号ＩＮがラッチされた状態となる。
【００７８】
次いで、停止モードから通常モードに復帰した場合には、クロック信号φ，φバーの反転動作に基づいて、ラッチ回路２７ａのラッチデータが転送ゲート２６ｂ及びラッチ回路２７ｂを介して出力信号ＯＵＴとして出力される。
【００７９】
従って、停止モードから通常モードに切り替わるとき、このデータ転送回路から出力される出力信号ＯＵＴは不定となり、後段の回路を誤動作させるおそれがある。
【００８０】
そこで、この実施の形態では、上記不具合を解決するために図１３に示すデータ転送回路２８を具体化した。
すなわち、図１３に示すデータ転送回路２８は、図１１に示すデータ転送回路のトランジスタＴr15にＮチャネルＭＯＳトランジスタＴr17を並列に接続し、同トランジスタＴr17 のゲートに前記起動信号ＰＵを入力する構成とした。
【００８１】
このようなデータ転送回路２８では、停止モードから通常モードに切り替わった時、起動信号ＰＵに基づいてトランジスタＴr17が一時的にオンされ、ラッチ回路２７ｂの出力信号ＯＵＴがＨレベルにリセットされる。
【００８２】
従って、停止モードから通常モードに切り替わる時、出力信号ＯＵＴをＨレベルにリセットすることができるので、後段の回路の誤動作を確実に防止することができる。
（第五の実施の形態）
図１４は、第五の実施の形態を示す。この実施の形態は、前記パワーオンリセット回路で生成されるリセット信号ＲＳＴと前記起動信号生成回路２４で生成される起動信号ＰＵとを論理合成する回路を具体化したものである。
【００８３】
すなわち、図１２（ａ）に示すパワーオンリセット回路で生成されるリセット信号ＲＳＴがＮＯＲ回路２９に入力され、そのＮＯＲ回路２９には前記起動信号生成回路２４で生成される起動信号ＰＵが入力される。そして、ＮＯＲ回路２９の出力信号がインバータ回路７ｈを介して合成リセット信号ＲＳＴＳとして出力される。
【００８４】
すると、合成リセット信号ＲＳＴＳは、リセット信号ＲＳＴと起動信号ＰＵの少なくともいずれかがＨレベルとなった時、Ｈレベルとなる。
このような合成リセット信号ＲＳＴＳを生成して、図１１に示すデータ転送回路のトランジスタＴr15のゲートに入力すると、電源Ｖcc及び電源Ｖssの投入時と、停止モードから通常モードへの切り替わり時にラッチ回路２７ｂの出力信号ＯＵＴをＨレベルにリセットすることができる。
【００８５】
従って、合成リセット信号ＲＳＴＳを使用することにより、図１３に示すデータ転送回路２８のトランジスタＴr17及び同トランジスタＴr17のゲートに起動信号ＰＵを入力するための配線が不要となる。
【００８６】
この結果、多数のデータ転送回路を備えるメモリ回路１２の素子数及び配線数を削減することができる。
また、図１５に示すように、前記ＮＯＲ回路２９に前記外部端子１４ａから入力される停止信号ＰＣを入力しても同様な作用効果を得ることができる。
【００８７】
上記実施の形態から把握できるぜ請求項以外の技術思想を以下に述べる。
（１）請求項１乃至５のいずれかにおいて、前記マクロは、メモリマクロで構成し、前記停止信号は、前記メモリマクロの基板電位発生回路の基板電位検出回路で消費される直流電流を遮断する前記第一のスイッチ回路を制御可能とした。
【００８８】
（２）請求項１乃至５及び上記（１）のいずれかにおいて、前記マクロには、通常モードでは直流電流を流すことにより、電源電圧を分圧した基準電圧を生成する基準電圧発生回路と、前記停止モードでは、前記停止信号に基づいて前記基準電圧発生回路の直流電流を遮断して該基準電圧発生回路を不活性化する第三のスイッチ回路と、前記停止モードから通常モードへの移行時には、前記停止信号の切り替わりに基づいて起動信号を生成する起動信号生成回路と、前記起動信号に基づいて前記基準電圧発生回路に直流電流を流して、該基準電圧発生回路を起動する第四のスイッチ回路とを備えた。
【００８９】
（３）請求項１乃至５及び上記（１）のいずれかにおいて、前記マクロには、通常モードではクロック信号に基づいて入力信号を複数のラッチ回路で順次転送するデータ転送回路と、リセット信号の入力に基づいて、前記データ転送回路の出力信号をリセットする第一のリセット回路と、電源の投入時には、前記リセット信号を生成するパワーオンリセット回路と、前記停止モードから通常モードへの移行時には、前記停止信号の切り替わりに基づいて起動信号を生成する起動信号生成回路と、前記起動信号に基づいて前記データ転送回路の出力信号をリセットする第二のリセット回路とを備えた。
【００９０】
（４）上記（３）において、前記第一及び第二のリセット回路を共通のリセット回路とし、前記起動信号と前記リセット信号の論理和信号で該リセット回路を動作させる。
【００９１】
（５）上記（３）において、前記第一及び第二のリセット回路を共通のリセット回路とし、前記停止信号と前記リセット信号の論理合成信号で該リセット回路を動作させる。
【００９２】
（６）請求項１乃至５において、前記停止信号を外部端子から前記マクロに入力して、前記マクロの直流電流を遮断することにより、前記外部端子を前記ロジック回路の電流試験を行うための端子として使用可能とした。
【００９３】
【発明の効果】
以上詳述したように、この発明はロジック回路とその他のマクロが混載された半導体装置において、消費電力の低減を図りながら、安定した動作を確保し、かつロジック回路の消費電流の試験を可能とする半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態の半導体装置を示す概略図である。
【図３】 基板電位発生回路を示す回路図である。
【図４】 基板電位発生回路の別例を示す回路図である。
【図５】 基板にノイズが侵入した場合の動作を示す説明図である。
【図６】 基板にノイズが侵入した場合の動作を示す説明図である。
【図７】 第二の実施の形態を示す概略図である。
【図８】 第三の実施の形態の基準電圧発生回路の従来例を示す回路図である。
【図９】 第三の実施の形態の基準電圧発生回路を示す回路図である。
【図１０】 起動信号生成回路を示す回路図である。
【図１１】 第四の実施の形態のデータ転送回路の従来例を示す回路図である。
【図１２】 パワーオンリセット回路を示す回路図である。
【図１３】 第四の実施の形態のデータ転送回路を示す回路図である。
【図１４】 第五の実施の形態を示す回路図である。
【図１５】 第五の実施の形態を示す回路図である。
【図１６】 従来の半導体装置を示す概略図である。
【図１７】 従来の基板電位発生回路を示す回路図である。
【符号の説明】
１１ チップ
１２ マクロ（メモリ回路）
１３ ロジック回路
１４ａ 外部端子
ＰＣ 停止信号
Claims (14)
- 半導体装置であって、
外部電源に接続されたロジック回路と、
前記外部電源に接続され、直流電流を消費する直流電流消費回路を含むマクロとを備え、
前記直流電流消費回路は、前記マクロを動作させない停止モードにおいて停止信号に応答して前記直流電流の消費を停止し、
前記直流電流消費回路は、前記停止信号に応答して該直流電流消費回路内に流れる直流電流を遮断する第一のスイッチ回路を含むとともに、前記外部電源に接続された内部電源発生回路を含み、
前記直流電流消費回路は、前記内部電源発生回路の出力端子と前記外部電源の第二電源との間に接続され、前記停止信号に応答して前記内部電源発生回路の出力端子と前記第二電源とを接続する第二のスイッチ回路を含み、
前記第一のスイッチ回路は、前記内部電源発生回路内の内部電源を検出する回路の出力端子と、前記外部電源の第一電源との間に接続されることを特徴とする半導体装置。 - 前記直流電流消費回路に接続され、コマンド信号をデコードして前記停止信号を生成するコマンドデコーダを含むことを特徴とする請求項１に記載の半導体装置。
- 前記マクロは、
通常モードではクロック信号に応じて入力信号を複数のラッチ回路で順次転送するデータ転送回路と、
リセット信号の入力に応答して、前記データ転送回路の出力信号をリセットする第一のリセット回路と、
電源の投入時に、前記リセット信号を生成するパワーオンリセット回路と、
前記停止モードから前記通常モードへの移行時に、前記停止信号の切り替わりに応答して起動信号を生成する起動信号生成回路と、
前記起動信号に応答して前記データ転送回路の出力信号をリセットする第二のリセット回路とを備えることを特徴とする請求項１又は２に記載の半導体装置。 - 半導体装置であって、
外部電源に接続されたロジック回路と、
前記外部電源に接続され、直流電流を消費する直流電流消費回路を含むマクロとを備え、
前記直流電流消費回路は、停止モードにおいて停止信号に応答して前記直流電流の消費を停止し、
前記直流電流消費回路は、前記停止信号に応答して該直流電流消費回路内に流れる直流電流を遮断する第一のスイッチ回路を含むとともに、前記外部電源に接続された内部電源発生回路を含み、
前記マクロは、
通常モードではクロック信号に応じて入力信号を複数のラッチ回路で順次転送するデータ転送回路と、
リセット信号の入力に応答して、前記データ転送回路の出力信号をリセットする第一のリセット回路と、
電源の投入時に、前記リセット信号を生成するパワーオンリセット回路と、
前記停止モードから前記通常モードへの移行時に、前記停止信号の切り替わりに応答して起動信号を生成する起動信号生成回路と、
前記起動信号に応答して前記データ転送回路の出力信号をリセットする第二のリセット回路とを備えることを特徴とする半導体装置。 - 半導体装置であって、
外部電源に接続されたロジック回路と、
前記外部電源に接続され、直流電流を消費する直流電流消費回路を含むマクロとを備え、
前記直流電流消費回路は、停止モードにおいて停止信号に応答して前記直流電流の消費を停止し、
前記直流電流消費回路は、内部電源発生回路及び基板電位検出回路のうちの一つを含み、
前記マクロは、
通常モードではクロック信号に応じて入力信号を複数のラッチ回路で順次転送するデータ転送回路と、
リセット信号の入力に応答して、前記データ転送回路の出力信号をリセットする第一のリセット回路と、
電源の投入時に、前記リセット信号を生成するパワーオンリセット回路と、
前記停止モードから前記通常モードへの移行時に、前記停止信号の切り替わりに応答して起動信号を生成する起動信号生成回路と、
前記起動信号に応答して前記データ転送回路の出力信号をリセットする第二のリセット回路とを備えることを特徴とする半導体装置。 - 前記内部電源発生回路及び前記基板電位検出回路のうちの一つは、前記停止信号に応答して該直流電流消費回路内に流れる前記直流電流を遮断する第一のスイッチ回路を含むことを特徴とする請求項５記載の半導体装置。
- 前記直流電流消費回路は、前記内部電源発生回路を含むとともに、前記内部電源発生回路と前記外部電源との間に接続され、前記停止信号に応答して前記内部電源発生回路と前記外部電源とを接続する第二のスイッチ回路を含むことを特徴とする請求項４〜６のいずれか１つに記載の半導体装置。
- 半導体装置であって、
外部電源に接続されたロジック回路と、
前記外部電源に接続され、直流電流を消費する直流電流消費回路を含むマクロとを備え、
前記直流電流消費回路は、停止モードにおいて停止信号に応答して前記直流電流の消費を停止し、
前記直流電流消費回路は、昇圧電源発生回路、降圧電源発生回路及びプリチャージ電源発生回路のうちの一つを含み、
前記マクロは、
通常モードではクロック信号に応じて入力信号を複数のラッチ回路で順次転送するデータ転送回路と、
リセット信号の入力に応答して、前記データ転送回路の出力信号をリセットする第一のリセット回路と、
電源の投入時に、前記リセット信号を生成するパワーオンリセット回路と、
前記停止モードから前記通常モードへの移行時に、前記停止信号の切り替わりに応答して起動信号を生成する起動信号生成回路と、
前記起動信号に応答して前記データ転送回路の出力信号をリセットする第二のリセット回路とを備えることを特徴とする半導体装置。 - 前記直流電流消費回路は、
前記直流電流消費回路と前記外部電源との間に接続され、前記停止信号に応答して前記直流電流消費回路と前記外部電源とを接続する第二のスイッチ回路とを含むことを特徴とする請求項８記載の半導体装置。 - 半導体装置であって、
外部電源に接続されたロジック回路と、
前記外部電源に接続され、直流電流を消費する直流電流消費回路を含むマクロとを備え、
前記直流電流消費回路は、
停止信号に応答して前記直流電流を遮断する第一のスイッチ回路と、
前記直流電流消費回路と前記外部電源との間に接続され、前記停止信号に応答して前記直流電流消費回路と前記外部電源とを接続する第二のスイッチ回路とを含み、
前記マクロは、
通常モードではクロック信号に応じて入力信号を複数のラッチ回路で順次転送するデータ転送回路と、
リセット信号の入力に応答して、前記データ転送回路の出力信号をリセットする第一のリセット回路と、
電源の投入時に、前記リセット信号を生成するパワーオンリセット回路と、
停止モードから前記通常モードへの移行時に、前記停止信号の切り替わりに応答して起動信号を生成する起動信号生成回路と、
前記起動信号に応答して前記データ転送回路の出力信号をリセットする第二のリセット回路とを備えることを特徴とする半導体装置。 - 前記第一のリセット回路及び前記第二のリセット回路を共通のリセット回路とし、前記起動信号と前記リセット信号の論理和信号にて該リセット回路を動作させることを特徴とする請求項３〜１０のいずれか１つに記載の半導体装置。
- 前記第一のリセット回路及び前記第二のリセット回路を共通のリセット回路とし、前記停止信号と前記リセット信号の論理和信号にて該リセット回路を動作させることを特徴とする請求項３〜１０のいずれか１つに記載の半導体装置。
- 半導体装置であって、
ロジック回路と、
直流電流を消費するとともに、モードが通常モードから停止モードに変化したことを示す停止信号に応答して動作を停止する直流電流消費回路を含むマクロとを備え、
前記直流電流消費回路は、電源電圧から基準電圧を生成する基準電圧発生回路を含み、
前記基準電圧発生回路は、
前記基準電圧を生成する基準電圧発生部と、
前記停止モードにおいて前記停止信号に応答して前記基準電圧発生回路内に流れる直流電流を遮断する第一のスイッチ回路と、 モードが停止モードから通常モードに変化したことを示す前記停止信号に応答して起動信号を生成する起動信号生成回路と、
前記基準電圧発生回路及び前記起動信号生成回路に接続され、前記起動信号に応答して前記基準電圧発生回路を起動する第二のスイッチ回路とを含むことを特徴とする半導体装置。 - 半導体装置であって、
外部電源に接続されるとともに、起動信号に応答して通常モードにおいて直流電流を消費する直流電流消費回路を含むマクロと、
非活性化状態の停止信号に応答して起動信号を生成する起動信号生成回路と、
前記起動信号生成回路に接続されるとともに、パワーオンリセット回路と論理合成回路とを含むリセット回路とを備え、前記パワーオンリセット回路は、パワーオンリセット信号を生成し、前記論理合成回路は、前記パワーオンリセット信号と前記起動信号とを論理的に合成することにより合成リセット信号を生成し、該合成リセット信号を前記直流電流消費回路に供給して、前記パワーオンリセット信号及び前記起動信号のうちの少なくとも一つが第一の所定レベルに設定されたとき、前記直流電流消費回路の状態をリセットモードに変化させるものであり、前記直流電流消費回路の状態は、前記パワーオンリセット信号及び前記起動信号の両方が第二の所定レベルに設定されたとき、前記リセットモードから前記通常モードに変化することを特徴とする半導体装置。
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