KR0172844B1 - 반도체 메모리 소자의 리페어 회로 - Google Patents

반도체 메모리 소자의 리페어 회로 Download PDF

Info

Publication number
KR0172844B1
KR0172844B1 KR1019950048246A KR19950048246A KR0172844B1 KR 0172844 B1 KR0172844 B1 KR 0172844B1 KR 1019950048246 A KR1019950048246 A KR 1019950048246A KR 19950048246 A KR19950048246 A KR 19950048246A KR 0172844 B1 KR0172844 B1 KR 0172844B1
Authority
KR
South Korea
Prior art keywords
repair
address
unit
signal
output
Prior art date
Application number
KR1019950048246A
Other languages
English (en)
Other versions
KR970051400A (ko
Inventor
전준현
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950048246A priority Critical patent/KR0172844B1/ko
Priority to JP8156329A priority patent/JP2838684B2/ja
Priority to US08/723,244 priority patent/US5764652A/en
Publication of KR970051400A publication Critical patent/KR970051400A/ko
Application granted granted Critical
Publication of KR0172844B1 publication Critical patent/KR0172844B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 리페어 제품 대비, 정상제품의 데이터 억세스 스피드를 개선하고 전력소모를 줄이는데 적당한 반도체 메모리 소자의 리페어 회로를 제공하기 위한 것이다.
이를 위한 본 발명의 반도체 메모리 소자의 리페어 회로는 외부 어드레스를 입력하여 처리하는 어드레스 입력부와, 프로그램된 데이타에 근거하여 리페어된 어드레스의 유무를 검출하기 위한 리페어 검출부와, 노말 워드라인을 선택하기 위한 노말 디코더부와, 리던던트 워드라인을 선택하기 위한 리던던트 디코더부와, 상기 리페어 검출부의 출력신호에 응답하여 상기 어드레스 입력부로 부터 입력되는 어드레스와 내부에 프로그램된 리페어 어드레스와를 비교·판정하는 리페어 어드레스 판정부와, 상기 입력되는 어드레스, 상기 리페어 검출부의 출력신호및 상기 리페어 어드레스 판정부로 부터 출력되는 리페어 신호를 입력으로 하여 노말 디코더부의 온/오프를 제어하는 노말 디코더 제어부와, 상기 리페어 검출부의 출력신호로 입력되는 어드레스의 시간지연량을 제어하는 어드레스 지연부와, 상기 어드레스 지연부의 출력에 의해 구동되는 센스 엠프 제어부를 구비하여, 오리지널 양품(칩)과 리페어 양품(칩)의 엑세스 경로를 다르게 함으로써 오리지널 양품(칩)에서의 불필요한 엑세스 및 센싱의 지연을 제거하도록 한 것이다.

Description

반도체 메모리 소자의 리페어 회로
제1도는 종래 반도체 메모리 소자의 리페어 회로의 구성도.
제2도 (a),(b)는 종래 반도체 메모리 소자의 리페어 회로에 따른 각 구성블럭의 동작 신호도.
제3도 (a)∼(c)는 종래 반도체 메모리 소자의 리페어 회로에 따른 각 구성블럭의 상세도.
제4도는 본 발명의 반도체 메모리 소자의 리페어 회로의 구성도.
제5도 (a),(b)는 본 발명의 반도체 메모리 소자의 리페어 회로에 따른 각 구성 블럭의 동작 신호도.
제6도 (a)∼(d)는 본 발명의 반도체 메모리 소자의 리페어 회로에 따른 각 구성 블럭의 상세도.
제7도는 제6도 (a)의 리페어 어드레스 비교부의 상세도.
제8도는 본 발명의 반도체 메모리 소자의 리페어 회로에 따른 제 2 실시예를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
21 : 어드레스 입력부 22 : 리페어 검출부
23 : 리페어 어드레스 판정부 24 : 리던던트 레코더부
25 : 노말 디코더 제어부 26 : 노말 디코더부
27 : 어드레스 지연부 28 : 센스 엠프 제어부
본 발명은 반도체 메모리 소자의 리페어 회로에 관한 것으로, 구체적으로는 오리지널 양품과 리페어 양품의 엑세스 경로(Access Path)를 다르게 하여 오리지널 양품에서 불필요한 엑세스 지연을 제거함으로써 오리지널 양품의 엑세스를 고속으로 실행하는 반도체 메모리 소자의 리페어 회로에 관한 것이다.
종래의 반도체 메모리 소자의 리페어 회로에 대하여 첨부도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 반도체 메모리 소자의 리페어 회로의 블럭도, 제2도 (a) 및 (b)는 제1도에 있어서의 각 구성부에 있어서 동작상태를 나타내는 타이밍도, 제3도 (a)∼(c)는 제1도에 있어서 주요구성부의 상세도로써, 종래의 반도체 메모리 소자의 리페어 회로는, 제1도에 도시되어 있는 바와 같이, 외부의 로우(Row)계 어드레스를 입력하는 어드레스 입력부(1)와, 상기 어드레스 입력부(1)에서 출력하는 어드레스 신호와 사전에 기억되어 있는 리페어 어드레스 신호를 비교·판정하는 어드레스 판정부(2)와, 상기 리페어 어드레스 판정부(2)의 판정신호에 따라 리페어된 워드라인을 선택하기 위한 리던던트 디코더(Redundant Decoder)부(3)와, 정상적인 워드라인을 선택하기 위한 노말 디코더부(4)와, 상기 리페어 어드레스 판정부(2)의 제어신호를 받아 노말 디코더부(4)의 온/오프(인에이블/디스에이블) 상태를 결정하는 노말 디코더 제어부(5)와, 워드라인의 엑세스후에 센싱되도록 상기 어드레스 입력부(1)의 어드레스 신호를 일정시간동안 지연시키는 어드레스 지연부(6)와, 상기 어드레스 지연부에 의해 지연된 어드레스 신호를 입력으로 하여 센싱 엠프의 구동을 제어하는 센스 엠프 제어부(7)로 구성되어 있다.
그리고, 상기 리페어 어드레스 판정부(2)는 제3도 (a)에 도시되어 있는 바와 같이, 입력되는 n비트의 어드레스(AX1,……,AXn)(이하 AXi라 약칭)와 리페어 어드레스와를 비교하여 출력하는 리페어 어드레스 비교부(11)와, 상기 리페어 어드레스 비교부(11)의 출력을 논리 연산하는 NOR 게이트(12)와, 이에 접속되는 인버터(13)로 구성되어 있다.
또한 상기 노말 디코더 제어부(5)는, 제3도 (b)에 도시되어 있는 바와 같이, 노말 디코더부(4)를 온/오프(또는 인에이블/디스에이블)시키는 제어신호를 출력하도록 딜레이(14)를 통하여 어드레스가 상기 리페어 어드레스 판정부(2)를 거치는데 소요되는 시간동안 어드레스를 지연한 신호와 인버터(15)를 통하여 반전시킨 리페어 어드레스 판정부(2)의 리페어 신호(REP)를 논리 연산하는 NAND 게이트(16)와, NAND 게이트(16)의 출력을 반전시키는 인버터(17)로 구성되어 있다.
상기 어드레스 지연부(6)는, 제3도 (c)에 도시되어 있는 바와 같이, 입력되는 어드레스 정보를 일정시간 지연시켜 워드라인을 엑세스한 후에 센스 엠프로 센싱하도록 2개의 딜레이(18)(19)로 구성되어 있다.
상기와 같이 종래 반도체 메모리 소자의 리페어 회로의 동작은 제1도 내지 제3도에 도시되어 있는 바와 같이, 외부로 부터 n비트의 로우계 어드레스가 어드레스 입력부(1)에 입력되면 이를 처리하여 어드레스 신호(AXi)를 출력하고(제2도 (a), 제2도 (b) 참조), 상기 어드레스 신호(AXi)는 어드레스 판정부(2), 노말 디코더 제어부(5) 및 어드레스 지연부(6)로 동시에 입력한다.
이와같이 어드레스 신호가 입력되면 어드레스 판정부(2)는 리페어 어드레스 비교부(11)를 통하여 이미 내부에 프로그램 되어 있는 리페어 어드레스와 비교하여 출력신호(RXi)를 생성하고, 이어 NOR 게이트(12) 및 인버터(13)를 통하여 리페어 신호(REP)를 생성한다.
이때, 리페어 양품의 칩인 경우, 제2도 (a)에 참조되는 바와 같이, 상기 출력신호(RXi)는 하이레벨로 되어 리던던트 디코더부(3)를 통하여 리페어된 워드라인을 엑세스하고, 상기 리페어 신호(REP) 역시 하이레벨 상태로 노말 디코더 제어부(5)로 입력되어서 노말 디코더 제어부(5)의 인버터(15)를 경유한 후 딜레이(14)를 통하여 입력되는 어드레스 신호(AXi)와 NAND 게이트(16)에서 논리 연산되며, 이어 인버터(17)를 통하여 로우레벨의 신호(BSEL)를 생성하여 노말 디코더(4)를 디스에이블 시킨다.
또한, 상기 입력되는 어드레스 신호(AXi)는 전술한 리던던트 워드라인의 엑세스가 이루어진 후에 센스 앰프를 통하여 센싱되도록 어드레스 지연부(6)의 딜레이부(18)(19)를 통하여 지연된 후 센스 앰프 제어부(7)로 입력된다.
한편, 오리지널 양품의 칩인 경우, 제2도 (b)에 도시되어 있는 바와 같이, 전술한 리페어 어드레스 비교부(11)의 출력신호(RXi)는 로우레벨로 되어, 리페어 디코더를 디스에이블 시키고 상기 리페어 신호(REP) 역시 로우레벨로 된다. 이어, 이상태의 리페어 신호(REP)는 노말 디코더 제어부(5)에 입력되고, 전술한 과정을 통하여 리페어 어드레스 판정 회로부(2)에서 소요되는 시간만큼 지연되어 입력되는 어드레스 신호(AXi)와 논리연산된 후 하이레벨 상태의 신호(BSEL)를 생성하여 노말 디코더부(4)를 인에이블 시킨다.
그리고, 상기 어드레스 신호(AXi) 역시 어드레스 지연부(6)에서 리페어 칩인 경우와 동일한 시간동안 지연된후 센스 앰프 제어부(7)로 입력되어 엑세스된 노말 워드라인을 센싱하도록 한다.
이와 같이 전술한 종래 기술은, 오리지널 양품의 경우에도 노말 디코더 제어부(5)에서 리페어 어드레스 판정부(2)를 거치는데 소요되는 시간만큼 지연된후 노말 디코더(4)를 인에이블 시킬 뿐만 아니라, 오리지널 양품이건 리페어 양품이건, 모두 동일의 어드레스 지연부(6)를 통하여 동일시간 지연된 후 센스 앰프를 인에이블 시키게 되어 어드레스 입력시 부터 센스 앰프의 인에이블 까지의 시간지연이 동일하게 되어, 오리지널 양품의 경우에는 상기 리페어 판정부(2)를 거치는데 소요되는 불필요한 지연시간을 가지게 되어, 엑세스 스피드를 떨어지게 할 뿐 아니라, 오리지널 양품, 리페어 양품 구분없이 리페어 어드레스 판정회로가 동작됨으로써 오리지널 양품에 있어서 불필요한 추가 동작에 의해 전류소모를 초래한다는 문제점이 있었다.
따라서, 본 발명은 상술한 문제점을 감안하여 발명한 것으로써, 오리지널 양품과 리페어 양품의 엑세스 경로(Path)를 다르게 하여, 오리지널 양품의 경우에는 리페어 어드레스 판정부및 어드레스 지연부의 불필요한 시간지연을 제거하고, 그 동작을 중지함으로써 엑세스 스피드를 향상시키고 전류소모를 감소시키는 반도체 메모리 소자의 리페어 회로를 제공하는 것을 목적으로 하고 있다.
이와 같은 본 발명의 목적을 달성하기 위한 반도체 메모리 소자의 리페어 회로는, 외부 어드레스를 입력하여 처리하는 어드레스 입력부와, 프로그램된 데이타에 근거하여 리페어된 어드레스의 유무를 검출하기 위한 리페어 검출부와, 노말 워드라인을 선택하기 위한 노말 디코더부와, 리던던트 워드라인을 선택하기 위한 리던던트 디코더부와, 상기 리페어 검출부의 출력신호에 응답하여 상기 어드레스 입력부로 부터 입력되는 어드레스와 내부에 프로그램된 리페어 어드레스와를 비교·판정하는 리페어 어드레스 판정부와, 상기 입력되는 어드레스, 상기 리페어 검출부의 출력신호 및 상기 리페어 어드레스 판정부로 부터 출력되는 리페어 신호를 입력으로 하여 노말 디코더부의 온/오프를 제어하는 노말 디코더 제어부와, 상기 리페어 검출부의 출력신호로 입력되는 어드레스의 시간지연량을 제어하는 어드레스 지연부와, 상기 어드레스 지연부의 출력에 의해 구동되는 센스 엠프 제어부를 구비하여, 오리지널 양품(칩)과 리페어 양품(칩)의 엑세스 경로를 다르게 함으로써 오리지널 양품(칩)에서의 불필요한 엑세스 및 센싱의 지연을 없애서 워드라인의 엑세스를 고속화함을 특징으로 하고 있다.
이하 본 발명의 실시예를 첨부도면을 근거하여 상세히 설명한다.
제4도는, 본 발명의 제 1 실시예를 나타낸 블럭도이고, 제5도 (a) 및 (b)는 리페어 양품(칩)인 경우와 오리지널 양품(칩)인 경우에 있어서, 주요구성부에서 출력되는 신호상태를 각각 나타낸 타이밍도(Timing Diagram)이며, 제6도 (a) 내지 제7도는 제4도의 주요구성부를 구체적으로 나타낸 회로도이다.
본 발명의 제 1 실시예의 반도체 메모리 소자의 리페어 회로는, 제4도에 도시되어 있는 바와 같이, 외부 어드레스를 입력하여 처리하는 어드레스 입력부(21)와, 프로그램된 데이터에 근거하여 리페어된 어드레스의 유무를 검출하기 위한 리페어 검출부(22)와, 리던던트 워드라인을 선택하기 위한 리던던트 디코더부(24)와, 노말 워드라인을 선택하기 위한 노말 디코더부(26)와, 상기 리페어 검출부(22)의 출력신호에 인에이블 되어 상기 어드레스 입력부(21)로 부터 입력되는 어드레스와 내부에 프로그램된 리페어 어드레스와를 비교·판정하는 리페어 어드레스 판정부(23)와, 상기 입력되는 어드레스, 상기 리페어 검출부(22)의 출력신호 및 상기 리페어 어드레스 판정부(23)로 부터 출력되는 리페어 신호를 입력으로 하여 상기 노말 디코더부(25)의 온/오프를 제어하는 노말 디코더 제어부(25)와, 상기 리페어 검출부(22)의 출력신호로 입력 어드레스의 시간지연을 제어하는 어드레스 지연부(27)와, 상기 어드레스 지연부(27)의 출력에 의해 구동되는 센스 앰프 제어부(28)를 구비하고 있다.
상기 리페어 어드레스 판정부(23)는, 제6도에 도시되어 있는 바와 같이, 리페어 검출부(22)의 리페어 검출신호(REPEN)에 의해 인에이블 되어 입력되는 n비트의 어드레스(AXi)와 내부에 프로그램된 리페어 어드레스와를 비교·판정하는 리페어 어드레스 비교회로(31)와, 상기 리페어 어드레스 비교회로(31)의 출력(RXi)과 또 다른 복수개의 리페어 어드레스 비교회로(도시안된)의 출력(RXi+1,……,RXi+n)을 논리연산하는 NOR 게이트(32)와 상기 NOR 게이트(32)의 출력을 반전시켜 리페어 신호(REP)를 출력하는 인버터(33)로 구성되어 있다.
상기 리페어 어드레스 비교회로(31)는, 제7도에 도시되어 있는 바와 같이, 상기 리페어 검출회로(22)의 리페어 검출신호(REPEN)와 소정의 클럭신호(CLK)를 NAN D 게이트(50)를 통하여 논리 연산하는 PMOS(51)의 게이트에 접속하고, PMOS(51)의 일단에는 구동전원(VDD)이 인가되고, 타단에는 n쌍의 nMOS(54)(55)가 접속되며, 이들 각쌍의 nMOS(54)(55)에는 리페어 어드레스를 프로그램 하기 위한 휴즈(56)(57)가 접속되어 있으며, 각 쌍의 nMOS(54)(55)의 게이트에는 n비트의 어드레스 신호(AXi)가 인가 되어 있다.
또한 상기 PMOS(51)는 병렬로 PMOS(52)와 인버터(53)오 이루어진 자기유지 회로(LATCH회로)가 접속됨과 동시에 2개의 인버터(58)(59)를 통하여 신호(RXi)를 출력하도록 구성되어 있으며, 상기 PMOS(51)(52) 및 n쌍의 nMOS(54)(55)의 접속점인 노드 A와 리페어 검출신호(REPEN)가 입력되는 NAND 게이트(50)의 입력단자 사이에는 상기 노드 A가 플로팅(Floating) 되는 것을 방지하도록 인버터(60) 및 nMOS(61)가 접속 되어 있다. 그리고, 상기 각 쌍의 휴즈(56)(57)는 리페어 어드레스를 검출할 수 있도록 커팅을 통하여 프로그램 할 수 있게 되어 있다. 즉, 입력되는 어드레스와 각 쌍 휴즈의 프로그램 내용이 일치할때, 노드 A에 프리차지된 상태가 유지되고, 그 이외에는 상기 프리차지된 상태가 어드레스 입력에 의해 동작되는 nMOS와 이에 접속된 커팅되지 아니한 휴즈를 통하여 방전되도록 함으로써 노드 A의 레벨상태(프리차지된 상태)가 체크되어 리페어 어드레스가 검출되도록 프로그램 되었다.
상기 리페어 어드레스 판정부(23), 제6도(b)에 도시되어 있는 바와 같이, 딜레이(34)에 의해 지연되어 입력되는 어드레스 신호(AXi), 인버터(38)를 통하여 반전되는 리페어 신호(REP)와 리페어 검출부(22)의 리페어 검출신호(REPEN)를 논리 연산하는 NAND 게이트(35)와, 상기 입력되는 어드레스 신호(AXi)와 인버터(39)를 통하여 반전되는 상기 리페어 검출신호(REPEN)를 논리 연산하는 NAND 게이트(36) 및 이들 NAND 게이트(35)(36)의 출력을 논리 연산하는 NAND 게이트(37)로 구성되어 있다.
상기 어드레스 지연부(27)는 제6도(c)에 도시되어 있는 바와 같이, 2개의 딜레이부(40)(41)를 통하여 입력되는 어드레스 신호(AXi)와 상기 리페어 검출신호(REOPEN)을 논리 연산하는 NAND 게이트(42)와, 상기 2개의 딜레이부 중 하나의 딜레이부(40)만을 통과하여 입력되는 어드레스 신호(AXi)와 인버터(42)를 통하여 반전되는 상기 리페어 검출신호(REOPEN)를 논리 연산하는 NAND 게이트(44), 이들 NAND 게이트(42)(44)의 출력을 논리 연산하는 NAND 게이트(45)로 구성되어 있다.
상기 리페어 검출부(22)는, 제6도 (d)에 도시된 바와 같이, 리페어 양품인지 아닌지를 프로그램 하기 위한 리페어 휴즈(47)가 일단에 접속되는 CMOS(46)와, 상기 CMOS(46)의 출력을 래치하는 래치회로(48)와, 이 래치회로(48)의 출력을 반전시키는 인버터(49)로 구성되어 있으며, 상기 CMOS(46)의 2개의 게이트에는 파워 업(Power Up) 회로(도시생략)의 출력이 공동으로 접속되어 있다.
이와같이 구성된 본 발명의 제 1 실시예의 동작을, 오리지널 양품(칩)일때와 리페어 양품(칩)일때의 각 구성부에서 출력되는 신호레벨을 각각 도시한 타이밍도인 제5도 (a) 및 (b) 를 더 참조하여 설명한다.
n비트의 로우계 어드레스 입력이 로우 어드레스 입력부(21)에서 처리되어 어드레스 신호(AXi)를 출력하고, 이 어드레스 신호(AXi)는 리페어 어드레스 판정부(23), 노말 디코더부(26) 및 어드레스 지연부(27)로 동시에 입력된다.
한편, 리페어 검출부(22)는 제6도 (d)에 도시되어 있는 바와 같이, 리페어 마스터 휴즈의 프로그램 상태를 칩의 파워업시에 검출할 수 있도록 칩의 파워업을 검출하는 신호인 파워업(POWER UP)을 입력으로 받아들여 휴즈의 커팅시는 HIGH를, 그렇지 않을 경우에는 LOW를 출력하도록 회로를 구성하였다.
따라서, 상기 휴즈(47)가 커팅되게 프로그램 되어 있을 경우, 즉 리페어 양품의 경우에는, 래치회로(48)에 의해 홀드된 프리차지된 상태(하이레벨 상태)는 그대로 유지되어 리페어 검출신호(REOPEN)가 하이레벨로 되고, 이 하이레벨의 리페어 검출신호(REOPEN)는 리페어 어드레스 판정부(23), 노말 디코더 제어부(25) 및 어드레스 지연부(27)로 동시에 입력된다.
상기 하이레벨의 리페어 검출신호(REOPEN)가 입력되면, 상기 리페어 어드레스 판정부(23)는 제7도에 도시된 바와 같이, 상기 하이레벨의 리페어 검출신호(REOPEN)를 하나의 입력으로 하고, 다른 또 하나의 입력된 클럭신호(CLK)를 NAND 게이트(50)에서 논리 연산하여 반전되는 클럭신호(CLK)를 출력하고, 이 반전된 클럭신호(CLK)의 로우레벨 구간에서 PMOS FET(51)가 도통되어 노드 A가 프리차지 되고, 이 프리차지된 상태는 자기유지 회로(52)(53)에 의해 홀드된다.
이때, 리페어 어드레스 비교회로(31)는 휴즈 프로그램 내용 즉 휴즈커팅 조합과 입력 어드레스가 동일할 경우, 노드 A의 프리차지된 상태가 그대로 유지되므로 출력신호(RXi)는 하이레벨로 되어 리던던트 워드라인이 선택됨과 동시에 리페어 신호(REP)도 하이 레벨로 된다.
이에 반하여, 상기 휴즈(47)에 프로그램된 내용(휴즈커팅 조합)과 입력 어드레스가 일치하지 않을 경우(오리지널 양품(칩)의 경우)에는, 어드레스의 인가로 인하여 커팅되지 아니한 휴즈가 접속되어 있는 상기 n쌍의 nMOS(54)(55)중의 적어도 하나의 nMOS가 도통되므로 이것을 통하여 파리차지된 하이레벨 상태의 노드 A는 로우레벨로 변동되며, 이로 인해 출력신호(RXi) 밀 리페어 신호(REP)가 각각 로우레벨로 된다.
따라서, 리페어 검출신호(REPEN)가 하이레벨의 상태로 되더라도 리페어 어드레스 일때에만 휴즈커팅 조합과 입력 어드레스가 일치되어 출력신호(RXi)와 리페어 신호(REP)가 하이레벨로 된다.
상기 하이레벨이 리페어 검출신호(REPEN)와 역시 하이레벨의 리페어 신호(REP)가 노말 디코더 제어부(25)에 입력되면, 상기 리페어 검출신호(REPEN)는 인버터(39)를 통하여 로우레벨로 반전된 신호로 되어 NAND 게이트(36)에 입력되므로 NAND 게이트(36)의 출력은 또 하나의 다른 입력단자에 입력되는 어드레스 신호(AXi)에 관계없이 하이레벨로 되고, NAND 게이트(35)는 입력되는 상기 하이레벨의 리페어 검출신호(REPEN), 인버터(38)를 통하여 반전되어 로우레벨의 리페어 신호(REP) 및 상기 입력되는 리페어 신호(REP)와 타이밍을 맞추도록 딜레이(34)를 통하여 지연된 어드레스신호(AXi)를 논리 연산하여 하이레벨의 신호를 생성하므로 NAND 게이트(37)의 출력이 로우레벨로 되고, 이로 인해 노말 디코더부(26)가 오프(off)된다.
상기 어드레스 지연부(27)에 하이레벨의 리페어 검출신호(REPEN)가 입력되면, NAND 게이트(43)의 한 입력단자에는 직접 하이레벨 신호가, 다른 NAND 게이트(44)의 한 입력단자에는 인버터(42)를 경유하여 로우레벨로 반전된 신호가 입력되므로, 상기 NAND 게이트(44)의 출력은 딜레이(40)를 경유하여 입력되는 에드레스 신호(AXi)에 관계없이 하이레벨을 유지하며, NAND 게이트(43)는 2개의 딜레이부(40)(41)를 경유하여 입력되는 에드레스 신호(AXi)와 논리 연산되어 상기 입력 에드레스 신호(AXi)를 반전시키는 신호를 출력한다. 이것으로 인하여, NAND 게이트(45)는 상기 NAND 게이트(43)의 출력이 로우레벨로 되는 구간에서 하이레벨의 출력을 발생하여 센스 엠프 제어부(27)로 보내져서 센싱이 행하여지도록 한다.
한편, 오리지널 양품인 경우에는, 리페어 검출부(22)의 리페어 마스터 휴즈(47)가 커팅되지 아니한 상태로 접속되어 있으므로, 상기 CMOS의 게이트에 하이레벨의 신호가 인가되어 하측의 nMOS만이 온 상태로 되면, 이 휴즈(47)를 통하여 방전되므로 프리차지 상태(하이레벨 상태)로 래치된 상기 CMOS(46)의 출력은 로우레벨 상태로 되고, 래치회로(48) 및 인버터(49)를 경유하여 생성되는 리페어 검출신호(REPEN)도 로우레벨로 된다.
이 로우레벨의 리페어 검출신호(REPEN)가 리페어 어드레스 판정부(23)에 입력되면 제7도에 도시되어 있는 바와 같이, NAND 게이트(50)의 입력으로 보내져서 NAND 게이트(50)의 출력은 클럭신호(CLK)에 관계없이 하이레벨의 출력을 발생하므로 PMOS(51)가 오프되며, 플로팅 상태의 노드 A가 도통상태에 있는 nMOS(61)를 통하여 로우레벨 상태로 되며 이것에 의해 노드 A가 플로팅 되는 것이 방지된다.
따라서, 클럭신호(CLK)의 신호상태가 변하더라도 노드 A는 프리차지 되지 못하므로 신호(AXi)는 로우레벨로 되어서 상기 노드 A를 프리차지 시키는데 소모되는 전류를 없앨수 있다.
그리고 리페어 신호(REP)도 신호(RXi)가 로우레벨로 되어 로우레벨된다.
또한, 상기 로우레벨의 리페어 검출신호(REPEN)가 노말 디코더 제어부(27)에 입력되면 제6도 (b)에 도시된 바와 같이, NAND 게이트(36)의 한 입력단자로는 인버터(39)를 통하여 하이레벨로 반전된 상태로 입력되므로, NAND 게이트(36)는 상기 반전 된 리페어 검출신호(REPEN)와 또 하나의 입력단자로 지연없이 입력되는 에드레스 신호(AXi)를 논리 연산하여 에드레스 신호(AXi)의 하이레벨 구간에 로우레벨의 신호를 출력하게 된다.
이것으로 인해, NAND 게이트(37)는 딜레이(34)를 통해 소정시간 지연되어 입력되는 에드레스 신호(AXi)의 신호상태에 따라 그의 출력신호 상태가 결정되는 NAND 게이트(35)의 출력에 관계없이 하이레벨의 신호를 출력하여 노말 디코더(28)를 인에이블 시켜서 노말 워드라인을 선택하게 된다.
따라서 오리지널 양품의 경우에는 노말 워드라인의 엑세스 시간이 대폭적으로 단축되어 엑세스의 고속화를 달성할 수 있다.
상기 어드레스 지연부(27)는, 상기 로우레벨의 리페어 검출신호(REPEN)가 입력되면, 이 리페어 검출신호(REPEN)는 인버터(42)를 통하여 하이레벨로 반전되어서 NAND 게이트(44)로 보내져서 2개의 딜레이부(40)(41)중 하나만을 딜레이부(40)를 통하여 입력되는 에드레스 신호(AXi)와 NAND 게이트(44)에서 논리 연산되므로, 입력되는 에드레스 신호(AXi)의 하이레벨 구간에서 NAND 게이트(44)는 로우레벨의 신호를 출력하며, 이 로우레벨의 신호로 인하여 NAND 게이트(45)의 출력은 2개의 딜레이부(40)(41)를 통하여 입력되는 에드레스 신호(AXi)에 따라 그의 출력신호 상태가 결정되는 NAND 게이트(43)의 출력신호 상태에 관계없이 하이레벨이 되고, 이 하이레벨의 출력신호에 의하여 센스 엠프 구동부(28)가 작동되어서 센싱이 행하여진다.
따라서, 오리지널 양품의 경우에는 불필요한 엑세스 지연을 없애, 즉 제5도에 도시된 바와 같이, 리페어 핍(리페어 양품)의 센싱 스타트에 걸리는 시간(t1) 보다 노말 칩(오리지널 양품)의 센싱 스타트에 걸리는 시간(t2)를 작게 함으로써 엑세스의 고속화를 달성할 수 있음과 동시에 오리지널 양품인 경우에는 리페어 어드레스 판정회로의 동작을 중지시킴으로써 전류소모를 감소시킬 수 있다.
제8도는 본 발명의 제2실시예를 나타낸 것으로서, 이 실시예는 칼럼(Colunm) 라인을 엑세스 하기 위한 것으로, 외부의 어드레스를 입력하여 처리하는 어드레스 입력부(60), 프로그램된 데이터에 근거하여 리페어된 어드레스의 유무를 검출하기 위한 리페어 검출부(61)와, 리던던트 칼럼라인을 선택하기 위한 리던던트 디코더부(62)와, 노말 칼럼라인을 선택하기 위한 노말 디코더부(63)와, 상기 리페어 검출부(61)의 출력신호(REPEN)에 의해 인에이블 되어 상기 어드레스 입력부(60)로 부터 입력되는 어드레스와 내부에 프로그램된 리페어 어드레스 비교·판정하는 레페어 어드레스 판정부(64)와, 상기 입력되는 어드레스(AXi), 상기 리페어 검출부(61)의 출력신호(REPEN) 및 리페어 어드레스 판정부(23)로 부터 출력되는 레페어 신호(REP)를 입력으로 하여 노말 디코더부(63) 및 리페어 디코더부(62)의 온/오프를 제어하는 노말 디코더 제어부(65)를 구비하고 있다.
제2실시예는 칼럼라인을 엑세스 하기 위한 것으로써, 제1실시예와의 차이점은 어드레스 지연부, 센스 엠프 제어부 등, 센싱 부분이 없으며 그 이외의 구성부는 기능적으로 제 1 실시예의 구성부와 동일하다. 따라서 제 2 실시예의 각 구성부에 대한 구체적인 설명은 생략한다.
이상 상술한 바와 같이, 본 발명의 반도체 메모리 소자의 리페어 회로는, 오리지널 양품과 리페어 양품의 엑세스 경로를 달리하여 오리지널 양품에서 리페어 어드레스 판정부를 거치는데 의한 불필요한 시간지연을 없애고 전류소모를 줄이므로서 오리지널 양품의 엑세스 스피드의 고속화를 실현할 수 있는 효과가 있다.

Claims (6)

  1. 외부 어드레스를 입력하여 처리하는 어드레스 입력부와, 프로그램된 데이타에 근거하여 리페어된 어드레스의 유무를 검출하기 위한 레페어 검출부와, 노말 워드라인을 선택하기 위한 노말 디코더부와, 리던던트 워드라인을 선택하기 위한 리던던트 디코더부와, 상기 리페어 검출부의 출력신호에 응답하여 상기 어드레스 입력부로 부터 입력되는 어드레스와 내부에 프로그램된 리페어 어드레스와를 비교·판정하는 리페어 어드레스 판정부와, 상기 입력되는 어드레스, 상기 리페어 검출부의 출력신호 및 상기 리페어 어드레스 판정부로 부터 출력되는 리페어 신호를 입력으로 하여 노말 디코더부의 온/오프를 제어하는 노말 디코더 제어부와, 상기 리페어 검출부의 출력신호로 입력되는 어드레스의 시간지연량을 제어하는 어드레스 지연부와, 상기 어드레스 지연부의 출력에 의해 구동되는 센스 엠프 제어부를 구비함을 특정으로 하는 반도체 메모리 소자의 리페어 회로.
  2. 제1항에 있어서, 리페어 양품의 유무를 판단하기 위한 리페어 마스터 휴즈(47)가 일단에 접속되는 CMOS(46)와, 상기 CMOS(46)의 출력을 래치하는 래치회로(48)와, 상기 래치회로(48)의 출력을 반전시키는 인버터(49)를 구비하고, 상기 CMOS(46 )의 게이트에 파워 업 회로의 출력이 공통으로 접속됨을 특징으로 하는 반도체 메모리 소자의 리페어 회로.
  3. 제1항에 있어서, 상기 어드레스 판정부는 리페어 검출부의 리페어 검출신호에 의헤 인에이블 되어서 입력되는 n비트의 어드레스와 내부에 프로그램된 리페어 어드레스를 비교·판정하는 리페어 어드레스 비교회로(31)와, 상기 리페어 어드레스 비교회로의 출력과 또 다른 복수개의 리페어 어드레스 비교회로의 출력을 논리 연산하는 NOR 게이트(32)와, 상기 NOR 게이트(32)의 출력을 반전시키는 인버터(33)로 구성됨을 특징으로 하는 반도체 메모리 소자의 리페어 회로.
  4. 제1항에 있어서, 상기 리페어 어드레스 판정부는 딜레이(34)에 의해 지연되어 입력되는 어드레스 신호, 인버터(38)를 통하여 반전되는 리페어 어드레스 판정부(23)의 리페어 신호(REP)와 리페어 검출부(22)의 리페어 검출부(REPEN)를 논리 연산하는 NAND 게이트(35)와, 상기 입력되는 어드레스(AXi)와 인버터(35)를 통하여 반전되는 상기 리페어 검출신호(REPEN)를 논리 연산하는 NAND 게이트(36) 및 이들 NAND 게이트(35)(36)의 출력을 논리 연산하는 NAND 게이트(37)로 구성됨을 특징으로 하는 반도체 메모리 소자의 리페어 회로.
  5. 제1항에 있어서, 상기 어드레스 지연부는 2개의 딜레이부(40)(41)를 통하여 입력되는 어드레스 신호(AXi)와 상기 리페어 검출신호(REPEN)를 논리 연산하는 NAND 게이트(42)와, 상기 2개의 딜레이부중 하나의 딜레이부(40)만을 통과하여 입력되는 에드레스 신호(AXi)와 인버터(42)를 통하여 반전되는 상기 리페어 검출신호(REPEN)를 논리 연산하는 NAND 게이트(44)와, 이를 NAND 게이트(42)(44)의 출력을 논리 연산하는 NAND 게이트(45)로 구성됨을 특징으로 하는 반도체 메모리 소자의 리페어 회로.
  6. 외부의 어드레스를 입력하여 처리하는 어드레스 입력부, 프로그램된 데이터에 근거하여 리페어된 어드레스의 유무를 검출하기 위한 리페어 검출부와, 리던던트 칼럼라인을 선택하기 위한 리던던트 디코더부와, 노말 칼럼라인을 선택하기 위한 노말 디코더부와, 상기 리페어 검출부의 출력신호(REPEN)에 의해 인에이블 되어 상기 어드레스 입력부로 부터 입력되는 어드레스와 내부에 프로그램된 리페어 어드레스와 비교·판정하는 리페어 어드레스 판정부와, 상기 입력되는 어드레스(AYi), 상기 리페어 검출부의 출력신호(REPEN) 및 상기 리페어 어드레스 판정부로 부터 출력되는 리페어 신호(REP)를 입력으로 하여 상기 노말 디코더부 및 리페어 디코더부의 온/오프를 제어하는 노말 디코더 제어부를 구비함을 특징으로 하는 반도체 메모리 소자의 리페어 회로.
KR1019950048246A 1995-12-11 1995-12-11 반도체 메모리 소자의 리페어 회로 KR0172844B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950048246A KR0172844B1 (ko) 1995-12-11 1995-12-11 반도체 메모리 소자의 리페어 회로
JP8156329A JP2838684B2 (ja) 1995-12-11 1996-05-29 半導体メモリ素子のリペア回路
US08/723,244 US5764652A (en) 1995-12-11 1996-09-30 Repair circuit of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950048246A KR0172844B1 (ko) 1995-12-11 1995-12-11 반도체 메모리 소자의 리페어 회로

Publications (2)

Publication Number Publication Date
KR970051400A KR970051400A (ko) 1997-07-29
KR0172844B1 true KR0172844B1 (ko) 1999-03-30

Family

ID=19438966

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950048246A KR0172844B1 (ko) 1995-12-11 1995-12-11 반도체 메모리 소자의 리페어 회로

Country Status (3)

Country Link
US (1) US5764652A (ko)
JP (1) JP2838684B2 (ko)
KR (1) KR0172844B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454632B1 (ko) * 1997-06-30 2005-04-06 주식회사 하이닉스반도체 반도체소자의워드라인리페어장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6505308B1 (en) * 1999-10-28 2003-01-07 Lsi Logic Corporation Fast built-in self-repair circuit
KR100464936B1 (ko) 2003-04-30 2005-01-06 주식회사 하이닉스반도체 리페어회로의 동작 마진을 향상시킬 수 있는 반도체메모리 장치
KR100500418B1 (ko) * 2003-11-11 2005-07-18 주식회사 하이닉스반도체 반도체 장치의 인코딩 회로 및 이를 이용한 리던던시 제어회로
KR100790819B1 (ko) * 2006-07-20 2008-01-02 삼성전자주식회사 반도체 집적 회로 및 그의 제조 방법
US20110134707A1 (en) * 2007-11-02 2011-06-09 Saeng Hwan Kim Block isolation control circuit
KR100913330B1 (ko) * 2007-12-27 2009-08-20 주식회사 동부하이텍 메모리 소자의 테스트 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389715A (en) * 1980-10-06 1983-06-21 Inmos Corporation Redundancy scheme for a dynamic RAM
US4799177A (en) * 1985-12-31 1989-01-17 The Boeing Company Ultrasonic instrumentation for examination of variable-thickness objects
JP2577724B2 (ja) * 1986-07-31 1997-02-05 三菱電機株式会社 半導体記憶装置
JPS6433800A (en) * 1987-07-29 1989-02-03 Toshiba Corp Semiconductor memory
JPH01213893A (ja) * 1988-02-22 1989-08-28 Nec Corp 冗長回路付半導体メモリ
JP2659436B2 (ja) * 1989-08-25 1997-09-30 富士通株式会社 半導体記憶装置
JPH03252998A (ja) * 1990-02-28 1991-11-12 Sharp Corp 半導体記憶装置
KR930004179B1 (ko) * 1990-05-18 1993-05-21 현대전자산업 주식회사 집적회로의 수정(repair) 회로
KR940002272B1 (ko) * 1991-05-24 1994-03-19 삼성전자 주식회사 리던던시 기능을 가지는 반도체 메모리 장치
US5392247A (en) * 1991-09-19 1995-02-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device including redundancy circuit
US5381370A (en) * 1993-08-24 1995-01-10 Cypress Semiconductor Corporation Memory with minimized redundancy access delay

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454632B1 (ko) * 1997-06-30 2005-04-06 주식회사 하이닉스반도체 반도체소자의워드라인리페어장치

Also Published As

Publication number Publication date
JPH09161496A (ja) 1997-06-20
US5764652A (en) 1998-06-09
KR970051400A (ko) 1997-07-29
JP2838684B2 (ja) 1998-12-16

Similar Documents

Publication Publication Date Title
JPH10283783A (ja) 節電機能付き半導体メモリ装置
EP0591776B1 (en) Semiconductor memory device having address transition detector quickly enabling redundancy decoder
US5187686A (en) Control circuit having outputs with differing rise and fall times
JPH02177087A (ja) リダンダンシーデコーダ
KR0172844B1 (ko) 반도체 메모리 소자의 리페어 회로
JP2001110187A (ja) 改良型ｓｒａｍの方法と装置
JPH07141869A (ja) 半導体メモリ回路
KR100680519B1 (ko) 어드레스 버퍼를 제어하기 위한 프로그래밍 가능한 지연 회로를 이용하는 메모리
US5907514A (en) Circuit and method for controlling a redundant memory cell in an integrated memory circuit
KR0161306B1 (ko) 반도체 메모리 장치
US6097645A (en) High speed column redundancy scheme
US5579268A (en) Semiconductor memory device capable of driving word lines at high speed
US7054211B2 (en) Semiconductor memory storage device capable of high operating speed
US5239237A (en) Control circuit having outputs with differing rise and fall times
US5886941A (en) Address decoder and address decoding method
JPH11283371A (ja) アドレス遷移検出回路
US6256238B1 (en) Semiconductor memory device
JPH05128866A (ja) ランダムアクセスメモリの書き込み、読出し制御回路
JPH04346000A (ja) 半導体メモリ装置
US5634061A (en) Instruction decoder utilizing a low power PLA that powers up both AND and OR planes only when successful instruction fetch signal is provided
KR0172431B1 (ko) 저전력 소비용 반도체 메모리장치
KR100348217B1 (ko) 리던던시회로
KR100224791B1 (ko) 반도체 메모리에서 워드라인 구동 회로
US7042750B2 (en) Read only memory devices with independently precharged virtual ground and bit lines
JPH0574190A (ja) ヒユーズ回路、冗長救済判定回路、及び半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee