JPH01213893A - 冗長回路付半導体メモリ - Google Patents
冗長回路付半導体メモリInfo
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- JPH01213893A JPH01213893A JP63039845A JP3984588A JPH01213893A JP H01213893 A JPH01213893 A JP H01213893A JP 63039845 A JP63039845 A JP 63039845A JP 3984588 A JP3984588 A JP 3984588A JP H01213893 A JPH01213893 A JP H01213893A
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- JP
- Japan
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- memory cell
- cell
- signal
- redundant
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000003111 delayed effect Effects 0.000 abstract 1
- 230000003321 amplification Effects 0.000 description 20
- 238000003199 nucleic acid amplification method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 6
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特に冗長回路付半導体
メモリに関する。
メモリに関する。
従来の冗長回路付半導体メモリは第６図のように構成さ
れている。冗長用デコーダ６．７は、第７図のように構
成されており、通常情報記憶用に用いる正規メモリセル
において、欠陥がない場合には、冗長回路を使用する必
要がないため、第７図の点Ｐ１〜Ｐ２ｏを全て切らずに
おく。従って、アドレス信号が入力された時、Ａｉ、Ａ
ｉのうち、どちらかは必ず“Ｈ”レベルとなる為、φの
電位は“Ｌ”レベルとなり、Ｘ、Ｙデコーダが活性化さ
れる。その場合のタイムチャートは第８図のようになる
。正規メモリセルに欠陥があった場合には、その欠陥の
あるメモリセルの番地を選ぶアドレス信号が入力された
時にオンするトランジスタのトレイン側の点Ｐｉを切る
。すると、そのアドレス信号が入力された場合のみφは
“Ｈ”レベルのままなので、Ｘ、Ｙデコーダは活性化さ
れず、冗長用のワード線、またはディジ・７ト線が選ば
れる。その場合のタイムチャートは第９図のようになる
。
れている。冗長用デコーダ６．７は、第７図のように構
成されており、通常情報記憶用に用いる正規メモリセル
において、欠陥がない場合には、冗長回路を使用する必
要がないため、第７図の点Ｐ１〜Ｐ２ｏを全て切らずに
おく。従って、アドレス信号が入力された時、Ａｉ、Ａ
ｉのうち、どちらかは必ず“Ｈ”レベルとなる為、φの
電位は“Ｌ”レベルとなり、Ｘ、Ｙデコーダが活性化さ
れる。その場合のタイムチャートは第８図のようになる
。正規メモリセルに欠陥があった場合には、その欠陥の
あるメモリセルの番地を選ぶアドレス信号が入力された
時にオンするトランジスタのトレイン側の点Ｐｉを切る
。すると、そのアドレス信号が入力された場合のみφは
“Ｈ”レベルのままなので、Ｘ、Ｙデコーダは活性化さ
れず、冗長用のワード線、またはディジ・７ト線が選ば
れる。その場合のタイムチャートは第９図のようになる
。
次に、第４図を用いてメモリセルの情報増幅について概
要を説明する。第５図にそのタイミングチャートを示等
。ここでトランジスタＱｌ、・・・。
要を説明する。第５図にそのタイミングチャートを示等
。ここでトランジスタＱｌ、・・・。
はすべてｎ Ｍ ＯＳ ）ランジスタとして説明するが
他の電界効果トランジスタを用いてもよい。
他の電界効果トランジスタを用いてもよい。
まずプリチャージ信号Ｐをゲート入力信号とするディジ
ット線バランス用のトランジスタＱ１をオン状態とし、
デイジットｇｌＤｉ、Ｄｉの電位をバランスさせる。ま
たデイジット線Ｄｉに接続したダミーセルの容量Ｃ２に
ため込まれた蓄積容量をトランジスタＱ２により引きぬ
き、蓄積電荷をなくす。ここで、あるワード線Ｗｉにつ
ながれたセルの内、デイジット線Ｄｉに接続したセルの
容量Ｃ２はデイジット線Ｄｉに接続したセルの容量Ｃ１
よりも小さい。デイジット線のバランス及びダミーセル
の容量Ｃ２の電荷放出が終了したらトランジスタＱｌ、
Ｑ２をオフ状態とし、Ｘデコーダによりあるワード線Ｗ
ｉを選択する。ワード線Ｗｉが選択されると、そのワー
ド線からゲート入力信号を受取るセルトランジスタＱ３
及びダミーセルトランジスタＱ４がオン状態となり、セ
ルの情報がデイジット線に伝えられる。
ット線バランス用のトランジスタＱ１をオン状態とし、
デイジットｇｌＤｉ、Ｄｉの電位をバランスさせる。ま
たデイジット線Ｄｉに接続したダミーセルの容量Ｃ２に
ため込まれた蓄積容量をトランジスタＱ２により引きぬ
き、蓄積電荷をなくす。ここで、あるワード線Ｗｉにつ
ながれたセルの内、デイジット線Ｄｉに接続したセルの
容量Ｃ２はデイジット線Ｄｉに接続したセルの容量Ｃ１
よりも小さい。デイジット線のバランス及びダミーセル
の容量Ｃ２の電荷放出が終了したらトランジスタＱｌ、
Ｑ２をオフ状態とし、Ｘデコーダによりあるワード線Ｗ
ｉを選択する。ワード線Ｗｉが選択されると、そのワー
ド線からゲート入力信号を受取るセルトランジスタＱ３
及びダミーセルトランジスタＱ４がオン状態となり、セ
ルの情報がデイジット線に伝えられる。
仮にトランジスタＱ３．容ＪｌｔＣ１で構成されたセル
の情報か“Ｈルベルであった場合、ディジフト線Ｄｉの
レベルは変化せず、デイジット線Ｄｉのレベルは容量Ｃ
２の電荷蓄積能力骨だけ電荷が容量Ｃ２に流れ込み電位
が微小量低化する。
の情報か“Ｈルベルであった場合、ディジフト線Ｄｉの
レベルは変化せず、デイジット線Ｄｉのレベルは容量Ｃ
２の電荷蓄積能力骨だけ電荷が容量Ｃ２に流れ込み電位
が微小量低化する。
これによりデイジット線Ｄｉ、Ｄｉ間に微小電位レベル
差が生ずる。
差が生ずる。
逆にセルの情報がＬ ”レベルであった場合、デイジッ
ト線Ｄｉのレベルは容量Ｃ１の電荷蓄積能力骨だけ電荷
が容量Ｃ１に流れ込み、電位が微小量低下する。またデ
イジット線Ｄｉのレベルも上述の通り低下するが、ここ
でＣ１の容量＞Ｃ２の容量であるから、Ｄｉのレベル低
下の方がＤｉのレベル低下より微小量大きく、これによ
りデイジット線Ｄｉ、Ｄｉ間に微小電位レベル差が生ず
る。
ト線Ｄｉのレベルは容量Ｃ１の電荷蓄積能力骨だけ電荷
が容量Ｃ１に流れ込み、電位が微小量低下する。またデ
イジット線Ｄｉのレベルも上述の通り低下するが、ここ
でＣ１の容量＞Ｃ２の容量であるから、Ｄｉのレベル低
下の方がＤｉのレベル低下より微小量大きく、これによ
りデイジット線Ｄｉ、Ｄｉ間に微小電位レベル差が生ず
る。
この微小電位差が生じたところで第１のセンスイネーブ
ル信号ＳＥ１をゲート入力信号とするトランジスタＱ７
をオン状態にする。ここでＣ７は微小電位差検出の為、
サイズを小さくし、トランジスタ能力を小さくしている
。Ｃ７は徐々にオン状態とするとデイジット線の微小電
位差により、Ｃ５，Ｃ６の内、よりデイジット線のレベ
ルが高い方のデイジット線をゲート入力信号とするトラ
ンジスタ側が先にオン状態となり、そのトランジスタで
あるデイジット線のレベルを引きぬく。これによりデイ
ジット線のレベル差は徐々に大きくなる結果となる。
ル信号ＳＥ１をゲート入力信号とするトランジスタＱ７
をオン状態にする。ここでＣ７は微小電位差検出の為、
サイズを小さくし、トランジスタ能力を小さくしている
。Ｃ７は徐々にオン状態とするとデイジット線の微小電
位差により、Ｃ５，Ｃ６の内、よりデイジット線のレベ
ルが高い方のデイジット線をゲート入力信号とするトラ
ンジスタ側が先にオン状態となり、そのトランジスタで
あるデイジット線のレベルを引きぬく。これによりデイ
ジット線のレベル差は徐々に大きくなる結果となる。
ある程度デイジット線のレベルに差がついた所で、Ｃ７
に比べ、十分大きなサイズのＣ８を用いて、第２のセン
スイネーブル信号ＳＥ２により、急速に増幅を行う。
に比べ、十分大きなサイズのＣ８を用いて、第２のセン
スイネーブル信号ＳＥ２により、急速に増幅を行う。
ところで、増幅を行う際ワード線Ｗｉがアクティブとな
ってからＳＥＩがアクティブとなるまでの時間、及びＳ
ＥｌがアクティブとなってがらＳＥ２がアクティブとな
るまでの時間間隔が短いとデイジット線間の微小電位差
が検出できずに誤った情報増幅を行う可能性がある。
ってからＳＥＩがアクティブとなるまでの時間、及びＳ
ＥｌがアクティブとなってがらＳＥ２がアクティブとな
るまでの時間間隔が短いとデイジット線間の微小電位差
が検出できずに誤った情報増幅を行う可能性がある。
従来、この種の冗長回路においては冗長用メモリセルの
情報増幅と正規メモリセルの増幅とが同一の方法（タイ
ミング）で行われていた。すなわち、前述した信号ＳＥ
Ｉ、ＳＥ２の間隔（情報増幅間隔）が同一であった。
情報増幅と正規メモリセルの増幅とが同一の方法（タイ
ミング）で行われていた。すなわち、前述した信号ＳＥ
Ｉ、ＳＥ２の間隔（情報増幅間隔）が同一であった。
上述した従来の冗長回路付半導体メモリは、冗長用メモ
リセルの情報増幅間隔と正規メモルセルの情報増幅間隔
とが同一である為、誤ったセルの情報増幅の可能性が冗
長用と正規のものとで同程度存在し、従って、冗長回路
への置換率が悪いという欠点がある。
リセルの情報増幅間隔と正規メモルセルの情報増幅間隔
とが同一である為、誤ったセルの情報増幅の可能性が冗
長用と正規のものとで同程度存在し、従って、冗長回路
への置換率が悪いという欠点がある。
本発明の目的は冗長回路への置換率の改善された冗長回
路付半導体メモリを提供することにある。
路付半導体メモリを提供することにある。
本発明の冗長回路付半導体メモリは、冗長用メモリセル
に対して情報をアクセスしたのち増幅するタイミングを
正規メモリセルより遅らせる手段を備えているというも
のである。
に対して情報をアクセスしたのち増幅するタイミングを
正規メモリセルより遅らせる手段を備えているというも
のである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の主要部を示す回路図で
ある。
ある。
この実施例は、正規メモリセル１−１と予備行の冗長用
メモリセル２−１とに共通のセンス増幅器８を活性化す
る第１のセンスイネーブル信号ＳＥ１と第２のセンスイ
ネーブル信号ＳＥ２を、冗長用デコーダ６の出力信号φ
の“Ｌ ”、“Ｈ＋＋に応じて、そのまま若しくは所定
時間遅延させてセンス増幅器８に印加する回路手段を有
しているというものである。
メモリセル２−１とに共通のセンス増幅器８を活性化す
る第１のセンスイネーブル信号ＳＥ１と第２のセンスイ
ネーブル信号ＳＥ２を、冗長用デコーダ６の出力信号φ
の“Ｌ ”、“Ｈ＋＋に応じて、そのまま若しくは所定
時間遅延させてセンス増幅器８に印加する回路手段を有
しているというものである。
次に、この実施例の動作について説明する。
第２図（ａ）、（ｂ）はそれぞれ第１の実施例の正規メ
モリセルからの情報増幅動作及び冗長用メモリセルから
の情報増幅動作を示す信号波形図である。
モリセルからの情報増幅動作及び冗長用メモリセルから
の情報増幅動作を示す信号波形図である。
まず冗長用メモリセルを使用しない場合について述べる
。この時、信号φは“Ｌ”レベルなる為、トランジスタ
ＱＩＯ，Ｑｌｌはオフ状態となり、Ｑ９．Ｑ１２がオン
状態となる。従って正規メモリセル１−１のあるＷｉが
選択されると、通常設計値通りのタイミングで増幅動作
が行われる。
。この時、信号φは“Ｌ”レベルなる為、トランジスタ
ＱＩＯ，Ｑｌｌはオフ状態となり、Ｑ９．Ｑ１２がオン
状態となる。従って正規メモリセル１−１のあるＷｉが
選択されると、通常設計値通りのタイミングで増幅動作
が行われる。
次に、冗長用メモリセル使用時の場合について述べる。
この時、信号φは“Ｈ″°°レベルまの為、Ｑ９．ＱＩ
Ｏはオフ状態となり、Ｑ１０゜Ｑｌｌがオン状態となる
。ここで冗長用メモリセルのあるＷｉ′が選択された後
ＳＥＬ、ＳＥ２はそれぞれ遅延回路ＤＬＬ、ＤＬ２を通
りそれぞれＱ１３．Ｑ１４に入力される。この遅延回路
の遅延時間によりＷ ｉ −Ｓ Ｅ １間もしくは５Ｅ
Ｌ−ＳＦ３間の時間間隔を広げることができる。これに
より、冗長用メモリセルの増幅マージンを正規メモリセ
ルにおける増幅マージンより広げることが可能となり置
換率を上げることができる。
Ｏはオフ状態となり、Ｑ１０゜Ｑｌｌがオン状態となる
。ここで冗長用メモリセルのあるＷｉ′が選択された後
ＳＥＬ、ＳＥ２はそれぞれ遅延回路ＤＬＬ、ＤＬ２を通
りそれぞれＱ１３．Ｑ１４に入力される。この遅延回路
の遅延時間によりＷ ｉ −Ｓ Ｅ １間もしくは５Ｅ
Ｌ−ＳＦ３間の時間間隔を広げることができる。これに
より、冗長用メモリセルの増幅マージンを正規メモリセ
ルにおける増幅マージンより広げることが可能となり置
換率を上げることができる。
第３図は本発明の第２の実施例の主要部を示す回路図で
ある。信号波形図は第２図（ａ）。
ある。信号波形図は第２図（ａ）。
（ｂ）と同様である。
本実施例は第１の実施例のようにトランスファゲートを
用いずに、冗長用回路へのセンスイネーブル信号をうる
ため、入力信号ＳＥＩ、ＳＥ２に直接遅延回路ＤＬ３．
ＤＬ４を接続したものであり、ある特定増幅回路の増幅
マージンを広げることができる。
用いずに、冗長用回路へのセンスイネーブル信号をうる
ため、入力信号ＳＥＩ、ＳＥ２に直接遅延回路ＤＬ３．
ＤＬ４を接続したものであり、ある特定増幅回路の増幅
マージンを広げることができる。
これは特に、増幅マージンを広げたい回路が特定できる
場合、すなわち予備例３の冗長用メモリセル３−１のよ
うに、正規メモリセルとは別個のセンス増幅器１０を備
えているものに有効である。
場合、すなわち予備例３の冗長用メモリセル３−１のよ
うに、正規メモリセルとは別個のセンス増幅器１０を備
えているものに有効である。
以上説明したように本発明は冗長用メモリセルの情報増
幅時間間隔を正規メモリセルの増幅時間間隔より広く取
ることにより、セル情報の増幅マージンを大きくし、冗
長用メモリセルへの置換率をよくする効果を有する。
幅時間間隔を正規メモリセルの増幅時間間隔より広く取
ることにより、セル情報の増幅マージンを大きくし、冗
長用メモリセルへの置換率をよくする効果を有する。
第１図は本発明の第１の実施例の主要部を示す回路図、
第２図（ａ）、（ｂ）は第１の実施例の正規メモリセル
及び冗長用メモリセルの情報増幅動作を説明するための
信号波形図、第３図は第２の実施例の主要部を示す回路
図、第４図及び第５図は従来例の主要部を示す回路図及
び信号波形図、第６図は冗長回路付半導体メモリのブロ
ック図、第７図は冗長用デコーダの回路図、第８図及び
第９図は正規メモリセル及び冗長用デコーダの信号波形
図である。 １・・・正規メモリセルアレー、１−１・・・正規メモ
リセル、２・・・予備行、２−１・・・冗長用メモリセ
ル、３・・・予備列、３−１・・・冗長用メモリセル、
４・・・Ｘデコーダ、５・・・Ｙデコーダ、６．７・・
・冗長用デコーダ、８．９．１０・・・センス増幅器、
ＡＩ。 Ａ２．・・・、Ａ２Ｑ・・・アドレス信号、Ｃ１，Ｃ２
・・・蓄積容量、Ｄｉ、Ｄｉ・・・デイジット線（又は
信号）、ＤＬＩ〜ＤＬ４・・・遅延回路、工・・・イン
バータ、Ｑ１〜Ｑ４・・・ｎＭＯＳトランジスタ、ＳＥ
ｌ・・・第１のセンスイネーブル信号、ＳＦ２・・・第
２のセンスイネーブル信号、Ｗ ｉ 、 Ｗ ｉ ’・
・・ワード線（又は信号）、φ・・・冗長用デコーダの
出力信号。
第２図（ａ）、（ｂ）は第１の実施例の正規メモリセル
及び冗長用メモリセルの情報増幅動作を説明するための
信号波形図、第３図は第２の実施例の主要部を示す回路
図、第４図及び第５図は従来例の主要部を示す回路図及
び信号波形図、第６図は冗長回路付半導体メモリのブロ
ック図、第７図は冗長用デコーダの回路図、第８図及び
第９図は正規メモリセル及び冗長用デコーダの信号波形
図である。 １・・・正規メモリセルアレー、１−１・・・正規メモ
リセル、２・・・予備行、２−１・・・冗長用メモリセ
ル、３・・・予備列、３−１・・・冗長用メモリセル、
４・・・Ｘデコーダ、５・・・Ｙデコーダ、６．７・・
・冗長用デコーダ、８．９．１０・・・センス増幅器、
ＡＩ。 Ａ２．・・・、Ａ２Ｑ・・・アドレス信号、Ｃ１，Ｃ２
・・・蓄積容量、Ｄｉ、Ｄｉ・・・デイジット線（又は
信号）、ＤＬＩ〜ＤＬ４・・・遅延回路、工・・・イン
バータ、Ｑ１〜Ｑ４・・・ｎＭＯＳトランジスタ、ＳＥ
ｌ・・・第１のセンスイネーブル信号、ＳＦ２・・・第
２のセンスイネーブル信号、Ｗ ｉ 、 Ｗ ｉ ’・
・・ワード線（又は信号）、φ・・・冗長用デコーダの
出力信号。
Claims (1)
- 冗長用メモリセルに対して情報をアクセスしたのち増幅
するタイミングを正規メモリセルより遅らせる手段を備
えていることを特徴とする冗長回路付半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039845A JPH01213893A (ja) | 1988-02-22 | 1988-02-22 | 冗長回路付半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039845A JPH01213893A (ja) | 1988-02-22 | 1988-02-22 | 冗長回路付半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01213893A true JPH01213893A (ja) | 1989-08-28 |
Family
ID=12564299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63039845A Pending JPH01213893A (ja) | 1988-02-22 | 1988-02-22 | 冗長回路付半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01213893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09161496A (ja) * | 1995-12-11 | 1997-06-20 | Lg Semicon Co Ltd | 半導体メモリ素子のリペア回路 |
-
1988
- 1988-02-22 JP JP63039845A patent/JPH01213893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09161496A (ja) * | 1995-12-11 | 1997-06-20 | Lg Semicon Co Ltd | 半導体メモリ素子のリペア回路 |
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