JPH04346000A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04346000A JPH04346000A JP3205070A JP20507091A JPH04346000A JP H04346000 A JPH04346000 A JP H04346000A JP 3205070 A JP3205070 A JP 3205070A JP 20507091 A JP20507091 A JP 20507091A JP H04346000 A JPH04346000 A JP H04346000A
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- Japan
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- path
- memory device
- semiconductor memory
- signal
- mode sensing
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- 230000003111 delayed effect Effects 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 claims description 21
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- 230000003213 activating effect Effects 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 4
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- 230000006870 function Effects 0.000 description 7
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は冗長（Ｒｅｄｕｎｄａｎ
ｃｙ）機能を有する半導体メモリ装置に関するもので、
特にチップのリペア可否を判断して動作モードを決定す
る装置に関するものである。
ｃｙ）機能を有する半導体メモリ装置に関するもので、
特にチップのリペア可否を判断して動作モードを決定す
る装置に関するものである。
【０００２】
【従来の技術】一般的に、半導体メモリ装置は、ノーマ
ルセルアレイの外にスペアセルアレイを持っている。上
記スペアセルアレイにあるスペアセルは上記ノーマルセ
ルアレイにあるセルに欠陥が発生したとき、そのノーマ
ルセルの代わりに交替される。このような機能を遂行す
るためには、欠陥アドレスを認知することができるヒュ
ーズ回路等の感知手段と、上記感知された欠陥アドレス
からスペアセルアレイの冗長（Ｒｅｄｕｎｄａｎｔ ）
ワードラインを選択するための冗長（Ｒｅｄｕｎｄａｎ
ｔ ）デコーダなどが基本的に必要である。また、メモ
リ装置は冗長（Ｒｅｄｕｎｄａｎｃｙ）機能を内装して
いるため、ノーマル動作モードを遂行するか、冗長（Ｒ
ｅｄｕｎｄａｎｔ ）動作モードを遂行するのがよいか
を内部的に決定しなければならない。上記のような選択
はロウ（ＲＯＷ）アドレスでなされる。公知のように、
ロウアドレスはメモリセルアレイのワードラインをデコ
ーディングし、ワードラインの電位を引き上げるブース
ト（ｂｏｏｓｔ ）クロックのホールディング時間を決
定するのに使用される。メモリで不良セルのリペア（冗
長（Ｒｅｄｕｎｄａｎｃｙ）動作）が必要とすると、ヒ
ューズ（ｆｕｓｅ）を断切する（冗長（Ｒｅｄｕｎｄａ
ｎｔ ）動作）。ヒューズを断切する方法には電気的に
する方法とレーザービームを利用する方法がある。
ルセルアレイの外にスペアセルアレイを持っている。上
記スペアセルアレイにあるスペアセルは上記ノーマルセ
ルアレイにあるセルに欠陥が発生したとき、そのノーマ
ルセルの代わりに交替される。このような機能を遂行す
るためには、欠陥アドレスを認知することができるヒュ
ーズ回路等の感知手段と、上記感知された欠陥アドレス
からスペアセルアレイの冗長（Ｒｅｄｕｎｄａｎｔ ）
ワードラインを選択するための冗長（Ｒｅｄｕｎｄａｎ
ｔ ）デコーダなどが基本的に必要である。また、メモ
リ装置は冗長（Ｒｅｄｕｎｄａｎｃｙ）機能を内装して
いるため、ノーマル動作モードを遂行するか、冗長（Ｒ
ｅｄｕｎｄａｎｔ ）動作モードを遂行するのがよいか
を内部的に決定しなければならない。上記のような選択
はロウ（ＲＯＷ）アドレスでなされる。公知のように、
ロウアドレスはメモリセルアレイのワードラインをデコ
ーディングし、ワードラインの電位を引き上げるブース
ト（ｂｏｏｓｔ ）クロックのホールディング時間を決
定するのに使用される。メモリで不良セルのリペア（冗
長（Ｒｅｄｕｎｄａｎｃｙ）動作）が必要とすると、ヒ
ューズ（ｆｕｓｅ）を断切する（冗長（Ｒｅｄｕｎｄａ
ｎｔ ）動作）。ヒューズを断切する方法には電気的に
する方法とレーザービームを利用する方法がある。
【０００３】
【発明が解決しようとしている課題】図１は従来のメモ
リ装置における外部のアドレスから冗長（Ｒｅｄｕｎｄ
ａｎｔ ）ロウデコーディングまたはノーマルロウデコ
ーディングが遂行される過程を示すブロック図である。 図示のように、外部で入力されるアドレスＸＡはロウア
ドレスバッファ１０を通じてロウアドレスＲＡに変換さ
れる。このロウアドレスＲＡは、第１および第２遅延回
路２０、３０を通過した後にブーストクロックジェネレ
ータ４０と冗長（Ｒｅｄｕｎｄａｎｔ ）イネーブル回
路６０に入力される。 また、一方では、ロウヒューズ回路５０に入力されて欠
陥が発生されたセルに該当するロウアドレスのある場合
、その状態が感知され、それを知らせるヒューズ信号Ｆ
ｏが冗長イネーブル回路６０に入力される。ここで、注
目する点は同一のロウアドレスＲＡが第１および第２遅
延回路２０、３０を通じた経路とロウヒューズ回路５０
を通じた経路に分離されてアクセスされることである。 その理由は上記ロウヒューズ回路５０で欠陥セルに該当
するロウアドレスを感知するまでの間、そのロウアドレ
スを第１および第２遅延回路２０、３０を通じて遅延さ
せて同期をとるためである。それで、上記ロウヒューズ
回路５０による感知結果、欠陥セルに該当するロウアド
レスが存在すると、上記冗長（Ｒｅｄｕｎｄａｎｔ ）
イネーブル回路６０は冗長（Ｒｅｄｕｎｄａｎｔ ）イ
ネーブル信号ＲＲＥを出力して欠陥セルのリペア動作（
冗長（Ｒｅｄｕｎｄａｎｔ） 動作モード）が遂行され
るようにする。上記活性化された冗長（Ｒｅｄｕｎｄａ
ｎｔ ）イネーブル信号ＲＲＥはブーストクロックジェ
ネレータ４０で出力されるブーストクロックＢＳＴをデ
コーディングするブーストクロックデコーダ７０をディ
スエイブルさせてノーマルロウデコーダ１００が動作し
ないようにする。したがって、冗長（Ｒｅｄｕｎｄａｎ
ｔ ）ロウデコーダ９０が上記活性化された冗長（Ｒｅ
ｄｕｎｄａｎｔ ）イネーブル信号ＲＲＥとブーストク
ロックＢＳＴを入力してノーマルセルアレイにある該当
冗長（Ｒｅｄｕｎｄａｎｔ ）ワードラインを選択する
。また、一方に上記ロウヒューズ回路５０による感知結
果、リペアをする必要がない場合（即ち、欠陥を有する
セルがないので欠陥セルに該当するロウアドレスが感知
されない場合）、上記冗長（Ｒｅｄｕｎｄａｎｔ ）ロ
ウデコーダ９０は動作しない。 この場合にも、冗長（Ｒｅｄｕｎｄａｎｔ ）動作モー
ドにするかノーマル動作モードにするかを感知するため
の手段、即ち第１および第２遅延回路２０、３０とロウ
ヒューズ回路５０は動作される。
リ装置における外部のアドレスから冗長（Ｒｅｄｕｎｄ
ａｎｔ ）ロウデコーディングまたはノーマルロウデコ
ーディングが遂行される過程を示すブロック図である。 図示のように、外部で入力されるアドレスＸＡはロウア
ドレスバッファ１０を通じてロウアドレスＲＡに変換さ
れる。このロウアドレスＲＡは、第１および第２遅延回
路２０、３０を通過した後にブーストクロックジェネレ
ータ４０と冗長（Ｒｅｄｕｎｄａｎｔ ）イネーブル回
路６０に入力される。 また、一方では、ロウヒューズ回路５０に入力されて欠
陥が発生されたセルに該当するロウアドレスのある場合
、その状態が感知され、それを知らせるヒューズ信号Ｆ
ｏが冗長イネーブル回路６０に入力される。ここで、注
目する点は同一のロウアドレスＲＡが第１および第２遅
延回路２０、３０を通じた経路とロウヒューズ回路５０
を通じた経路に分離されてアクセスされることである。 その理由は上記ロウヒューズ回路５０で欠陥セルに該当
するロウアドレスを感知するまでの間、そのロウアドレ
スを第１および第２遅延回路２０、３０を通じて遅延さ
せて同期をとるためである。それで、上記ロウヒューズ
回路５０による感知結果、欠陥セルに該当するロウアド
レスが存在すると、上記冗長（Ｒｅｄｕｎｄａｎｔ ）
イネーブル回路６０は冗長（Ｒｅｄｕｎｄａｎｔ ）イ
ネーブル信号ＲＲＥを出力して欠陥セルのリペア動作（
冗長（Ｒｅｄｕｎｄａｎｔ） 動作モード）が遂行され
るようにする。上記活性化された冗長（Ｒｅｄｕｎｄａ
ｎｔ ）イネーブル信号ＲＲＥはブーストクロックジェ
ネレータ４０で出力されるブーストクロックＢＳＴをデ
コーディングするブーストクロックデコーダ７０をディ
スエイブルさせてノーマルロウデコーダ１００が動作し
ないようにする。したがって、冗長（Ｒｅｄｕｎｄａｎ
ｔ ）ロウデコーダ９０が上記活性化された冗長（Ｒｅ
ｄｕｎｄａｎｔ ）イネーブル信号ＲＲＥとブーストク
ロックＢＳＴを入力してノーマルセルアレイにある該当
冗長（Ｒｅｄｕｎｄａｎｔ ）ワードラインを選択する
。また、一方に上記ロウヒューズ回路５０による感知結
果、リペアをする必要がない場合（即ち、欠陥を有する
セルがないので欠陥セルに該当するロウアドレスが感知
されない場合）、上記冗長（Ｒｅｄｕｎｄａｎｔ ）ロ
ウデコーダ９０は動作しない。 この場合にも、冗長（Ｒｅｄｕｎｄａｎｔ ）動作モー
ドにするかノーマル動作モードにするかを感知するため
の手段、即ち第１および第２遅延回路２０、３０とロウ
ヒューズ回路５０は動作される。
【０００４】いずれにしても、冗長（Ｒｅｄｕｎｄａｎ
ｔ ）動作モードに遂行されてもノーマル動作モードに
遂行されても相関なしに、ワードラインを選択するロウ
アドレスは上記第１および第２遅延回路２０、３０を通
じて遅延される。これはメモリでリペアは必要ない状態
においても不必要にアドレスアクセス時間を遅延させる
ので、上記従来の装置においてはノーマル動作モードに
おけるアクセルタイムを長くしてメモリの全般的な動作
速度を低下させる問題点になっていた。
ｔ ）動作モードに遂行されてもノーマル動作モードに
遂行されても相関なしに、ワードラインを選択するロウ
アドレスは上記第１および第２遅延回路２０、３０を通
じて遅延される。これはメモリでリペアは必要ない状態
においても不必要にアドレスアクセス時間を遅延させる
ので、上記従来の装置においてはノーマル動作モードに
おけるアクセルタイムを長くしてメモリの全般的な動作
速度を低下させる問題点になっていた。
【０００５】本発明はかかる問題に鑑みなされたもので
あり、冗長（Ｒｅｄｕｎｄａｎｃｙ）機能を有する半導
体メモリ装置における動作モードを判断する過程で不必
要な遅延時間を除去することができる半導体メモリ装置
を提供しようとするものである。
あり、冗長（Ｒｅｄｕｎｄａｎｃｙ）機能を有する半導
体メモリ装置における動作モードを判断する過程で不必
要な遅延時間を除去することができる半導体メモリ装置
を提供しようとするものである。
【０００６】
【課題を解決するための手段】この課題を解決するため
本発明の半導体メモリ装置は以下に示す構成を備える。 すなわち、欠陥のあるノーマルセルをスペアセルに代替
する半導体メモリ装置において、ＣＭＯＳ電圧レベルに
整形された信号を通過させる第１経路と、遅延手段を通
して前記信号を通過させる第２経路と、前記第１、第２
経路に連結され、ヒューズの開閉によって発生するモー
ド感知信号により、前記第１、第２経路の一方を選択す
る経路選択手段とを備える。
本発明の半導体メモリ装置は以下に示す構成を備える。 すなわち、欠陥のあるノーマルセルをスペアセルに代替
する半導体メモリ装置において、ＣＭＯＳ電圧レベルに
整形された信号を通過させる第１経路と、遅延手段を通
して前記信号を通過させる第２経路と、前記第１、第２
経路に連結され、ヒューズの開閉によって発生するモー
ド感知信号により、前記第１、第２経路の一方を選択す
る経路選択手段とを備える。
【０００７】
【実施例】以下、図面を参照にしながら本発明に係る実
施例を詳細に説明する。
施例を詳細に説明する。
【０００８】図２は本発明による装置を内装するメモリ
における冗長（Ｒｅｄｕｎｄａｎｔ ）ロウデコーディ
ングおよびノーマルロウデコーディング部程を示す。尚
、図示のブロック構成図で点線で表示された部分２００
を除いたその他の構成要素は、上述の図１に図示のもの
と同一に構成されているので、図１のものと同一の符号
を各々使用している。上記部分２００は本実施例の核心
になる部分であって、第２遅延回路１３０とモード感知
回路１１０および経路選択回路１２０を包含している。 第２遅延回路１３０は第１遅延回路２０の出力を第２経
路２０２を通じて入力する。経路選択回路１２０は第１
経路２０１を通じて伝送される第１遅延回路２０の出力
と第２経路２０２を通じて伝送される第２遅延回路１３
０の出力を入力する。ここで、第１経路２０１は第１遅
延回路２０の出力端から上記第２遅延回路１３０を経ら
ないで、経路選択回路１２０の入力端に至る伝送線路を
いい、第２経路２０２は第１遅延回路２０の出力端から
第２遅延回路１３０を経て経路選択回路１２０の入力端
に至る伝送線路を示している。経路選択回路１２０はモ
ード感知回路１０から出力されるモード感知信号ＭＤの
状態により上記第１および第２経路２０１、２０２中の
ある一つを選択してブーストクロックジェネレータ４０
および冗長（Ｒｅｄｕｎｄａｎｔ ）イネーブル回路６
０に連結させる。モード感知回路１１０はロウアドレス
ストローブ信号（ＲＡＳ）のアクティブにより発生する
クロックφＲ によって制御される。
における冗長（Ｒｅｄｕｎｄａｎｔ ）ロウデコーディ
ングおよびノーマルロウデコーディング部程を示す。尚
、図示のブロック構成図で点線で表示された部分２００
を除いたその他の構成要素は、上述の図１に図示のもの
と同一に構成されているので、図１のものと同一の符号
を各々使用している。上記部分２００は本実施例の核心
になる部分であって、第２遅延回路１３０とモード感知
回路１１０および経路選択回路１２０を包含している。 第２遅延回路１３０は第１遅延回路２０の出力を第２経
路２０２を通じて入力する。経路選択回路１２０は第１
経路２０１を通じて伝送される第１遅延回路２０の出力
と第２経路２０２を通じて伝送される第２遅延回路１３
０の出力を入力する。ここで、第１経路２０１は第１遅
延回路２０の出力端から上記第２遅延回路１３０を経ら
ないで、経路選択回路１２０の入力端に至る伝送線路を
いい、第２経路２０２は第１遅延回路２０の出力端から
第２遅延回路１３０を経て経路選択回路１２０の入力端
に至る伝送線路を示している。経路選択回路１２０はモ
ード感知回路１０から出力されるモード感知信号ＭＤの
状態により上記第１および第２経路２０１、２０２中の
ある一つを選択してブーストクロックジェネレータ４０
および冗長（Ｒｅｄｕｎｄａｎｔ ）イネーブル回路６
０に連結させる。モード感知回路１１０はロウアドレス
ストローブ信号（ＲＡＳ）のアクティブにより発生する
クロックφＲ によって制御される。
【０００９】図３は図２の部分２００の内部構成を示す
ゲートの回路である。モード感知回路１１０はクロック
φＲ を遅延させ、それのパルス幅を調整するために３
つの直列連結されたインバーター１１１、１１２、１１
３とＮＡＮＤゲート１１４を有する。クロックφＲ は
ロウアドレスストローブ信号ＲＡＳ／（ここで“／”記
号は反転を意味する。以下同様）がアクティブされるこ
とを感知してイネーブル（“ハイ”状態）される信号で
あり、上記インバーターとＮＡＮＤゲートによって一つ
のパルス遅延された後に上記ＮＡＮＤゲート１１４の出
力端で“ハイ”状態と示す。ＮＡＮＤゲート１１４の出
力パルスはインバーター１１５を通じてトランスミッシ
ョンゲート１１７の一方の制御電極に印加される。トラ
ンスミッションゲート１１７は二つのＮチャンネルＭＯ
Ｓトランジスタとなっている。
ゲートの回路である。モード感知回路１１０はクロック
φＲ を遅延させ、それのパルス幅を調整するために３
つの直列連結されたインバーター１１１、１１２、１１
３とＮＡＮＤゲート１１４を有する。クロックφＲ は
ロウアドレスストローブ信号ＲＡＳ／（ここで“／”記
号は反転を意味する。以下同様）がアクティブされるこ
とを感知してイネーブル（“ハイ”状態）される信号で
あり、上記インバーターとＮＡＮＤゲートによって一つ
のパルス遅延された後に上記ＮＡＮＤゲート１１４の出
力端で“ハイ”状態と示す。ＮＡＮＤゲート１１４の出
力パルスはインバーター１１５を通じてトランスミッシ
ョンゲート１１７の一方の制御電極に印加される。トラ
ンスミッションゲート１１７は二つのＮチャンネルＭＯ
Ｓトランジスタとなっている。
【００１０】一方、電源電圧端Ｖｃｃに連結されたヒュ
ーズ１１６はレザービーム等で断切することができるも
のである。上記トランスミッションゲート１１７はφＲ
によって発生されたパルスの間ヒューズ１１６と接地
電圧端Ｖｓｓとの間にチャンネル通路が連結されており
、他方電極とヒューズ１１６との間にはインバーター１
１８が連結されている。このインバーター１１８の出力
を反転させるインバーター１１９の出力ＭＤは現在の状
態がリペアになった冗長（Ｒｅｄｕｎｄａｎｔ ）モー
ドであるか、ノーマルモードであるかを経路選択回路１
２０に知らせる信号になる。
ーズ１１６はレザービーム等で断切することができるも
のである。上記トランスミッションゲート１１７はφＲ
によって発生されたパルスの間ヒューズ１１６と接地
電圧端Ｖｓｓとの間にチャンネル通路が連結されており
、他方電極とヒューズ１１６との間にはインバーター１
１８が連結されている。このインバーター１１８の出力
を反転させるインバーター１１９の出力ＭＤは現在の状
態がリペアになった冗長（Ｒｅｄｕｎｄａｎｔ ）モー
ドであるか、ノーマルモードであるかを経路選択回路１
２０に知らせる信号になる。
【００１１】また、経路選択回路１２０は上記モード感
知信号ＭＤによって制御される２つの第１および第２Ｃ
ＭＯＳトランスミッションゲート１２１、１２３を有し
ている。第１トランスミッションゲート１２１のｎ型ゲ
ートと第２トランスミッションゲート１２３のｐ型ゲー
トにモード感知信号ＭＤが印加され、この他方ゲートに
はインバーター１２２を通じて上記モード関知信号ＭＤ
の反転された信号が印加される。第１トランスミッショ
ンゲート１２１のチャンネル通路は上記第１経路２０１
と図２のブーストクロックジェネレータ４０の入力端と
の間に連結され、第２トランスミッションゲート１２３
のチャンネル通路は第２経路２０２と上記ブーストクロ
ックジェネレータ４０の入力端との間に連結されている
。それで、モード感知信号ＭＤの論理状態により、経路
選択回路１２０においては第１経路２０１または第２経
路２０２を選択することができる。
知信号ＭＤによって制御される２つの第１および第２Ｃ
ＭＯＳトランスミッションゲート１２１、１２３を有し
ている。第１トランスミッションゲート１２１のｎ型ゲ
ートと第２トランスミッションゲート１２３のｐ型ゲー
トにモード感知信号ＭＤが印加され、この他方ゲートに
はインバーター１２２を通じて上記モード関知信号ＭＤ
の反転された信号が印加される。第１トランスミッショ
ンゲート１２１のチャンネル通路は上記第１経路２０１
と図２のブーストクロックジェネレータ４０の入力端と
の間に連結され、第２トランスミッションゲート１２３
のチャンネル通路は第２経路２０２と上記ブーストクロ
ックジェネレータ４０の入力端との間に連結されている
。それで、モード感知信号ＭＤの論理状態により、経路
選択回路１２０においては第１経路２０１または第２経
路２０２を選択することができる。
【００１２】一方、図示のように、第１遅延回路２０は
バッファーリングされたロウアドレスＲＡＯ、ＲＡＯ／
を入力とするＮＯＲゲートとなっており、第２遅延回路
３０は上記ＮＯＲゲート２０の出力を所定時間の間遅延
させるインバーター３１、３２、３３、３４で構成され
ている。第２遅延回路３０におけるインバーター個数は
必要に応じて決定する。
バッファーリングされたロウアドレスＲＡＯ、ＲＡＯ／
を入力とするＮＯＲゲートとなっており、第２遅延回路
３０は上記ＮＯＲゲート２０の出力を所定時間の間遅延
させるインバーター３１、３２、３３、３４で構成され
ている。第２遅延回路３０におけるインバーター個数は
必要に応じて決定する。
【００１３】以下、上記図３を参照して本発明によるモ
ード選択動作に関して説明する。まず、メモリ装置でリ
ペアが必要とする時にはヒューズ１１６がレーザービー
ムによって断切される。ヒューズが断切されると、クロ
ックφＲ によってＮチャンネルトランスミッションゲ
ート１１７の一方の電極に“ハイ”状態の信号が印加さ
れているので、上記ヒューズ１１６に接続されたノード
１０２は電源電圧と遮断されることによって、“ロウ”
状態に落とされ、トランスミッションゲート１１７の他
方の電極にインバーター１１８を通じて“ハイ”状態の
信号が印加される。結果的に、モード感知信号ＭＤは、
“ロウ”状態になることによって、冗長（Ｒｅｄｕｎｄ
ａｎｔ ）動作モードであることを示す。
ード選択動作に関して説明する。まず、メモリ装置でリ
ペアが必要とする時にはヒューズ１１６がレーザービー
ムによって断切される。ヒューズが断切されると、クロ
ックφＲ によってＮチャンネルトランスミッションゲ
ート１１７の一方の電極に“ハイ”状態の信号が印加さ
れているので、上記ヒューズ１１６に接続されたノード
１０２は電源電圧と遮断されることによって、“ロウ”
状態に落とされ、トランスミッションゲート１１７の他
方の電極にインバーター１１８を通じて“ハイ”状態の
信号が印加される。結果的に、モード感知信号ＭＤは、
“ロウ”状態になることによって、冗長（Ｒｅｄｕｎｄ
ａｎｔ ）動作モードであることを示す。
【００１４】さて、モード感知信号ＭＤが“ロウ”状態
になると、経路選択回路１２０の第２トランスミッショ
ンゲート１２３のみが解放され、第１トランスミッショ
ンゲート１２１は遮断される。従って、図２のロウアド
レスバッファ１０から出力されたロウアドレスＲＡＯ、
ＲＡＯ／は第１遅延回路２０−第２遅延回路１３０−第
２トランスミッションゲート１２３と通じてブーストク
ロックジェネレータ４０および冗長（Ｒｅｄｕｎｄａｎ
ｔ ）イネーブル回路６０に供給される。これによって
メモリのリペア状態、即ち、冗長（Ｒｅｄｕｎｄａｎｔ
）動作モードが遂行される。
になると、経路選択回路１２０の第２トランスミッショ
ンゲート１２３のみが解放され、第１トランスミッショ
ンゲート１２１は遮断される。従って、図２のロウアド
レスバッファ１０から出力されたロウアドレスＲＡＯ、
ＲＡＯ／は第１遅延回路２０−第２遅延回路１３０−第
２トランスミッションゲート１２３と通じてブーストク
ロックジェネレータ４０および冗長（Ｒｅｄｕｎｄａｎ
ｔ ）イネーブル回路６０に供給される。これによって
メモリのリペア状態、即ち、冗長（Ｒｅｄｕｎｄａｎｔ
）動作モードが遂行される。
【００１５】これとは逆に、リペアが必要ない状態、即
ち欠陥を有するノーマルセルが存在しない場合、上記ヒ
ューズ１１６は断切されないし、この場合には上記ノー
ド１０２の電位は“ハイ”状態を維持する。従って、モ
ード感知信号ＭＤが“ハイ”状態であり、これは経路選
択回路１２０が第１トランスミッションゲート１２１の
解放によって第１遅延回路２０−第１トランスミッショ
ンゲート１２１に通ずる第１経路２０１が選択される。 ノーマル動作モードにおいては前述した冗長（Ｒｅｄｕ
ｎｄａｎｔ ）動作モードにおいてのようにロウアドレ
スのアクセス時間を遅延させる必要がないので、第２遅
延回路３０が使用されないようになる。
ち欠陥を有するノーマルセルが存在しない場合、上記ヒ
ューズ１１６は断切されないし、この場合には上記ノー
ド１０２の電位は“ハイ”状態を維持する。従って、モ
ード感知信号ＭＤが“ハイ”状態であり、これは経路選
択回路１２０が第１トランスミッションゲート１２１の
解放によって第１遅延回路２０−第１トランスミッショ
ンゲート１２１に通ずる第１経路２０１が選択される。 ノーマル動作モードにおいては前述した冗長（Ｒｅｄｕ
ｎｄａｎｔ ）動作モードにおいてのようにロウアドレ
スのアクセス時間を遅延させる必要がないので、第２遅
延回路３０が使用されないようになる。
【００１６】以上説明したように本実施例によれば、ノ
ーマル動作時にＲＡＳアクセスタイム（Ｔｒａｃ ：
ＲＡＳがアクティブされ、Ｄｏｕｔが出るまでの時間）
が従来より２ｎｓ程速くなる。
ーマル動作時にＲＡＳアクセスタイム（Ｔｒａｃ ：
ＲＡＳがアクティブされ、Ｄｏｕｔが出るまでの時間）
が従来より２ｎｓ程速くなる。
【００１７】上述のように、本実施例では、冗長（Ｒｅ
ｄｕｎｄａｎｔ ）またはノーマル動作モードの選択を
ロウアドレスがデコーディングされる前に行ない、ノー
マル動作である場合にはアドレスアクセスを不必要に遅
延させないようにする。これによって、ノーマル動作時
にロウアドレスアクセスタイムを短縮させる効果がある
。
ｄｕｎｄａｎｔ ）またはノーマル動作モードの選択を
ロウアドレスがデコーディングされる前に行ない、ノー
マル動作である場合にはアドレスアクセスを不必要に遅
延させないようにする。これによって、ノーマル動作時
にロウアドレスアクセスタイムを短縮させる効果がある
。
【００１８】尚、実施例ではヒューズを切断する手段と
してレーザビームを用いたが、電気的に切断するように
しても良い。
してレーザビームを用いたが、電気的に切断するように
しても良い。
【００１９】
【発明の効果】以上説明したように本発明によれば、冗
長（Ｒｅｄｕｎｄａｎｃｙ）機能を有する半導体メモリ
装置における動作モードを判断する過程で不必要な遅延
時間を除去できる半導体メモリ装置を提供できるように
なる。
長（Ｒｅｄｕｎｄａｎｃｙ）機能を有する半導体メモリ
装置における動作モードを判断する過程で不必要な遅延
時間を除去できる半導体メモリ装置を提供できるように
なる。
【図１】従来の冗長（Ｒｅｄｕｎｄａｎｔ ）機能を有
するメモリ装置の一部構成図である。
するメモリ装置の一部構成図である。
【図２】実施例における冗長（Ｒｅｄｕｎｄａｎｔ ）
機能を有するメモリ装置の一部構成図である。
機能を有するメモリ装置の一部構成図である。
【図３】図２の符号２００のゲート回路図である。
１０ ロウアドレスバッファ
２０ 第１遅延回路
３０、１３０ 第２遅延回路
４０、７０ ブーストクロックジェネレータ５０
ロウヒューズ回路 ６０ 冗長イネーブル回路 ９０ 冗長ロウデコーダ １００ ノーマルロウデコーダ １１０ モード感知回路 １２０ 経路選択回路
ロウヒューズ回路 ６０ 冗長イネーブル回路 ９０ 冗長ロウデコーダ １００ ノーマルロウデコーダ １１０ モード感知回路 １２０ 経路選択回路
Claims (10)
- 【請求項１】 欠陥のあるノーマルセルをスペアセル
に代替する半導体メモリ装置において、ＣＭＯＳ電圧レ
ベルに整形された信号を通過させる第１経路と、遅延手
段を通して前記信号を通過させる第２経路と、前記第１
、第２経路に連結され、ヒューズの開閉によって発生す
るモード感知信号により、前記第１、第２経路の一方を
選択する経路選択手段とを備えることを特徴とする半導
体メモリ装置。 - 【請求項２】 前記経路選択手段は、前記第１経路と
冗長イネーブル回路もしくはブーストジェネレータ間に
連結されたチャネル、及び前記モード感知信号を受ける
制御ゲートを有する第１のトランスミッションゲートと
、前記第２経路と冗長イネーブル回路もしくはブースト
ジェネレータ間に連結されたチャネル、及び前記モード
感知信号を受ける制御ゲートを有する第２のトランスミ
ッションゲートとを備えることを特徴とする請求項１に
記載の半導体メモリ装置。 - 【請求項３】 前記第１経路は前記ヒューズが連結さ
れている場合に選択され、前記第２経路は前記ヒューズ
が断切された場合に選択されることを特徴とする請求項
１に記載の半導体メモリ装置。 - 【請求項４】 前記モード感知信号にはヒューズの開
閉に応じた第１、第２の位相を有しており、第２の位相
は第１の位相の反対であることを特徴とする請求項１に
記載の半導体メモリ装置。 - 【請求項５】 冗長機能を有する半導体メモリ装置に
おいて、ヒューズの開閉により異なる状態の位相を有す
るモード感知信号を発生するモード感知手段と、ＣＭＯ
Ｓ電圧レベルに整形された信号を通過させる第１経路と
、所定の遅延手段によって前記信号を遅延させ通過させ
る第２経路と、前記第１、第２経路と接続され、ヒュー
ズの開閉によって発生するモード感知信号に応じて前記
第１、第２経路の一方を選択すると共に、当該選択した
経路を出力端子に接続する経路選択手段と、該経路選択
手段からの出力を受け、前記信号によって選択されたワ
ードラインの電位を所定レベルに引き上げるブースト手
段と、前記経路選択手段からの出力に応じて冗長デコー
ド処理を付勢或いは消勢する手段とを備えることを特徴
とする半導体メモリ装置。 - 【請求項６】 前記第１経路は、前記モード感知信号
が第１位相である場合に選択されることを特徴とする請
求項５に記載の半導体メモリ装置。 - 【請求項７】 前記付勢或いは消勢する手段は、前記
第１経路が選択されたときには冗長デコード処理を消勢
する信号を発生することを特徴とする請求項６に記載の
半導体メモリ装置。 - 【請求項８】 前記第２経路は、前記モード感知信号
が前記第１位相とは反対の位相の第２位相である場合に
選択されることを特徴とする請求項５に記載の半導体メ
モリ装置。 - 【請求項９】 前記付勢或いは消勢する手段は、前記
第２経路が選択されたときには冗長デコード処理を付勢
する信号を発生することを特徴とする請求項８に記載の
半導体メモリ装置。 - 【請求項１０】 前記経路選択手段は、前記第１経路
と前記出力端との間に接続されたチャンネル、及び前記
モード感知信号を受信するための制御ゲートとを備えた
ＣＭＯＳ型の第１トランスミッションゲートと、前記第
２経路と前記出力端との間に接続されたチャンネル、及
び前記モード感知信号を受信するための制御ゲートとを
備えたＣＭＯＳ型の第２トランスミッションゲートとを
備えることを特徴とする請求項５に記載の半導体メモリ
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8454/1991 | 1991-05-24 | ||
| KR1019910008454A KR940002272B1 (ko) | 1991-05-24 | 1991-05-24 | 리던던시 기능을 가지는 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346000A true JPH04346000A (ja) | 1992-12-01 |
Family
ID=19314872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205070A Pending JPH04346000A (ja) | 1991-05-24 | 1991-08-15 | 半導体メモリ装置 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH04346000A (ja) |
| KR (1) | KR940002272B1 (ja) |
| DE (1) | DE4124572A1 (ja) |
| FR (1) | FR2676844A1 (ja) |
| GB (1) | GB2256070A (ja) |
| IT (1) | IT1251003B (ja) |
| TW (1) | TW217455B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09161496A (ja) * | 1995-12-11 | 1997-06-20 | Lg Semicon Co Ltd | 半導体メモリ素子のリペア回路 |
| KR100414738B1 (ko) * | 2001-12-21 | 2004-01-13 | 주식회사 하이닉스반도체 | 퓨즈를 이용한 비트라인 센싱 제어 장치 |
| US6704226B2 (en) | 2001-05-09 | 2004-03-09 | Hynix Semiconductor Inc. | Semiconductor memory device having row repair circuitry |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960013858B1 (ko) * | 1994-02-03 | 1996-10-10 | 현대전자산업 주식회사 | 데이타 출력버퍼 제어회로 |
| GB9609834D0 (en) * | 1996-05-10 | 1996-07-17 | Memory Corp Plc | Semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546455A (en) * | 1981-12-17 | 1985-10-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
| JPS59117792A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Ltd | 冗長回路を備えた半導体記憶装置 |
| JPS59203299A (ja) * | 1983-05-06 | 1984-11-17 | Nec Corp | 冗長ビット付メモリ |
| JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63244494A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体記憶装置 |
| JP2776835B2 (ja) * | 1988-07-08 | 1998-07-16 | 株式会社日立製作所 | 欠陥救済用の冗長回路を有する半導体メモリ |
-
1991
- 1991-05-24 KR KR1019910008454A patent/KR940002272B1/ko not_active IP Right Cessation
- 1991-07-10 FR FR9108672A patent/FR2676844A1/fr active Pending
- 1991-07-10 TW TW080105352A patent/TW217455B/zh active
- 1991-07-24 DE DE4124572A patent/DE4124572A1/de active Granted
- 1991-07-26 GB GB9116165A patent/GB2256070A/en not_active Withdrawn
- 1991-08-08 IT ITMI912229A patent/IT1251003B/it active IP Right Grant
- 1991-08-15 JP JP3205070A patent/JPH04346000A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09161496A (ja) * | 1995-12-11 | 1997-06-20 | Lg Semicon Co Ltd | 半導体メモリ素子のリペア回路 |
| US6704226B2 (en) | 2001-05-09 | 2004-03-09 | Hynix Semiconductor Inc. | Semiconductor memory device having row repair circuitry |
| KR100414738B1 (ko) * | 2001-12-21 | 2004-01-13 | 주식회사 하이닉스반도체 | 퓨즈를 이용한 비트라인 센싱 제어 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI912229A0 (it) | 1991-08-08 |
| GB9116165D0 (en) | 1991-09-11 |
| DE4124572A1 (de) | 1992-11-26 |
| ITMI912229A1 (it) | 1993-02-08 |
| KR920022148A (ko) | 1992-12-19 |
| GB2256070A (en) | 1992-11-25 |
| IT1251003B (it) | 1995-04-28 |
| KR940002272B1 (ko) | 1994-03-19 |
| TW217455B (ja) | 1993-12-11 |
| FR2676844A1 (fr) | 1992-11-27 |
| DE4124572C2 (ja) | 1993-07-01 |
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