JP2838684B2 - 半導体メモリ素子のリペア回路 - Google Patents
半導体メモリ素子のリペア回路Info
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- JP2838684B2 JP2838684B2 JP8156329A JP15632996A JP2838684B2 JP 2838684 B2 JP2838684 B2 JP 2838684B2 JP 8156329 A JP8156329 A JP 8156329A JP 15632996 A JP15632996 A JP 15632996A JP 2838684 B2 JP2838684 B2 JP 2838684B2
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は半導体メモリ素子の
リペア（修理）回路に係り、特に正常なチップ（オリジ
ナル良品）と修理されたチップ（リペア良品）のアクセ
ス経路を別々にして、正常なチップへの不要なアクセス
遅延を除去することにより、正常なチップへのアクセス
を高速で実行できる半導体メモリ素子のリペア回路に関
する。
リペア（修理）回路に係り、特に正常なチップ（オリジ
ナル良品）と修理されたチップ（リペア良品）のアクセ
ス経路を別々にして、正常なチップへの不要なアクセス
遅延を除去することにより、正常なチップへのアクセス
を高速で実行できる半導体メモリ素子のリペア回路に関
する。
【０００２】
【従来の技術】以下、従来の半導体メモリ素子のリペア
回路について添付図面を参照して説明する。図１は従来
の半導体メモリ素子のリペア回路のブロック図であり、
図２（ａ）及び（ｂ）は図１の各構成部における動作状
態を示すタイミング図であり、図３（ａ）乃至（ｃ）は
図１の主要構成部の詳細図である。
回路について添付図面を参照して説明する。図１は従来
の半導体メモリ素子のリペア回路のブロック図であり、
図２（ａ）及び（ｂ）は図１の各構成部における動作状
態を示すタイミング図であり、図３（ａ）乃至（ｃ）は
図１の主要構成部の詳細図である。
【０００３】従来の半導体メモリ素子のリペア回路は、
図１に示すように、外部の行アドレスを入力するアドレ
ス入力部１と、前記アドレス入力部１から出力されるア
ドレス信号と予め記憶されているリペアアドレス信号と
を比較・判定するアドレス判定部２と、前記リペアアド
レス判定部２の判定信号に基づいてリペアされたワード
線を選択するための冗長デコーダ部３と、正常なワード
線を選択するためのノーマルデコーダ部４と、前記リペ
アアドレス判定部２の制御信号を受けてノーマルデコー
ダ部４のＯＮ／ＯＦＦ（イネーブル／ディスエーブル）
状態を決定するノーマルデコーダ制御部５と、ワード線
のアクセス後にセンシングされるように前記アドレス入
力部１のアドレス信号を一定時間遅延させるアドレス遅
延部６と、前記アドレス遅延部６によって遅延されたア
ドレス信号の入力を受けて、センスアンプの駆動を制御
するセンスアンプ制御部７とから構成されている。
図１に示すように、外部の行アドレスを入力するアドレ
ス入力部１と、前記アドレス入力部１から出力されるア
ドレス信号と予め記憶されているリペアアドレス信号と
を比較・判定するアドレス判定部２と、前記リペアアド
レス判定部２の判定信号に基づいてリペアされたワード
線を選択するための冗長デコーダ部３と、正常なワード
線を選択するためのノーマルデコーダ部４と、前記リペ
アアドレス判定部２の制御信号を受けてノーマルデコー
ダ部４のＯＮ／ＯＦＦ（イネーブル／ディスエーブル）
状態を決定するノーマルデコーダ制御部５と、ワード線
のアクセス後にセンシングされるように前記アドレス入
力部１のアドレス信号を一定時間遅延させるアドレス遅
延部６と、前記アドレス遅延部６によって遅延されたア
ドレス信号の入力を受けて、センスアンプの駆動を制御
するセンスアンプ制御部７とから構成されている。
【０００４】そして、前記リペアアドレス判定部２は図
３（ａ）に示すように、入力されるｎビットのアドレス
（ＡＸ1、・・・、ＡＸn）（以下、ＡＸｉという）とリ
ペアアドレスとを比較して出力するリペアアドレス比較
部１１と、前記リペアアドレス比較部１１の出力を論理
演算するＮＯＲゲート１２と、これに接続されるインバ
ーター１３とから構成されている。
３（ａ）に示すように、入力されるｎビットのアドレス
（ＡＸ1、・・・、ＡＸn）（以下、ＡＸｉという）とリ
ペアアドレスとを比較して出力するリペアアドレス比較
部１１と、前記リペアアドレス比較部１１の出力を論理
演算するＮＯＲゲート１２と、これに接続されるインバ
ーター１３とから構成されている。
【０００５】尚、前記ノーマルデコーダ制御部５は、図
３（ｂ）に示すように、ノーマルデコーダ部４をＯＮ／
ＯＦＦ（もしくはイネーブル／ディスエーブル）させる
制御信号を出力するように、アドレスが前記リペアアド
レス判定部２を通るのにかかる時間だけ遅延器によって
アドレス遅延した信号と、インバーター１５によって反
転させたリペアアドレス判定部２のリペア信号（ＲＥ
Ｐ）とを論理演算するＮＡＮＤゲート１６と、ＮＡＮＤ
ゲート１６の出力を反転させるインバーター１７とから
構成されている。
３（ｂ）に示すように、ノーマルデコーダ部４をＯＮ／
ＯＦＦ（もしくはイネーブル／ディスエーブル）させる
制御信号を出力するように、アドレスが前記リペアアド
レス判定部２を通るのにかかる時間だけ遅延器によって
アドレス遅延した信号と、インバーター１５によって反
転させたリペアアドレス判定部２のリペア信号（ＲＥ
Ｐ）とを論理演算するＮＡＮＤゲート１６と、ＮＡＮＤ
ゲート１６の出力を反転させるインバーター１７とから
構成されている。
【０００６】前記アドレス遅延部６は、図３（ｃ）に示
すように、入力されるアドレス情報を一定時間遅延させ
てワード線をアクセスした後、センスアンプでセンシン
グするように２個の遅延器１８、１９で構成されてい
る。
すように、入力されるアドレス情報を一定時間遅延させ
てワード線をアクセスした後、センスアンプでセンシン
グするように２個の遅延器１８、１９で構成されてい
る。
【０００７】前記従来の半導体メモリ素子のリペア回路
の動作を以下に説明する。外部からｎビットの行アドレ
スが順次アドレス入力部１に入 力されると、これを処
理してアドレス信号ＡＸｉを出力する（図２（ａ）、図
２（ｂ）参照）。このアドレス信号ＡＸｉはアドレス判
定部２、ノーマルデコーダ制御部５及びアドレス遅延部
６へ同時に入力する。このようにアドレス信号が順次入
力されると、アドレス判定部２はリペアアドレス比較部
１１で予め内部にプログラムされているリペアアドレス
と比較して出力信号ＲＸｉを生成し、引き続きＮＯＲゲ
ート１２及びインバーター１３を介してリペア信号ＲＥ
Ｐを生成する。
の動作を以下に説明する。外部からｎビットの行アドレ
スが順次アドレス入力部１に入 力されると、これを処
理してアドレス信号ＡＸｉを出力する（図２（ａ）、図
２（ｂ）参照）。このアドレス信号ＡＸｉはアドレス判
定部２、ノーマルデコーダ制御部５及びアドレス遅延部
６へ同時に入力する。このようにアドレス信号が順次入
力されると、アドレス判定部２はリペアアドレス比較部
１１で予め内部にプログラムされているリペアアドレス
と比較して出力信号ＲＸｉを生成し、引き続きＮＯＲゲ
ート１２及びインバーター１３を介してリペア信号ＲＥ
Ｐを生成する。
【０００８】修理されたチップの場合、図２（ａ）に示
すように、前記出力信号ＲＸｉはハイレベルになって冗
長デコーダ部３を介してリペアされたワード線をアクセ
スし、前記リペア信号ＲＥＰもやはりハイレベル状態で
ノーマルデコーダ制御部５に入力されてノーマルデコー
ダ制御部５のインバーター１５を経由した後、遅延器１
４を介して入力されるアドレス信号ＡＸｉとＮＡＮＤゲ
ート１６で論理演算され、次にインバーター１７を介し
てローレベルの信号ＢＳＥＬを生成してノーマルデコー
ダ４をディスエーブルさせる。尚、前記入力されるアド
レス信号ＡＸｉは前述した冗長ワード線のアクセスがな
された後、センスアンプでセンシングされるようにアド
レス遅延部６の遅延部１８、１９で遅延された後、セン
スアンプ制御部７へ入力される。
すように、前記出力信号ＲＸｉはハイレベルになって冗
長デコーダ部３を介してリペアされたワード線をアクセ
スし、前記リペア信号ＲＥＰもやはりハイレベル状態で
ノーマルデコーダ制御部５に入力されてノーマルデコー
ダ制御部５のインバーター１５を経由した後、遅延器１
４を介して入力されるアドレス信号ＡＸｉとＮＡＮＤゲ
ート１６で論理演算され、次にインバーター１７を介し
てローレベルの信号ＢＳＥＬを生成してノーマルデコー
ダ４をディスエーブルさせる。尚、前記入力されるアド
レス信号ＡＸｉは前述した冗長ワード線のアクセスがな
された後、センスアンプでセンシングされるようにアド
レス遅延部６の遅延部１８、１９で遅延された後、セン
スアンプ制御部７へ入力される。
【０００９】一方、オリジナル良品のチップの場合、図
２（ｂ）に示すように、前述したリペアアドレス比較部
１１の出力信号ＲＸｉはローレベルになって冗長デコー
ダをディスエーブルさせ、前記リペア信号ＲＥＰもやは
りローレベルになる。この状態のリペア信号ＲＥＰはノ
ーマルデコーダ制御部５に入力され、前述した過程によ
てリベアアドレス判定回路部２での所要時間だけ遅延さ
れて入力されるアドレス信号ＡＸｉと論理演算された
後、ハイレベル状態の信号ＢＳＥＬを生成してノーマル
デコーダ部４をイネーブルさせる。そして、前記アドレ
ス信号ＡＸｉもやはりアドレス遅延部６でリペアチップ
の場合と同じ時間だけ遅延された後、センスアンプ制御
部７に入力されてアクセスされたノーマルワード線をセ
ンシングするようになる。
２（ｂ）に示すように、前述したリペアアドレス比較部
１１の出力信号ＲＸｉはローレベルになって冗長デコー
ダをディスエーブルさせ、前記リペア信号ＲＥＰもやは
りローレベルになる。この状態のリペア信号ＲＥＰはノ
ーマルデコーダ制御部５に入力され、前述した過程によ
てリベアアドレス判定回路部２での所要時間だけ遅延さ
れて入力されるアドレス信号ＡＸｉと論理演算された
後、ハイレベル状態の信号ＢＳＥＬを生成してノーマル
デコーダ部４をイネーブルさせる。そして、前記アドレ
ス信号ＡＸｉもやはりアドレス遅延部６でリペアチップ
の場合と同じ時間だけ遅延された後、センスアンプ制御
部７に入力されてアクセスされたノーマルワード線をセ
ンシングするようになる。
【００１０】
【発明が解決しようとする課題】上述した従来の技術
は、オリジナル良品の場合にもノーマルデコーダ制御部
５からリペアアドレス判定部２を経るのにかかる時間だ
け遅延してからノーマルデコーダ部４をイネーブルさせ
るだけでなく、オリジナル良品であれリペア良品であ
れ、全て同一のアドレス遅延部６で同一時間遅延した
後、センスアンプをイネーブルさせることにより、アド
レス入力時からセンスアンプのイネーブルまでの時間遅
延が同一になる。したがって、オリジナル良品の場合に
は前記リペア判定部２を経るのにかかる不要な遅延時間
をもつことになり、アクセススピードを低下させるばか
りではなく、オリジナル良品かリペア良品かの区分無し
にリペアアドレス判定回路が動作することにより、オリ
ジナル良品には時間を要する不要な追加動作によって電
流の消耗をもたらすという問題点があった。本発明はか
かる問題点を解決することを目的ととしたものである。
は、オリジナル良品の場合にもノーマルデコーダ制御部
５からリペアアドレス判定部２を経るのにかかる時間だ
け遅延してからノーマルデコーダ部４をイネーブルさせ
るだけでなく、オリジナル良品であれリペア良品であ
れ、全て同一のアドレス遅延部６で同一時間遅延した
後、センスアンプをイネーブルさせることにより、アド
レス入力時からセンスアンプのイネーブルまでの時間遅
延が同一になる。したがって、オリジナル良品の場合に
は前記リペア判定部２を経るのにかかる不要な遅延時間
をもつことになり、アクセススピードを低下させるばか
りではなく、オリジナル良品かリペア良品かの区分無し
にリペアアドレス判定回路が動作することにより、オリ
ジナル良品には時間を要する不要な追加動作によって電
流の消耗をもたらすという問題点があった。本発明はか
かる問題点を解決することを目的ととしたものである。
【００１１】
【課題を解決するための手段】本発明は、オリジナル良
品と修理されたチップへのアクセス経路を別にして、オ
リジナル良品の場合にはリペアアドレス判定部及びアド
レス遅延部の不要な時間遅延及び動作を中止してアクセ
ススピードを向上させ且つ電流の消耗を減少させるよう
ににしたことを特徴とするものである。
品と修理されたチップへのアクセス経路を別にして、オ
リジナル良品の場合にはリペアアドレス判定部及びアド
レス遅延部の不要な時間遅延及び動作を中止してアクセ
ススピードを向上させ且つ電流の消耗を減少させるよう
ににしたことを特徴とするものである。
【００１２】さらに具体的には、本発明の半導体メモリ
素子のリペア回路は、外部のアドレスを入力して処理す
るアドレス入力部と、プログラムされたデータに基づい
てリペアされたアドレスの有無を検出するリペア検出部
と、ノーマルワード線を選択するノーマルデコーダ部
と、冗長ワード線を選択する冗長デコーダ部と、前記リ
ペア検出部の出力信号に応じて前記アドレス入力部から
入力されるアドレスと内部にプログラムされたリペアア
ドレスとを比較・判定するリペアアドレス判定部と、前
記入力されるアドレス、前記リペア検出部の出力信号及
び前記リペアアドレス判定部から出力されるリペア信号
を入力して、ノーマルデコーダ部のＯＮ／ＯＦＦを制御
するノーマルデコーダ制御部と、前記リペア検出部の出
力信号によって、入力されるアドレスの時間遅延量を制
御するアドレス遅延部と、前記アドレス遅延部の出力に
よって駆動されるセンスアンプ制御部とを備え、オリジ
ナル良品（チップ）とリペア良品（チップ）のアクセス
経路を別にし、オリジナル良品（チップ）における不要
なアクセス及びセンシングの遅延を無くしてワード線の
アクセスを高速化したものである。
素子のリペア回路は、外部のアドレスを入力して処理す
るアドレス入力部と、プログラムされたデータに基づい
てリペアされたアドレスの有無を検出するリペア検出部
と、ノーマルワード線を選択するノーマルデコーダ部
と、冗長ワード線を選択する冗長デコーダ部と、前記リ
ペア検出部の出力信号に応じて前記アドレス入力部から
入力されるアドレスと内部にプログラムされたリペアア
ドレスとを比較・判定するリペアアドレス判定部と、前
記入力されるアドレス、前記リペア検出部の出力信号及
び前記リペアアドレス判定部から出力されるリペア信号
を入力して、ノーマルデコーダ部のＯＮ／ＯＦＦを制御
するノーマルデコーダ制御部と、前記リペア検出部の出
力信号によって、入力されるアドレスの時間遅延量を制
御するアドレス遅延部と、前記アドレス遅延部の出力に
よって駆動されるセンスアンプ制御部とを備え、オリジ
ナル良品（チップ）とリペア良品（チップ）のアクセス
経路を別にし、オリジナル良品（チップ）における不要
なアクセス及びセンシングの遅延を無くしてワード線の
アクセスを高速化したものである。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて詳細に説明する。図４は本発明の第１実施形態
を示すブロック図であり、図５（ａ）及び（ｂ）はリペ
ア良品（チップ）の場合とオリジナル良品（チップ）の
場合において、主要構成部から出力される信号状態をそ
れぞれ示したタイミング図であり、図６（ａ）乃至図７
は図４の主要構成部を具体的に示す回路図である。
基づいて詳細に説明する。図４は本発明の第１実施形態
を示すブロック図であり、図５（ａ）及び（ｂ）はリペ
ア良品（チップ）の場合とオリジナル良品（チップ）の
場合において、主要構成部から出力される信号状態をそ
れぞれ示したタイミング図であり、図６（ａ）乃至図７
は図４の主要構成部を具体的に示す回路図である。
【００１４】本発明の第１実施形態による半導体メモリ
素子のリペア回路は、図４に示すように、外部アドレス
を入力して処理するアドレス入力部２１と、プログラム
されたデータに基づいてリペアされたアドレスの有無を
検出するためのリペア検出部２２と、冗長ワード線を選
択するための冗長デコーダ部２４と、ノーマルワード線
を選択するためのノーマルデコーダ部２６と、前記リペ
ア検出部２２の出力信号にイネーブルされて前記アドレ
ス入力部２１から入力されるアドレスと内部にプログラ
ムされたリペアアドレスとを比較・判定するリペアアド
レス判定部２３と、前記入力されるアドレス、前記リペ
ア検出部２２の出力信号及び前記リペアアドレス判定部
２３から出力されるリペア信号を入力にして、前記ノー
マルデコーダ部２５のＯＮ／ＯＦＦを制御するノーマル
デコーダ制御部２５と、前記リペア検出部２２の出力信
号によって入力アドレスの時間遅延を制御するアドレス
遅延部２７と、前記アドレス遅延部２７の出力によって
駆動されるセンスアンプ制御部２８とを備えている。
素子のリペア回路は、図４に示すように、外部アドレス
を入力して処理するアドレス入力部２１と、プログラム
されたデータに基づいてリペアされたアドレスの有無を
検出するためのリペア検出部２２と、冗長ワード線を選
択するための冗長デコーダ部２４と、ノーマルワード線
を選択するためのノーマルデコーダ部２６と、前記リペ
ア検出部２２の出力信号にイネーブルされて前記アドレ
ス入力部２１から入力されるアドレスと内部にプログラ
ムされたリペアアドレスとを比較・判定するリペアアド
レス判定部２３と、前記入力されるアドレス、前記リペ
ア検出部２２の出力信号及び前記リペアアドレス判定部
２３から出力されるリペア信号を入力にして、前記ノー
マルデコーダ部２５のＯＮ／ＯＦＦを制御するノーマル
デコーダ制御部２５と、前記リペア検出部２２の出力信
号によって入力アドレスの時間遅延を制御するアドレス
遅延部２７と、前記アドレス遅延部２７の出力によって
駆動されるセンスアンプ制御部２８とを備えている。
【００１５】前記リペアアドレス判定部２３は、図６
（ａ）に示すように、リペア検出部２２のリペア検出信
号ＲＥＰＥＮによってイネーブルされて入力されるｎビ
ットのアドレスＡＸｉと内部にプログラムされたリペア
アドレスとを比較・判定するリペアアドレス比較回路３
１と、前記リペアアドレス比較回路３１の出力ＲＸｉと
別の複数個のリペアアドレス比較回路（図示せず）の出
力（ＲＸｉ+1、・・・、ＲＸｉ+n）とを論理演算するＮ
ＯＲゲート３２と、前記ＮＯＲゲート３２の出力を反転
させてリペア信号ＲＥＰを出力するインバーター３３と
から構成されている。
（ａ）に示すように、リペア検出部２２のリペア検出信
号ＲＥＰＥＮによってイネーブルされて入力されるｎビ
ットのアドレスＡＸｉと内部にプログラムされたリペア
アドレスとを比較・判定するリペアアドレス比較回路３
１と、前記リペアアドレス比較回路３１の出力ＲＸｉと
別の複数個のリペアアドレス比較回路（図示せず）の出
力（ＲＸｉ+1、・・・、ＲＸｉ+n）とを論理演算するＮ
ＯＲゲート３２と、前記ＮＯＲゲート３２の出力を反転
させてリペア信号ＲＥＰを出力するインバーター３３と
から構成されている。
【００１６】前記リペアアドレス比較回路３１を図７に
示す。前記リペア検出回路２２のリペア検出信号ＲＥＰ
ＥＮと所定のクロック信号ＣＬＫをＮＡＮＤゲート５０
によって論理演算し、その結果をＰＭＯＳ５１のゲート
に接続する。このＰＭＯＳ５１の一端には駆動電源ＶＤ
Ｄが印加され、他端にはｎ対のｎＭＯＳ５４、５５が接
続されている。これら各対のｎＭＯＳ５４、５５にはリ
ペアアドレスをプログラムするためのヒューズ５６、５
７が接続されており、各対のｎＭＯＳ５４、５５のゲー
トにはｎビットのアドレス信号ＡＸｉが印加される。
示す。前記リペア検出回路２２のリペア検出信号ＲＥＰ
ＥＮと所定のクロック信号ＣＬＫをＮＡＮＤゲート５０
によって論理演算し、その結果をＰＭＯＳ５１のゲート
に接続する。このＰＭＯＳ５１の一端には駆動電源ＶＤ
Ｄが印加され、他端にはｎ対のｎＭＯＳ５４、５５が接
続されている。これら各対のｎＭＯＳ５４、５５にはリ
ペアアドレスをプログラムするためのヒューズ５６、５
７が接続されており、各対のｎＭＯＳ５４、５５のゲー
トにはｎビットのアドレス信号ＡＸｉが印加される。
【００１７】前記ＰＭＯＳ５１は並列にゲートにインバ
ータ５３が接続されたＰＭＯＳ５２からなる保持回路が
接続されるとともに、２個のインバーター５８、５９を
介して信号ＲＸｉを出力するように構成されている。前
記ＰＭＯＳ５１、５２及びｎ対のｎＭＯＳ５４、５５の
接続点であるノードＡと、リペア検出信号ＲＥＰＥＮが
入力されるＮＡＮＤゲート５０の入力端子との間に前記
ノードＡのフローティングを防止するようにインバータ
ー６０及びｎＭＯＳ６１を接続している。
ータ５３が接続されたＰＭＯＳ５２からなる保持回路が
接続されるとともに、２個のインバーター５８、５９を
介して信号ＲＸｉを出力するように構成されている。前
記ＰＭＯＳ５１、５２及びｎ対のｎＭＯＳ５４、５５の
接続点であるノードＡと、リペア検出信号ＲＥＰＥＮが
入力されるＮＡＮＤゲート５０の入力端子との間に前記
ノードＡのフローティングを防止するようにインバータ
ー６０及びｎＭＯＳ６１を接続している。
【００１８】そして、前記各対のヒューズ５６、５７は
リペアアドレスを検出するために溶断されるようにプロ
グラムされている。即ち、入力されるアドレスと各対の
ヒューズのプログラム内容とが一致するとき、ノードＡ
にプリチャージされた状態が保持され、一致しない場合
には前記プリチャージされた状態がアドレス入力によっ
て動作するｎＭＯＳとこれに接続された溶断されていな
いヒューズを介して放電するようにして、ノードＡのレ
ベル状態（プリチャージ状態）がチェックされてリペア
アドレスが検出されるようにプログラムされている。
リペアアドレスを検出するために溶断されるようにプロ
グラムされている。即ち、入力されるアドレスと各対の
ヒューズのプログラム内容とが一致するとき、ノードＡ
にプリチャージされた状態が保持され、一致しない場合
には前記プリチャージされた状態がアドレス入力によっ
て動作するｎＭＯＳとこれに接続された溶断されていな
いヒューズを介して放電するようにして、ノードＡのレ
ベル状態（プリチャージ状態）がチェックされてリペア
アドレスが検出されるようにプログラムされている。
【００１９】前記リペアアドレス判定部２３は、図６
（ｂ）に示すように、遅延器３４によって遅延して入力
されるアドレス信号ＡＸｉとインバーター３８で反転さ
れるリペア信号ＲＥＰとリペア検出部２２のリペア検出
信号ＲＥＰＥＮとを論理演算するＮＡＮＤゲート３５
と、前記入力されるアドレス信号ＡＸｉとインバーター
３９で反転される前記リペア検出信号ＲＥＰＥＮとを論
理演算するＮＡＮＤゲート３６と、及びこれらＮＡＮＤ
ゲート３５、３６の出力を論理演算するＮＡＮＤゲート
３７とから構成されている。
（ｂ）に示すように、遅延器３４によって遅延して入力
されるアドレス信号ＡＸｉとインバーター３８で反転さ
れるリペア信号ＲＥＰとリペア検出部２２のリペア検出
信号ＲＥＰＥＮとを論理演算するＮＡＮＤゲート３５
と、前記入力されるアドレス信号ＡＸｉとインバーター
３９で反転される前記リペア検出信号ＲＥＰＥＮとを論
理演算するＮＡＮＤゲート３６と、及びこれらＮＡＮＤ
ゲート３５、３６の出力を論理演算するＮＡＮＤゲート
３７とから構成されている。
【００２０】前記アドレス遅延部２７は、図６（ｃ）に
示すように、２個の遅延部４０、４１を介して入力され
るアドレス信号ＡＸｉと前記リペア検出信号ＲＥＰＥＮ
とを論理演算するＮＡＮＤゲート４２と、前記２個の遅
延部のうち一つ４０のみを介して入力されるアドレス信
号ＡＸｉとインバーター４２で反転される前記リペア検
出信号ＲＥＰＥＮとを論理演算するＮＡＮＤゲート４４
と、これらのＮＡＮＤゲート４２、４４の出力を論理演
算するＮＡＮＤゲート４５とから構成されている。
示すように、２個の遅延部４０、４１を介して入力され
るアドレス信号ＡＸｉと前記リペア検出信号ＲＥＰＥＮ
とを論理演算するＮＡＮＤゲート４２と、前記２個の遅
延部のうち一つ４０のみを介して入力されるアドレス信
号ＡＸｉとインバーター４２で反転される前記リペア検
出信号ＲＥＰＥＮとを論理演算するＮＡＮＤゲート４４
と、これらのＮＡＮＤゲート４２、４４の出力を論理演
算するＮＡＮＤゲート４５とから構成されている。
【００２１】前記リペア検出部２２は、図６（ｄ）に示
すように、リペア良品の有無を判断するためのリペアヒ
ューズ４７を一端に接続する２個のトランジスタからな
るＣＭＯＳ４６と、前記ＣＭＯＳ４６の出力をラッチす
るラッチ回路４８と、このラッチ回路４８の出力を反転
させるインバーター４９とからなり、前記ＣＭＯＳ４６
の２個のトランジスタゲートにはパワーアップ回路（図
示せず）の出力が共通に接続している。
すように、リペア良品の有無を判断するためのリペアヒ
ューズ４７を一端に接続する２個のトランジスタからな
るＣＭＯＳ４６と、前記ＣＭＯＳ４６の出力をラッチす
るラッチ回路４８と、このラッチ回路４８の出力を反転
させるインバーター４９とからなり、前記ＣＭＯＳ４６
の２個のトランジスタゲートにはパワーアップ回路（図
示せず）の出力が共通に接続している。
【００２２】このように構成された本発明の第１実施形
態の動作を図５（ａ）及び（ｂ）を参照して説明する。
前記図５は修理されたチップ（リペア良品）と正常なチ
ップ（オリジナル良品）との各構成部から出力される信
号レベルをそれぞれ示すタイミング図である。ｎビット
の行アドレス入力が行アドレス入力部２１で処理されて
アドレス信号ＡＸｉを出力する。このアドレス信号ＡＸ
ｉはリペアアドレス判定部２３、ノーマルデコーダ制御
部２５、ノーマルデコーダ部２６、及びアドレス遅延部
２７へ同時に入力される。
態の動作を図５（ａ）及び（ｂ）を参照して説明する。
前記図５は修理されたチップ（リペア良品）と正常なチ
ップ（オリジナル良品）との各構成部から出力される信
号レベルをそれぞれ示すタイミング図である。ｎビット
の行アドレス入力が行アドレス入力部２１で処理されて
アドレス信号ＡＸｉを出力する。このアドレス信号ＡＸ
ｉはリペアアドレス判定部２３、ノーマルデコーダ制御
部２５、ノーマルデコーダ部２６、及びアドレス遅延部
２７へ同時に入力される。
【００２３】一方、リペア検出部２２は図６（ｄ）に示
すように、リペアアドレスの有無を検出するためにリペ
アマスタヒューズ４７のプログラム状態（例えば、アク
セスしているワード線にリペアアドレスがある場合には
ヒューズを切断し、無い場合にはそのままにしておくよ
うにプログラムする）を検出するように、パワーアップ
回路（図示せず）からハイレベルの信号がＣＭＯＳ４６
のゲートに印加されると、ＣＭＯＳ４６のうち上側のＰ
ＭＯＳはＯＦＦになるが、下側のｎＭＯＳはＯＮにな
る。
すように、リペアアドレスの有無を検出するためにリペ
アマスタヒューズ４７のプログラム状態（例えば、アク
セスしているワード線にリペアアドレスがある場合には
ヒューズを切断し、無い場合にはそのままにしておくよ
うにプログラムする）を検出するように、パワーアップ
回路（図示せず）からハイレベルの信号がＣＭＯＳ４６
のゲートに印加されると、ＣＭＯＳ４６のうち上側のＰ
ＭＯＳはＯＦＦになるが、下側のｎＭＯＳはＯＮにな
る。
【００２４】従って、前記ヒューズ４７が切断されるよ
うにプログラムされている場合、即ち、リペア良品の場
合にはラッチ回路４８によってホールドされていたプリ
チャージされた状態（ハイレベルの状態）はそのまま保
持されてリペア検出信号ＲＥＰＥＮがハイレベルにな
り、このハイレベルのリペア検出信号ＲＥＰＥＮはリペ
アアドレス判定部２３、ノーマルデコーダ制御部２５、
及びアドレス遅延部２７へ同時に入力される。
うにプログラムされている場合、即ち、リペア良品の場
合にはラッチ回路４８によってホールドされていたプリ
チャージされた状態（ハイレベルの状態）はそのまま保
持されてリペア検出信号ＲＥＰＥＮがハイレベルにな
り、このハイレベルのリペア検出信号ＲＥＰＥＮはリペ
アアドレス判定部２３、ノーマルデコーダ制御部２５、
及びアドレス遅延部２７へ同時に入力される。
【００２５】前記ハイレベルのリペア検出信号ＲＥＰＥ
Ｎが入力されると、前記リペアアドレス判定部２３は、
図７に示すように、前記ハイレベルのリペア検出信号Ｒ
ＥＰＥＮを一つの入力にし、もう一つの入力されたクロ
ック信号ＣＬＫをＮＡＮＤゲート５０で論理演算して反
転されるクロック信号ＣＬＫを出力し、この反転された
クロック信号ＣＬＫのローレベル区間でＰＭＯＳＦＥＴ
５１が導通されてノードＡがプリチャージされ、このプ
リチャージされた状態は保持回路５２、５３によってホ
ールドされる。
Ｎが入力されると、前記リペアアドレス判定部２３は、
図７に示すように、前記ハイレベルのリペア検出信号Ｒ
ＥＰＥＮを一つの入力にし、もう一つの入力されたクロ
ック信号ＣＬＫをＮＡＮＤゲート５０で論理演算して反
転されるクロック信号ＣＬＫを出力し、この反転された
クロック信号ＣＬＫのローレベル区間でＰＭＯＳＦＥＴ
５１が導通されてノードＡがプリチャージされ、このプ
リチャージされた状態は保持回路５２、５３によってホ
ールドされる。
【００２６】リペアアドレス比較回路３１は、ヒューズ
プログラム内容、即ちヒューズ溶断組合せと入力アドレ
スが同一の場合、ノードＡのプリチャージ状態がそのま
ま保持されるので、出力信号ＲＸiはハイレベルになっ
て冗長ワード線が選択されるとともにリペア信号ＲＥＰ
もハイレベルになる。これに対して、前記ヒューズ４７
でプログラムされた内容（ヒューズ溶断組合せ）と入力
アドレスとが一致しない場合（オリジナル良品の場合）
には、アドレスの印加によって切断されていないヒュー
ズが接続している前記ｎ対のｎＭＯＳ５４、５５のうち
少なくとも一つのｎＭＯＳが導通されているので、プリ
チャージされたハイレベル状態のノードＡはローレベル
に変化し、これにより、出力信号ＲＸｉ及びリペア信号
ＲＥＰがそれぞれローレベルになる。
プログラム内容、即ちヒューズ溶断組合せと入力アドレ
スが同一の場合、ノードＡのプリチャージ状態がそのま
ま保持されるので、出力信号ＲＸiはハイレベルになっ
て冗長ワード線が選択されるとともにリペア信号ＲＥＰ
もハイレベルになる。これに対して、前記ヒューズ４７
でプログラムされた内容（ヒューズ溶断組合せ）と入力
アドレスとが一致しない場合（オリジナル良品の場合）
には、アドレスの印加によって切断されていないヒュー
ズが接続している前記ｎ対のｎＭＯＳ５４、５５のうち
少なくとも一つのｎＭＯＳが導通されているので、プリ
チャージされたハイレベル状態のノードＡはローレベル
に変化し、これにより、出力信号ＲＸｉ及びリペア信号
ＲＥＰがそれぞれローレベルになる。
【００２７】従って、リペア検出信号ＲＥＰＥＮがハイ
レベルの状態になってもリペアアドレスのときにだけ組
合せと入力アドレスが一致して出力信号ＲＸｉとリペア
信号ＲＥＰがハイレベルとなる。
レベルの状態になってもリペアアドレスのときにだけ組
合せと入力アドレスが一致して出力信号ＲＸｉとリペア
信号ＲＥＰがハイレベルとなる。
【００２８】前記ハイレベルのリペア検出信号ＲＥＰＥ
Ｎとハイレベルのリペア信号ＲＥＰがノーマルデコーダ
制御部２５に入力されると、前記リペア検出信号ＲＥＰ
ＥＮはインバーター３９によってローレベルに反転され
てＮＡＮＤゲート３６に入力されるので、ＮＡＮＤゲー
ト３６の出力はもう一つの入力端子に入力されるアドレ
ス信号ＡＸｉに関係なくハイレベルとなる。ＮＡＮＤゲ
ート３５は入力される前記ハイレベルのリペア検出信号
ＲＥＰＥＮと、インバーター３８によって反転されてロ
ーレベルのリペア信号ＲＥＰと、前記入力されるリベア
信号ＲＥＰとタイミングを合わせるように遅延器３４に
よって遅延されたアドレス信号ＡＸｉとを論理演算して
ハイレベルの信号を生成するので、ＮＡＮＤゲート３７
の出力がローレベルとなり、これによりノーマルデコー
ダ部２６がＯＦＦ（ディスエーブル）になる。
Ｎとハイレベルのリペア信号ＲＥＰがノーマルデコーダ
制御部２５に入力されると、前記リペア検出信号ＲＥＰ
ＥＮはインバーター３９によってローレベルに反転され
てＮＡＮＤゲート３６に入力されるので、ＮＡＮＤゲー
ト３６の出力はもう一つの入力端子に入力されるアドレ
ス信号ＡＸｉに関係なくハイレベルとなる。ＮＡＮＤゲ
ート３５は入力される前記ハイレベルのリペア検出信号
ＲＥＰＥＮと、インバーター３８によって反転されてロ
ーレベルのリペア信号ＲＥＰと、前記入力されるリベア
信号ＲＥＰとタイミングを合わせるように遅延器３４に
よって遅延されたアドレス信号ＡＸｉとを論理演算して
ハイレベルの信号を生成するので、ＮＡＮＤゲート３７
の出力がローレベルとなり、これによりノーマルデコー
ダ部２６がＯＦＦ（ディスエーブル）になる。
【００２９】前記アドレス遅延部２７にハイレベルのリ
ペア検出信号ＲＥＰＥＮが入力されると、ＮＡＮＤゲー
ト４３の一つの入力端子には直接ハイレベル信号が入力
され、かつ他のＮＡＮＤゲート４４の一つの入力端子に
はインバーター４２を経由してローレベルに反転された
信号が入力される。このＮＡＮＤゲート４４の一つの入
力端子はローレベルであるので、その出力は遅延器４０
を経由して入力されるアドレス信号ＡＸｉに関係なくハ
イレベルを保持する。一方、一つの入力端子にハイレベ
ルが入力されたＮＡＮＤゲート４３は２個の遅延部４
０、４１を経由して入力されるアドレス信号ＡＸｉと論
理演算されて前記入力アドレス信号ＡＸｉを反転させる
信号を出力する。これにより、ＮＡＮＤゲート４５は前
記ＮＡＮＤゲート４３の出力がローレベルのときにハイ
レベルの出力を発生させて、それをセンスアンプ制御部
２７に送ってセンシングが行われるようにする。
ペア検出信号ＲＥＰＥＮが入力されると、ＮＡＮＤゲー
ト４３の一つの入力端子には直接ハイレベル信号が入力
され、かつ他のＮＡＮＤゲート４４の一つの入力端子に
はインバーター４２を経由してローレベルに反転された
信号が入力される。このＮＡＮＤゲート４４の一つの入
力端子はローレベルであるので、その出力は遅延器４０
を経由して入力されるアドレス信号ＡＸｉに関係なくハ
イレベルを保持する。一方、一つの入力端子にハイレベ
ルが入力されたＮＡＮＤゲート４３は２個の遅延部４
０、４１を経由して入力されるアドレス信号ＡＸｉと論
理演算されて前記入力アドレス信号ＡＸｉを反転させる
信号を出力する。これにより、ＮＡＮＤゲート４５は前
記ＮＡＮＤゲート４３の出力がローレベルのときにハイ
レベルの出力を発生させて、それをセンスアンプ制御部
２７に送ってセンシングが行われるようにする。
【００３０】一方、オリジナル良品の場合には、リペア
検出部２２のリペアマスタヒューズ４７が切断されてい
ない状態で接続されているので、前記ＣＭＯＳ４６の２
つのトランジスタのゲートにハイレベルの信号が印加さ
れて下側のｎＭＯＳのみがＯＮ状態になると、このヒュ
ーズ４７を介して放電するので、プリチャージ状態（ハ
イレベル状態）でラッチされた前記ＣＭＯＳ４６の出力
はローレベル状態になり、ラッチ回路４８及びインバー
ター４９を経由して生成されるリペア検出信号ＲＥＰＥ
Ｎもローレベルになる。
検出部２２のリペアマスタヒューズ４７が切断されてい
ない状態で接続されているので、前記ＣＭＯＳ４６の２
つのトランジスタのゲートにハイレベルの信号が印加さ
れて下側のｎＭＯＳのみがＯＮ状態になると、このヒュ
ーズ４７を介して放電するので、プリチャージ状態（ハ
イレベル状態）でラッチされた前記ＣＭＯＳ４６の出力
はローレベル状態になり、ラッチ回路４８及びインバー
ター４９を経由して生成されるリペア検出信号ＲＥＰＥ
Ｎもローレベルになる。
【００３１】このローレベルのリペア検出信号ＲＥＰＥ
Ｎがリペアアドレス判定部２３に入力されると、図７に
示すように、ＮＡＮＤゲート５０の入力端子に送られ
て、ＮＡＮＤゲート５０の出力はクロック信号ＣＬＫに
関係なくハイレベルの出力を発生させるので、ＰＭＯＳ
５１がオフとなり、フローティング状態のノードＡが導
通状態にあるｎＭＯＳ６１を介してローレベル状態とな
る。これによりノードＡのフローティングが防止され
る。従って、クロック信号ＣＬＫの信号状態が変わって
もノードＡはプリチャージし得ない。すなわち、信号Ｒ
Ｘｉはローレベルになって前記ノードＡをプリチャージ
させる電流を無くすことができる。そして、信号ＲＸｉ
がローレベルになるので、リペア信号ＲＥＰもローレベ
ルになる。
Ｎがリペアアドレス判定部２３に入力されると、図７に
示すように、ＮＡＮＤゲート５０の入力端子に送られ
て、ＮＡＮＤゲート５０の出力はクロック信号ＣＬＫに
関係なくハイレベルの出力を発生させるので、ＰＭＯＳ
５１がオフとなり、フローティング状態のノードＡが導
通状態にあるｎＭＯＳ６１を介してローレベル状態とな
る。これによりノードＡのフローティングが防止され
る。従って、クロック信号ＣＬＫの信号状態が変わって
もノードＡはプリチャージし得ない。すなわち、信号Ｒ
Ｘｉはローレベルになって前記ノードＡをプリチャージ
させる電流を無くすことができる。そして、信号ＲＸｉ
がローレベルになるので、リペア信号ＲＥＰもローレベ
ルになる。
【００３２】前記ローレベルのリペア検出信号ＲＥＰＥ
Ｎがノーマルデコーダ制御部２７に入力されると、図６
（ｂ）に示すように、ＮＡＮＤゲート３６の一つの入力
端子にはインバーター３９によってハイレベルに反転さ
れた状態で入力されるので、ＮＡＮＤゲート３６は前記
反転されたリペア検出信号ＲＥＰＥＮと別の入力端子へ
遅延無しに入力されるアドレス信号ＡＸｉとを論理演算
して、アドレス信号ＡＸｉのハイレベル区間にローレベ
ルの信号を出力することになる。
Ｎがノーマルデコーダ制御部２７に入力されると、図６
（ｂ）に示すように、ＮＡＮＤゲート３６の一つの入力
端子にはインバーター３９によってハイレベルに反転さ
れた状態で入力されるので、ＮＡＮＤゲート３６は前記
反転されたリペア検出信号ＲＥＰＥＮと別の入力端子へ
遅延無しに入力されるアドレス信号ＡＸｉとを論理演算
して、アドレス信号ＡＸｉのハイレベル区間にローレベ
ルの信号を出力することになる。
【００３３】これにより、ＮＡＮＤゲート３７は遅延器
３４で所定時間遅延して入力されるアドレス信号ＡＸｉ
の信号状態によってその出力信号状態が決定されるＮＡ
ＮＤゲート３５の出力に関係なくハイレベルの信号を出
力して、ノーマルデコーダ２８をイネーブルさせてノー
マルワード線を選択することになる。従って、オリジナ
ル良品の場合にはノーマルワード線のアクセス時間が大
幅短縮されてアクセスの高速化を達成することができ
る。
３４で所定時間遅延して入力されるアドレス信号ＡＸｉ
の信号状態によってその出力信号状態が決定されるＮＡ
ＮＤゲート３５の出力に関係なくハイレベルの信号を出
力して、ノーマルデコーダ２８をイネーブルさせてノー
マルワード線を選択することになる。従って、オリジナ
ル良品の場合にはノーマルワード線のアクセス時間が大
幅短縮されてアクセスの高速化を達成することができ
る。
【００３４】前記アドレス遅延部２７は、前記ローレベ
ルのリペア検出信号ＲＥＰＥＮが入力されると、このリ
ペア検出信号ＲＥＰＥＮはインバーター４２でハイレベ
ルに反転されてＮＡＮＤゲート４４に送られて、２個の
遅延部４０、４１のうち一つ４０のみを介して入力され
るアドレス信号ＡＸｉとＮＡＮＤゲート４４で論理演算
されるので、入力されるアドレス信号ＡＸｉのハイレベ
ル区間でＮＡＮＤゲート３４４はローレベルの信号を出
力し、このローレベルの信号によってＮＡＮＤゲート４
５の出力は２個の遅延部４０、４１を介して入力される
アドレス信号ＡＸｉによってその出力信号状態が決定さ
れるＮＡＮＤゲート４３の出力信号状態に関係なくハイ
レベルとなり、このハイレベルの出力信号によってセン
スアンプ駆動部２８が作動してセンシングが行われる。
ルのリペア検出信号ＲＥＰＥＮが入力されると、このリ
ペア検出信号ＲＥＰＥＮはインバーター４２でハイレベ
ルに反転されてＮＡＮＤゲート４４に送られて、２個の
遅延部４０、４１のうち一つ４０のみを介して入力され
るアドレス信号ＡＸｉとＮＡＮＤゲート４４で論理演算
されるので、入力されるアドレス信号ＡＸｉのハイレベ
ル区間でＮＡＮＤゲート３４４はローレベルの信号を出
力し、このローレベルの信号によってＮＡＮＤゲート４
５の出力は２個の遅延部４０、４１を介して入力される
アドレス信号ＡＸｉによってその出力信号状態が決定さ
れるＮＡＮＤゲート４３の出力信号状態に関係なくハイ
レベルとなり、このハイレベルの出力信号によってセン
スアンプ駆動部２８が作動してセンシングが行われる。
【００３５】従って、オリジナル良品の場合には不要な
アクセス遅延を無くして、即ち図５に示すように、修理
されたチップ（リペア良品）のセンシングスタートにか
かる時間ｔ1 よりノーマルチップ（オリジナル良品）の
センシングスタートにかかる時間ｔ2 を小さくすること
により、アクセスの高速化を達成し得るとともに、オリ
ジナル良品の場合にはリペアアドレス判定回路の動作を
中止することにより、電流の消耗を減少させることがで
きる。
アクセス遅延を無くして、即ち図５に示すように、修理
されたチップ（リペア良品）のセンシングスタートにか
かる時間ｔ1 よりノーマルチップ（オリジナル良品）の
センシングスタートにかかる時間ｔ2 を小さくすること
により、アクセスの高速化を達成し得るとともに、オリ
ジナル良品の場合にはリペアアドレス判定回路の動作を
中止することにより、電流の消耗を減少させることがで
きる。
【００３６】図８は本発明の第２実施形態を示すもので
あり、この実施形態は列ラインをアクセスするためのも
のであり、外部のアドレスを入力して処理するアドレス
入力部６２と、プログラムされたデータに基づいてリペ
アされたアドレスの有無を検出するためのリペア検出部
６３と、冗長列ラインを選択するための冗長デコーダ部
６４と、ノーマル列ラインを選択するためのノーマルデ
コーダ部６５と、前記リペア検出部６３の出力信号ＲＥ
ＰＥＮによってイネーブルされて前記アドレス入力部６
２から入力されるアドレスと内部にプログラムされたリ
ペアアドレスとを比較・判定するリペアアドレス判定部
６６と、前記入力されるアドレスＡＹｉ、前記リペア検
出部６３の出力信号ＲＥＰＥＮ、及び前記リペアアドレ
ス判定部６６から出力されるリペア信号ＲＥＰを入力に
して、前記ノーマルデコーダ部６５及リペアデコーダ部
６４のＯＮ／ＯＦＦを制御するノーマルデコーダ制御部
６７とを備えている。
あり、この実施形態は列ラインをアクセスするためのも
のであり、外部のアドレスを入力して処理するアドレス
入力部６２と、プログラムされたデータに基づいてリペ
アされたアドレスの有無を検出するためのリペア検出部
６３と、冗長列ラインを選択するための冗長デコーダ部
６４と、ノーマル列ラインを選択するためのノーマルデ
コーダ部６５と、前記リペア検出部６３の出力信号ＲＥ
ＰＥＮによってイネーブルされて前記アドレス入力部６
２から入力されるアドレスと内部にプログラムされたリ
ペアアドレスとを比較・判定するリペアアドレス判定部
６６と、前記入力されるアドレスＡＹｉ、前記リペア検
出部６３の出力信号ＲＥＰＥＮ、及び前記リペアアドレ
ス判定部６６から出力されるリペア信号ＲＥＰを入力に
して、前記ノーマルデコーダ部６５及リペアデコーダ部
６４のＯＮ／ＯＦＦを制御するノーマルデコーダ制御部
６７とを備えている。
【００３７】第２実施形態は列ラインをアクセスするた
めのものであり、第１実施形態との相違点は、アドレス
遅延部やセンスアンプ制御部等のセンシング部分が無
く、その他の構成部は機能的に第１実施形態の構成部と
同一である。従って、第２実施形態の各構成部に対する
具体的な説明は省略する。
めのものであり、第１実施形態との相違点は、アドレス
遅延部やセンスアンプ制御部等のセンシング部分が無
く、その他の構成部は機能的に第１実施形態の構成部と
同一である。従って、第２実施形態の各構成部に対する
具体的な説明は省略する。
【００３８】
【発明の効果】以上説明したように、本発明の半導体メ
モリ素子のリペア回路は、オリジナル良品とリペア良品
のアクセス経路を別にして、オリジナル良品の場合はリ
ペアアドレス判定部の経由による不要な時間遅延を無く
し、電流の消耗を減少させることができるとともに、オ
リジナル良品のアクセススピードの高速化を実現するこ
とができるという効果がある。
モリ素子のリペア回路は、オリジナル良品とリペア良品
のアクセス経路を別にして、オリジナル良品の場合はリ
ペアアドレス判定部の経由による不要な時間遅延を無く
し、電流の消耗を減少させることができるとともに、オ
リジナル良品のアクセススピードの高速化を実現するこ
とができるという効果がある。
【図１】 従来の半導体メモリ素子のリペア回路の構成
図である。
図である。
【図２】 従来の半導体メモリ素子のリペア回路による
各構成ブロックの動作信号図である。
各構成ブロックの動作信号図である。
【図３】 従来の半導体メモリ素子のリペア回路による
各構成ブロックの詳細図である。
各構成ブロックの詳細図である。
【図４】 本発明の半導体メモリ素子のリペア回路の構
成図である。
成図である。
【図５】 は本発明の半導体メモリ素子のリペア回路に
よる各構成ブロックの動作信号図である。
よる各構成ブロックの動作信号図である。
【図６】 本発明の半導体メモリ素子のリペア回路によ
る各構成ブロックの詳細図である。
る各構成ブロックの詳細図である。
【図７】 図６（ａ）のリペアアドレス比較部の詳細図
である。
である。
【図８】 本発明の半導体メモリ素子のリペア回路によ
る第２実施形態を示す図である。
る第２実施形態を示す図である。
２１ アドレス入力部 ２２ リペア検出部 ２３ リペアアドレス判定部 ２４ 冗長デコーダ部 ２５ ノーマルデコーダ制御部 ２６ ノーマルデコーダ部 ２７ アドレス遅延部 ２８ センスアンプ制御部
フロントページの続き (56)参考文献 特開 平４−346000（ＪＰ，Ａ) 特開 平３−252998（ＪＰ，Ａ) 特開 平１−213893（ＪＰ，Ａ) 特開 平６−5093（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 H01L 21/82
Claims (4)
- 【請求項１】 外部のアドレスを入力して処理するアド
レス入力部と、 プログラムされたデータに基づいてリペアされたアドレ
スの有無を検出するリペア検出部と、 前記リペア検出部のリペア検出信号に応じて前記アドレ
ス入力部から入力されるアドレスと内部にプログラムさ
れたリペアアドレスとを比較・判定するリペアアドレス
判定部と、 ノーマルワード線を選択するノーマルデコーダ部と、 リペアアドレス判定部からのリペア信号により冗長ワー
ド線を選択する冗長デコーダ部と、 前記入力されたアドレス、前記リペア検出部のリペア検
出信号及び前記リペアアドレス判定部から出力されるリ
ペア信号を入力して、ノーマルデコーダ部のＯＮ／ＯＦ
Ｆを制御するノーマルデコーダ制御部と、 前記リペア検出部のリペア検出信号によって、入力され
るアドレスの時間遅延量を制御するアドレス遅延部と、 前記アドレス遅延部の出力によって駆動されるセンスア
ンプ制御部と、 を備え、 前記ノーマルデコーダ制御部が、 遅延器（３４）によって遅延して入力されるアドレス信
号と、インバーター（３８）で反転されるリペアアドレ
ス判定部（２３）のリペア信号（ＲＥＰ）と、リペア検
出部（２２）のリペア検出信号（ＲＥＰＥＮ）とを論理
演算するＮＡＮＤゲート（３５）と、 前記入力されるアドレス（ＡＸｉ）とインバーター（３
５）で反転される前記リペア検出信号（ＲＥＰＥＮ）と
を論理演算するＮＡＮＤゲート（３６）と、 これらＮＡＮＤゲート（３５）（３６）の出力を論理演
算するＮＡＮＤゲート（３７）と、 を含む ことを特徴とする半導体メモリ素子のリペア回
路。 - 【請求項２】 前記リペア検出部が、 トランジスタを備え、リペア良品の有無を判断するよう
にプログラムされるリペアマスタヒューズが一端に接続
されるＣＭＯＳ（４６）と、 前記ＣＭＯＳ（４６）の出力をラッチするラッチ回路
（４８）と、 前記ラッチ回路（４８）の出力を反転させるインバータ
ー（４９）とを具備し、前記ＣＭＯＳ（４６）のトラン
ジスタのゲートにパワーアップ回路の出力が接続されて
いる請求項１記載の半導体メモリ素子のリペア回路。 - 【請求項３】 前記リペアアドレス判定部が、 リペア検出部のリペア検出信号によってイネーブルされ
て入力されたｎビットのアドレスと内部にプログラムさ
れたリペアアドレスとを比較判定するリペアアドレス比
較回路と、 前記リペアアドレス比較回路の出力と別の複数個のリペ
アアドレス比較回路の出力とを論理演算するＮＯＲゲー
トと、 前記ＮＯＲゲートの出力を反転させるインバーターとを
備える請求項１記載の半導体メモリ素子のリペア回路。 - 【請求項４】 前記アドレス遅延部が、 ２個の遅延部（４０）、（４１）を介して入力されるア
ドレス信号（ＡＸｉ）と前記リペア検出信号（ＲＥＰＥ
Ｎ）とを論理演算するＮＡＮＤゲート（４２）と、 前記２個の遅延部のうち一つ（４０）のみを介して入力
されるアドレス信号（ＡＸｉ）とインバーター（４２）
で反転される前記リペア検出信号（ＲＥＰＥＮ）とを論
理演算するＮＡＮＤゲート（４４）と、 これらＮＡＮＤゲート（４２）、（４４）の出力を論理
演算するＮＡＮＤゲート（４５）とを備える請求項１記
載の半導体メモリ素子のリペア回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950048246A KR0172844B1 (ko) | 1995-12-11 | 1995-12-11 | 반도체 메모리 소자의 리페어 회로 |
| KR48246/1995 | 1995-12-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09161496A JPH09161496A (ja) | 1997-06-20 |
| JP2838684B2 true JP2838684B2 (ja) | 1998-12-16 |
Family
ID=19438966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156329A Expired - Fee Related JP2838684B2 (ja) | 1995-12-11 | 1996-05-29 | 半導体メモリ素子のリペア回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5764652A (ja) |
| JP (1) | JP2838684B2 (ja) |
| KR (1) | KR0172844B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454632B1 (ko) * | 1997-06-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의워드라인리페어장치 |
| US6505308B1 (en) * | 1999-10-28 | 2003-01-07 | Lsi Logic Corporation | Fast built-in self-repair circuit |
| KR100464936B1 (ko) | 2003-04-30 | 2005-01-06 | 주식회사 하이닉스반도체 | 리페어회로의 동작 마진을 향상시킬 수 있는 반도체메모리 장치 |
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| KR100790819B1 (ko) * | 2006-07-20 | 2008-01-02 | 삼성전자주식회사 | 반도체 집적 회로 및 그의 제조 방법 |
| US20110134707A1 (en) * | 2007-11-02 | 2011-06-09 | Saeng Hwan Kim | Block isolation control circuit |
| KR100913330B1 (ko) * | 2007-12-27 | 2009-08-20 | 주식회사 동부하이텍 | 메모리 소자의 테스트 장치 |
| CN113299336B (zh) * | 2020-02-24 | 2024-06-28 | 长鑫存储技术(上海)有限公司 | 修复电路、存储器和修复方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4389715A (en) * | 1980-10-06 | 1983-06-21 | Inmos Corporation | Redundancy scheme for a dynamic RAM |
| US4799177A (en) * | 1985-12-31 | 1989-01-17 | The Boeing Company | Ultrasonic instrumentation for examination of variable-thickness objects |
| JP2577724B2 (ja) * | 1986-07-31 | 1997-02-05 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6433800A (en) * | 1987-07-29 | 1989-02-03 | Toshiba Corp | Semiconductor memory |
| JPH01213893A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 冗長回路付半導体メモリ |
| JP2659436B2 (ja) * | 1989-08-25 | 1997-09-30 | 富士通株式会社 | 半導体記憶装置 |
| JPH03252998A (ja) * | 1990-02-28 | 1991-11-12 | Sharp Corp | 半導体記憶装置 |
| KR930004179B1 (ko) * | 1990-05-18 | 1993-05-21 | 현대전자산업 주식회사 | 집적회로의 수정(repair) 회로 |
| KR940002272B1 (ko) * | 1991-05-24 | 1994-03-19 | 삼성전자 주식회사 | 리던던시 기능을 가지는 반도체 메모리 장치 |
| US5392247A (en) * | 1991-09-19 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including redundancy circuit |
| US5381370A (en) * | 1993-08-24 | 1995-01-10 | Cypress Semiconductor Corporation | Memory with minimized redundancy access delay |
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