JP2519468B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリの不良ビットを救済する半導
体集積回路に関するものである。
体集積回路に関するものである。
（従来の技術） 近年、半導体メモリの高集積化、大容量化が進展する
に伴い、微細パターンで製造されている。このため、塵
埃などによる半導体メモリセルのパターン崩れが原因し
て不良ビットとなり、半導体メモリは不良となる。これ
は微細パターン化に比例して塵埃などの大きさも次第に
微小なものが問題となるため、製造工程での洗浄による
対応にも限度があり、歩留りを低くする傾向になりつつ
ある。
に伴い、微細パターンで製造されている。このため、塵
埃などによる半導体メモリセルのパターン崩れが原因し
て不良ビットとなり、半導体メモリは不良となる。これ
は微細パターン化に比例して塵埃などの大きさも次第に
微小なものが問題となるため、製造工程での洗浄による
対応にも限度があり、歩留りを低くする傾向になりつつ
ある。
このような事情から、予めメモリに予備のメモリビッ
トを設けておき、前記不良ビットを電気的に切換える救
済回路を用い、歩留りを上げる冗長回路技術がある。
トを設けておき、前記不良ビットを電気的に切換える救
済回路を用い、歩留りを上げる冗長回路技術がある。
第３図は従来の冗長回路を備えた半導体集積回の一例
を示し、第３図の１〜６は冗長回路のヒューズでレーザ
光によって切断される。７〜12は第１のトランジスタ
で、その各ゲートには図示せざるアドレスバッファ回路
からｎ組の出力端子A0，0,A1，1……An，nがそれ
ぞれ接続され、不良ビットのアドレスの設定は例えばA0
がロー（Low）レベル（以下、Ｌレベルという）の場
合、0がハイ（High）レベル（以下、Ｈレベルとい
う）となり、第１のトランジスタ８のヒューズ２をレー
ザ光で切断する。これと逆にA0がＨレベルの場合、0
がＬレベルとなり、第１のトランジスタ７のヒューズ１
をレーザ光で切断する。以下同様にヒユーズ切断が行な
われる。また、第１のトランジスタの各ソースは接地さ
れ、各ドレインは前記各ヒューズの一端に接続される。
13は第２のトランジスタで、そのゲートに列アドレス取
込み信号▲▼が入力され、ドレインに電源電圧Vc
cが印加され、ソース（以下ノードＮという）に前記ヒ
ューズ１〜６の他端が接続される。14および15はそれぞ
れ第３および第４のトランジスタで、前記ノードＮの電
位が両トランジスタのゲートに同時に加えられるが、ト
ランジスタ15にはインバータ16で反転したノードＮの電
位が加えられる。また両トランジスタ14,15のドレイン
にクロック信号CK1が印加され、第３のトランジスタ14
からは予備のメモリビットへの切換え信号SCL、第４の
トランジスタ15からは通常のメモリビットへの切換え信
号CLが出力されるよう構成されている。
を示し、第３図の１〜６は冗長回路のヒューズでレーザ
光によって切断される。７〜12は第１のトランジスタ
で、その各ゲートには図示せざるアドレスバッファ回路
からｎ組の出力端子A0，0,A1，1……An，nがそれ
ぞれ接続され、不良ビットのアドレスの設定は例えばA0
がロー（Low）レベル（以下、Ｌレベルという）の場
合、0がハイ（High）レベル（以下、Ｈレベルとい
う）となり、第１のトランジスタ８のヒューズ２をレー
ザ光で切断する。これと逆にA0がＨレベルの場合、0
がＬレベルとなり、第１のトランジスタ７のヒューズ１
をレーザ光で切断する。以下同様にヒユーズ切断が行な
われる。また、第１のトランジスタの各ソースは接地さ
れ、各ドレインは前記各ヒューズの一端に接続される。
13は第２のトランジスタで、そのゲートに列アドレス取
込み信号▲▼が入力され、ドレインに電源電圧Vc
cが印加され、ソース（以下ノードＮという）に前記ヒ
ューズ１〜６の他端が接続される。14および15はそれぞ
れ第３および第４のトランジスタで、前記ノードＮの電
位が両トランジスタのゲートに同時に加えられるが、ト
ランジスタ15にはインバータ16で反転したノードＮの電
位が加えられる。また両トランジスタ14,15のドレイン
にクロック信号CK1が印加され、第３のトランジスタ14
からは予備のメモリビットへの切換え信号SCL、第４の
トランジスタ15からは通常のメモリビットへの切換え信
号CLが出力されるよう構成されている。
上記、半導体集積回路における不良ビットを予備のメ
モリビットへ切換えるには、ヒューズをレーザ光で切断
し、ノードＮの電位変化によりトランジスタから選択信
号を発生させ、行なうものである。
モリビットへ切換えるには、ヒューズをレーザ光で切断
し、ノードＮの電位変化によりトランジスタから選択信
号を発生させ、行なうものである。
即ち、前述したようにメモリの不良ビットのアドレス
の入力設定ピンAnの電位レベルに対応して2n本あるヒュ
ーズのうち、ｎ本切断して不良ビットの予備のメモリビ
ットへ切換え動作が行なわれる。
の入力設定ピンAnの電位レベルに対応して2n本あるヒュ
ーズのうち、ｎ本切断して不良ビットの予備のメモリビ
ットへ切換え動作が行なわれる。
第４図は上述した第３図の動作タイミングチャートを
示し、横軸は時間、縦軸は電位レベル（H,Lレベル）で
ある。第４図において、（１）はロー（Row）アドレス
（以下、行アドレスという）の取込み信号▲▼、
（２）はコラム（Column）（以下、列アドレスという）
の取込み信号▲▼、（３）はアドレスバッファ回
路からのｎ組の出力信号A0，0,A1，1……An，n、
（４）はクロック信号CK1、（５）は予備のメモリビッ
トの切換え信号SCL、（６）は通常のメモリビットの切
換え信号CL、（７），（８）はノードＮの電位N(a),N
(b)を示す。ノードＮは列アドレス取込み信号がＨレベ
ルの時、第２のトランジスタ13により、Vcc-VtのＨレベ
ルに保持される。ここでVccは電源電圧、Vtはトランジ
スタ13のスレッショルド電圧である。
示し、横軸は時間、縦軸は電位レベル（H,Lレベル）で
ある。第４図において、（１）はロー（Row）アドレス
（以下、行アドレスという）の取込み信号▲▼、
（２）はコラム（Column）（以下、列アドレスという）
の取込み信号▲▼、（３）はアドレスバッファ回
路からのｎ組の出力信号A0，0,A1，1……An，n、
（４）はクロック信号CK1、（５）は予備のメモリビッ
トの切換え信号SCL、（６）は通常のメモリビットの切
換え信号CL、（７），（８）はノードＮの電位N(a),N
(b)を示す。ノードＮは列アドレス取込み信号がＨレベ
ルの時、第２のトランジスタ13により、Vcc-VtのＨレベ
ルに保持される。ここでVccは電源電圧、Vtはトランジ
スタ13のスレッショルド電圧である。
第４図の動作タイミングチャートに示すように行アド
レス取込み信号▲▼によりアドレスの取込み後、
列アドレス取込み信号▲▼がＬレベルとなり、ア
ドレスが取込まれ、その後、アドレスバッファ回路の出
力信号A0，0,A1，1……An，nが出力される。
レス取込み信号▲▼によりアドレスの取込み後、
列アドレス取込み信号▲▼がＬレベルとなり、ア
ドレスが取込まれ、その後、アドレスバッファ回路の出
力信号A0，0,A1，1……An，nが出力される。
不良ビットのアドレスをアクセスする場合、第１のト
ランジスタ７〜12の中でゲート電位がＨレベルとなるい
わゆるオン状態のトランジスタのドレインに接続された
ヒューズは全て切断されるため、ノードの電位はN(a)の
実線で示すようにＨレベルが保持される。
ランジスタ７〜12の中でゲート電位がＨレベルとなるい
わゆるオン状態のトランジスタのドレインに接続された
ヒューズは全て切断されるため、ノードの電位はN(a)の
実線で示すようにＨレベルが保持される。
また、不良ビットのアドレスでないアドレスをアクセ
スする場合、ヒューズの中で切断されていないヒューズ
がドレインに接続されたトランジスタの中のいずれかの
トランジスタがオン状態となるため、ノードＮの電位は
N(a)の点線で示すようにＬレベルになる。
スする場合、ヒューズの中で切断されていないヒューズ
がドレインに接続されたトランジスタの中のいずれかの
トランジスタがオン状態となるため、ノードＮの電位は
N(a)の点線で示すようにＬレベルになる。
したがって、不良ビットのアドレスをアクセスする場
合、ノードＮがＨレベルのままでクロック信号CK1が時
間t2後にＨレベルになると、トランジスタ14はオン状態
となり、図示せざる予備のメモリのビット線とデータ線
間のトランスファゲート用トランジスタのゲートに切換
え信号SCLがＨレベルとなって印加され、予備のメモリ
ビットが選択される。
合、ノードＮがＨレベルのままでクロック信号CK1が時
間t2後にＨレベルになると、トランジスタ14はオン状態
となり、図示せざる予備のメモリのビット線とデータ線
間のトランスファゲート用トランジスタのゲートに切換
え信号SCLがＨレベルとなって印加され、予備のメモリ
ビットが選択される。
また、前記ノードＮのＨレベルは同時にインバータ16
によりＬレベルに反転され、これがトランジスタ15のゲ
ートに加えられて、オフ状態となるため、図示せざる通
常のメモリのビット線とデータ線間のトランスファゲー
ト用トランジスタのゲートに切換え信号CLがＬレベルと
なって印加され、通常のメモリビットは選択されない。
によりＬレベルに反転され、これがトランジスタ15のゲ
ートに加えられて、オフ状態となるため、図示せざる通
常のメモリのビット線とデータ線間のトランスファゲー
ト用トランジスタのゲートに切換え信号CLがＬレベルと
なって印加され、通常のメモリビットは選択されない。
一方、不良ビットのアドレス以外のアドレスをアクセ
スする場合、ノードＮはＬレベルとなり、クロック信号
CK1によってトランジスタ14はオフ状態、トランジスタ1
5はインバータ16で反転されたＨレベルが加わりオン状
態となる。したがって切換え信号SCLは送出されず（点
線図示）予備のメモリビットは選択されず、切換え信号
CLが送出され（点線図示）通常のメモリビットが選択さ
れる。
スする場合、ノードＮはＬレベルとなり、クロック信号
CK1によってトランジスタ14はオフ状態、トランジスタ1
5はインバータ16で反転されたＨレベルが加わりオン状
態となる。したがって切換え信号SCLは送出されず（点
線図示）予備のメモリビットは選択されず、切換え信号
CLが送出され（点線図示）通常のメモリビットが選択さ
れる。
（発明が解決しようとする問題点） 上述した半導体集積回路において、クロック信号CK1
が出力される時間t2は、ビット線とデータ線がトランス
ファゲート用トランジスタにより接続された後のセンス
アンプ回路の動作が始まる時間であるが、その動作は行
アドレス取込み信号▲▼が出力された後の一定時
間以上後の時間であり、かつまたアドレスバッファ回路
の動作終了後に行ない、回路動作時の電源電流の最大値
を抑制している。しかしメモリの使用上は、行アドレス
の取込み直後に列アドレスの取込みも行なわれることが
あり、この時列アドレス取込み直後にはノードＮのレベ
ル判定はされず、クロック信号CK1の出力される時間t2
の間に、ノードＮの基板へのリーク電流があるとノード
電位はN(b)のようにＬレベルとなり、予備のメモリビッ
トを選択できないことがある。
が出力される時間t2は、ビット線とデータ線がトランス
ファゲート用トランジスタにより接続された後のセンス
アンプ回路の動作が始まる時間であるが、その動作は行
アドレス取込み信号▲▼が出力された後の一定時
間以上後の時間であり、かつまたアドレスバッファ回路
の動作終了後に行ない、回路動作時の電源電流の最大値
を抑制している。しかしメモリの使用上は、行アドレス
の取込み直後に列アドレスの取込みも行なわれることが
あり、この時列アドレス取込み直後にはノードＮのレベ
ル判定はされず、クロック信号CK1の出力される時間t2
の間に、ノードＮの基板へのリーク電流があるとノード
電位はN(b)のようにＬレベルとなり、予備のメモリビッ
トを選択できないことがある。
また、ノードＮの電位がN(a)のようにＨレベルであっ
ても、レーザ光によってヒューズの切断が不充分な場
合、ヒューズが残り不完全な切断状態となる。したがっ
て高抵抗でノードＮと第１のトランジスタとは依然とし
て接続された状態となっている。このため、ノードＮは
N(b)に示すようにアドレスバッファ回路の出力信号A0，
0,A1，1……An，nが出力されてから次第にＬレベ
ルに下がり、時間t2（約35ns）後にＬレベルと判定され
る。この結果、予備のメモリビットが選択される切換え
信号SCLはＬレベル（点線図示）となり、通常のメモリ
の不良ビットが選択される切換え信号CLがＨレベル（点
線図示）となり、不良ビットが救済されないという問題
点があった。
ても、レーザ光によってヒューズの切断が不充分な場
合、ヒューズが残り不完全な切断状態となる。したがっ
て高抵抗でノードＮと第１のトランジスタとは依然とし
て接続された状態となっている。このため、ノードＮは
N(b)に示すようにアドレスバッファ回路の出力信号A0，
0,A1，1……An，nが出力されてから次第にＬレベ
ルに下がり、時間t2（約35ns）後にＬレベルと判定され
る。この結果、予備のメモリビットが選択される切換え
信号SCLはＬレベル（点線図示）となり、通常のメモリ
の不良ビットが選択される切換え信号CLがＨレベル（点
線図示）となり、不良ビットが救済されないという問題
点があった。
（発明の目的） 本発明は、上述したノードＮのレベル判定の時間を列
アドレス取込み信号の取込み直後に行なうとともに、レ
ーザ光によるヒューズ切断が不完全な場合でも、不良ビ
ットを確実に救済することを目的とするものである。
アドレス取込み信号の取込み直後に行なうとともに、レ
ーザ光によるヒューズ切断が不完全な場合でも、不良ビ
ットを確実に救済することを目的とするものである。
（問題点を解決するための手段） 本発明は上記目的を達成するため、アドレスバッファ
回路の出力がゲートに接続され、かつソースが接地さ
れ、ドレインがヒューズの一端に接続された第１のトラ
ンジスタと、列アドレス取込み信号がゲートに接続さ
れ、かつドレインが電源電圧に接続され、ソースが前記
ヒューズの他端に接続された第２のトランジスタと、こ
の第２のトランジスタのソースをセット入力端子に接続
し、前記列アドレス取込み信号を基準として一定の遅延
時間以降に得られるセットクロック信号によって動作す
るフリップフロップ回路と、その出力端子に接続された
第３および第４のトランジスタとを備え、前記フリップ
フロップ回路の出力を前記第3,第４のトランジスタの各
ゲートに入力し、行アドレス取込み信号を基準として一
定の遅延時間以降に得られるクロック信号を各ドレイン
に入力し、各ソースから予備または通常のメモリのビッ
ト線とデータ線間のトランスファゲート用トランジスタ
のゲートに各切換え信号を送出せしめるよう構成したこ
とを特徴とするものである。
回路の出力がゲートに接続され、かつソースが接地さ
れ、ドレインがヒューズの一端に接続された第１のトラ
ンジスタと、列アドレス取込み信号がゲートに接続さ
れ、かつドレインが電源電圧に接続され、ソースが前記
ヒューズの他端に接続された第２のトランジスタと、こ
の第２のトランジスタのソースをセット入力端子に接続
し、前記列アドレス取込み信号を基準として一定の遅延
時間以降に得られるセットクロック信号によって動作す
るフリップフロップ回路と、その出力端子に接続された
第３および第４のトランジスタとを備え、前記フリップ
フロップ回路の出力を前記第3,第４のトランジスタの各
ゲートに入力し、行アドレス取込み信号を基準として一
定の遅延時間以降に得られるクロック信号を各ドレイン
に入力し、各ソースから予備または通常のメモリのビッ
ト線とデータ線間のトランスファゲート用トランジスタ
のゲートに各切換え信号を送出せしめるよう構成したこ
とを特徴とするものである。
（作用） 本発明は、冗長回路のヒューズの一端が接続された第
２のトランジスタのソース（ノードＮ）の電位状態が列
アドレス取込み信号を取込んだ直後にフリップフロップ
回路を動作させ、その状態を保持することによって、ノ
ードＮの電位情報を安定して保持し、かつ行アドレス取
込み信号を基準として第３および第４のトランジスタを
動作させ、不良ビットを確実に救済するようにしたもの
である。
２のトランジスタのソース（ノードＮ）の電位状態が列
アドレス取込み信号を取込んだ直後にフリップフロップ
回路を動作させ、その状態を保持することによって、ノ
ードＮの電位情報を安定して保持し、かつ行アドレス取
込み信号を基準として第３および第４のトランジスタを
動作させ、不良ビットを確実に救済するようにしたもの
である。
（実施例） 第１図は本発明の一実施例の回路構成図を示し、第３
図と同一数字記号は同じものである。図の17はフリップ
フロップ回路で、そのセット入力端子ＳにノードＮの電
位状態、即ちＨまたはＬレベルが、冗長回路のヒューズ
１〜６の切断状態により入力され、その電位状態が安定
に保持される。入力端子Ｃには第２図の動作タイミング
チャートに示すセットクロック信号SCKが、列アドレス
取込み信号▲▼から一定の遅延時間t1後に入力さ
れる。また、出力端子Q,からはノードＮの電位状態を
保持した出力、即ちＨまたはＬレベルが第３および第４
のトランジスタ14,15のゲートに入力される。両トラン
ジスタは行アドレス取込み信号▲▼から一定の遅
延時間t3後に入力されるクロック信号CK1と前記ゲート
のＨまたはＬレベルの状態でオンまたはオフ状態とな
り、図示せざる予備または通常のメモリビット線とデー
タ線間のトランスファゲート用トランジスタのゲートに
切換え信号SCLまたはCLを送出する。
図と同一数字記号は同じものである。図の17はフリップ
フロップ回路で、そのセット入力端子ＳにノードＮの電
位状態、即ちＨまたはＬレベルが、冗長回路のヒューズ
１〜６の切断状態により入力され、その電位状態が安定
に保持される。入力端子Ｃには第２図の動作タイミング
チャートに示すセットクロック信号SCKが、列アドレス
取込み信号▲▼から一定の遅延時間t1後に入力さ
れる。また、出力端子Q,からはノードＮの電位状態を
保持した出力、即ちＨまたはＬレベルが第３および第４
のトランジスタ14,15のゲートに入力される。両トラン
ジスタは行アドレス取込み信号▲▼から一定の遅
延時間t3後に入力されるクロック信号CK1と前記ゲート
のＨまたはＬレベルの状態でオンまたはオフ状態とな
り、図示せざる予備または通常のメモリビット線とデー
タ線間のトランスファゲート用トランジスタのゲートに
切換え信号SCLまたはCLを送出する。
なお、前記フリップフロップ回路17の出力端子Q,は
セット入力端子ＳがＨレベルで、かつＨレベルのセット
クロック信号SCKが入力された時、ＱはＨレベル、は
Ｌレベルとなる。またこれを逆にセット入力端子がＬレ
ベルで、かつＨレベルのセットクロック信号SCKが入力
された時ＱはＬレベル、はＨレベルとなる。
セット入力端子ＳがＨレベルで、かつＨレベルのセット
クロック信号SCKが入力された時、ＱはＨレベル、は
Ｌレベルとなる。またこれを逆にセット入力端子がＬレ
ベルで、かつＨレベルのセットクロック信号SCKが入力
された時ＱはＬレベル、はＨレベルとなる。
次に本実施例の動作を第２図の動作タイミングチャー
トを用い説明すると、この実施例のようなダイナミック
・ランダム・アクセス・メモリでは、アドレスマルチプ
レクスにより、行アドレス、列アドレスを決めることに
より内部のメモリが選択される。
トを用い説明すると、この実施例のようなダイナミック
・ランダム・アクセス・メモリでは、アドレスマルチプ
レクスにより、行アドレス、列アドレスを決めることに
より内部のメモリが選択される。
まず、行アドレス取込み信号▲▼がＬレベルに
なった後、列アドレス取込み信号▲▼が取込ま
れ、アドレスバッファ回路によりアドレスに対応したA0
〜Anおよび0〜nの出力信号が出る。
なった後、列アドレス取込み信号▲▼が取込ま
れ、アドレスバッファ回路によりアドレスに対応したA0
〜Anおよび0〜nの出力信号が出る。
予備のメモリビットに切換える場合、前記出力信号A0
〜Anおよび0〜nのうちＨレベルとなる信号が第１の
トランジスタのゲートに加わった該当トランジスタのド
レインに接続されたヒューズがレーザ光により切断され
ている。例えばA0がＨレベルの場合、ヒューズ１が切断
され、ヒューズ２は切断されていない。逆にA0がＬレベ
ルの場合はヒューズ１は切断されず0がＨレベルとな
るためヒューズ２は切断される。以下同様に1，nが
Ｈレベルの場合、ヒューズが切断され、1，nがＬレ
ベルのためヒューズ4,6は切断されない。A1,AnがＬレベ
ルの場合、ヒューズ3,5が切断されないが、ヒューズ4,6
は切断される。
〜Anおよび0〜nのうちＨレベルとなる信号が第１の
トランジスタのゲートに加わった該当トランジスタのド
レインに接続されたヒューズがレーザ光により切断され
ている。例えばA0がＨレベルの場合、ヒューズ１が切断
され、ヒューズ２は切断されていない。逆にA0がＬレベ
ルの場合はヒューズ１は切断されず0がＨレベルとな
るためヒューズ２は切断される。以下同様に1，nが
Ｈレベルの場合、ヒューズが切断され、1，nがＬレ
ベルのためヒューズ4,6は切断されない。A1,AnがＬレベ
ルの場合、ヒューズ3,5が切断されないが、ヒューズ4,6
は切断される。
そこで、第２のトランジスタ13により列アドレス取込
み信号▲▼がＨレベルの時、ノードＮはＨレベル
とされており、不良メモリを予備のメモリビットに切換
える場合、第１のトランジスタ７〜12がオン状態となっ
てもヒューズ１〜６がアドレスに対応して切断してある
ため、ノードＮの電位N(a)は実線に示すようにＨレベル
のままである。
み信号▲▼がＨレベルの時、ノードＮはＨレベル
とされており、不良メモリを予備のメモリビットに切換
える場合、第１のトランジスタ７〜12がオン状態となっ
てもヒューズ１〜６がアドレスに対応して切断してある
ため、ノードＮの電位N(a)は実線に示すようにＨレベル
のままである。
また、予備のメモリビットに切換えないアドレスの場
合、ヒューズ１〜６の中で切断されていないヒューズが
接続された第１のトランジスタの何れかがオン状態とな
るため、ノードＮの電位N(a)は点線で示すようにＬレベ
ルとなる。
合、ヒューズ１〜６の中で切断されていないヒューズが
接続された第１のトランジスタの何れかがオン状態とな
るため、ノードＮの電位N(a)は点線で示すようにＬレベ
ルとなる。
したがってフリップフロップ回路17により、アドレス
バッファ回路からの出力信号A0〜An，0〜nがＨレベ
ルとなった時間t1後にセットクロック信号SCKによりノ
ードＮのレベルが取込まれ安定に保持される。この後、
行アドレス取込み信号▲▼がＬレベルになってか
ら時間t3の後、第3,第４のトランジスタ14,15のクロッ
ク信号CK1がＨレベルとなり、フリップフロップ回路17
に保持されたノードＮの電位状態により、トランジスタ
14,15から切換え信号SCL、またはCLの何れかがＨレベル
となり出力される。
バッファ回路からの出力信号A0〜An，0〜nがＨレベ
ルとなった時間t1後にセットクロック信号SCKによりノ
ードＮのレベルが取込まれ安定に保持される。この後、
行アドレス取込み信号▲▼がＬレベルになってか
ら時間t3の後、第3,第４のトランジスタ14,15のクロッ
ク信号CK1がＨレベルとなり、フリップフロップ回路17
に保持されたノードＮの電位状態により、トランジスタ
14,15から切換え信号SCL、またはCLの何れかがＨレベル
となり出力される。
即ち、予備のメモリビットに切換える場合、ノードＮ
はＨレベルであり、フリップフロップ回路17の出力端子
ＱもＨレベルが出力されており、第３のトランジスタ14
はオン状態となり、切換え信号SCLは実線で示すように
Ｈレベルが出力され、予備のメモリビットが選択され
る。この場合、出力端子ＱはＬレベルが出力され、第４
のトランジスタ15はオフ状態となり、切換え信号CLは実
線で示すようにＬレベルのままで通常のメモリビットは
選択されない。
はＨレベルであり、フリップフロップ回路17の出力端子
ＱもＨレベルが出力されており、第３のトランジスタ14
はオン状態となり、切換え信号SCLは実線で示すように
Ｈレベルが出力され、予備のメモリビットが選択され
る。この場合、出力端子ＱはＬレベルが出力され、第４
のトランジスタ15はオフ状態となり、切換え信号CLは実
線で示すようにＬレベルのままで通常のメモリビットは
選択されない。
また、予備のメモリビットを選択しない場合は、ノー
ドＮがＬレベルとなるため、切換え信号SCLはＬレベル
（点線）のままで、選択されず、切換え信号CLはＨレベ
ル（点線）となり、通常のメモリビットが選択される。
ドＮがＬレベルとなるため、切換え信号SCLはＬレベル
（点線）のままで、選択されず、切換え信号CLはＨレベ
ル（点線）となり、通常のメモリビットが選択される。
（発明の効果） 本発明は、上述したようにアドレスを取込んだ直後の
短時間にノードＮの電位状態（ＨまたはＬレベル）の判
定を行ない、これをフリップフロップ回路で保持するよ
うにしたので、安定しており、ノードＮが時間の経過と
ともにＨレベルからＬレベルになっても予備のメモリビ
ットを確実に選択できる。したがって、ヒューズ切断の
レーザ光の出力が弱かった場合に発生するヒューズが高
抵抗で接続されている場合でも、予備のメモリビットの
選択動作が確実に行なえる。
短時間にノードＮの電位状態（ＨまたはＬレベル）の判
定を行ない、これをフリップフロップ回路で保持するよ
うにしたので、安定しており、ノードＮが時間の経過と
ともにＨレベルからＬレベルになっても予備のメモリビ
ットを確実に選択できる。したがって、ヒューズ切断の
レーザ光の出力が弱かった場合に発生するヒューズが高
抵抗で接続されている場合でも、予備のメモリビットの
選択動作が確実に行なえる。
第１図は本発明の一実施例の回路構成図、第２図は第１
図の動作タイミングチャート、第３図は従来の半導体集
積回路、第４図は第３図の動作タイミングチャートであ
る。 １〜６……ヒューズ、７〜12……第１のトランジスタ、
13……第２のトランジスタ、14……第３のトランジス
タ、15……第４のトランジスタ、17……フリップフロッ
プ回路、Ｎ……ノード。
図の動作タイミングチャート、第３図は従来の半導体集
積回路、第４図は第３図の動作タイミングチャートであ
る。 １〜６……ヒューズ、７〜12……第１のトランジスタ、
13……第２のトランジスタ、14……第３のトランジス
タ、15……第４のトランジスタ、17……フリップフロッ
プ回路、Ｎ……ノード。
Claims (1)
- 【請求項１】アドレスバッファ回路の出力がゲートに接
続され、かつソースが接地され、ドレインがヒューズの
一端に接続された第１のトランジスタと、列アドレス取
込み信号がゲートに接続され、かつドレインが電源電圧
に接続され、ソースが前記ヒューズの他端と接続された
第２のトランジスタと、この第２のトランジスタのソー
スをセット入力端子に接続し、前記列アドレス取込み信
号を基準として一定の遅延時間以降に得られるセットク
ロック信号によって動作するフリップフロップ回路と、
同フリップフロップ回路の出力端子に接続された第３お
よび第４のトランジスタとを備え、前記フリップフロッ
プ回路の出力を前記第3,第４のトランジスタの各ゲート
に入力し、かつ行アドレス取込み信号を基準として、一
定の遅延時間以降に得られるクロック信号を各ドレイン
に入力し、各ソースから予備または通常のメモリのビッ
ト線とデータ線間のトランスファゲート用トランジスタ
のゲートに各切換え信号を送出せしめるよう構成したこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210232A JP2519468B2 (ja) | 1987-08-26 | 1987-08-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210232A JP2519468B2 (ja) | 1987-08-26 | 1987-08-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455798A JPS6455798A (en) | 1989-03-02 |
| JP2519468B2 true JP2519468B2 (ja) | 1996-07-31 |
Family
ID=16585972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62210232A Expired - Lifetime JP2519468B2 (ja) | 1987-08-26 | 1987-08-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519468B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2689768B2 (ja) * | 1991-07-08 | 1997-12-10 | 日本電気株式会社 | 半導体集積回路装置 |
| JP2630274B2 (ja) * | 1994-09-28 | 1997-07-16 | 日本電気株式会社 | 半導体記憶装置 |
| KR0173946B1 (ko) * | 1995-12-18 | 1999-04-01 | 김광호 | 동기형 반도체 메모리 장치의 컬럼 리던던시 회로 |
-
1987
- 1987-08-26 JP JP62210232A patent/JP2519468B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6455798A (en) | 1989-03-02 |
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