JP3256562B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に不良のメモリセルに代えて予備のメモリセルを
使用する冗長回路を採用した半導体記憶装置におけるセ
ンス出力切換え回路に関する。
り、特に不良のメモリセルに代えて予備のメモリセルを
使用する冗長回路を採用した半導体記憶装置におけるセ
ンス出力切換え回路に関する。
【０００２】
【従来の技術】半導体記憶装置には、同一の半導体チッ
プ上に正規のメモリセル（正規セル）とは別に予備のメ
モリセル（予備セル）を設けておき、正規セルのうちの
不良分に代えて予備セルを使用することにより不良チッ
プを救済し得る冗長回路が採用されることが多い。
プ上に正規のメモリセル（正規セル）とは別に予備のメ
モリセル（予備セル）を設けておき、正規セルのうちの
不良分に代えて予備セルを使用することにより不良チッ
プを救済し得る冗長回路が採用されることが多い。
【０００３】図３は、セルアレイの不良行を救済するよ
うにしたロウ不良救済方式の冗長回路を採用した半導体
メモリの従来例を示している。３１は正規セル群のアレ
イ（正規アレイ）、３２…は正規アレイのワード線、３
３…は正規アレイのビット線である。３４…はロウアド
レス信号をデコードする正規アレイ用のロウデコーダ、
３５…はカラムデコーダ出力により制御される正規アレ
イ用のカラムセレクタであり、これらのロウデコーダ３
４…およびカラムセレクタ３５…は、上記正規アレイ３
１からデータを読み出そうとするメモリセルを選択する
メモリセル選択回路を形成している。３６は予備セル群
のアレイ（予備アレイ）、３７…は予備アレイのワード
線、３８…は予備アレイのビット線である。３９…は前
記ロウアドレス信号をデコードする予備アレイ用のロウ
デコーダ、４０…は前記カラムデコーダ出力により制御
される予備アレイ用のカラムセレクタであり、これらの
ロウデコーダ３９…およびカラムセレクタ４０…は、上
記予備アレイ３６からデータを読み出そうとするメモリ
セルを選択するメモリセル選択回路を形成している。上
記予備アレイ用のロウデコーダ３９…は、プログラマブ
ル・デコーダであり、アドレス信号が正規アレイ３１の
不良行に対応する場合には、この不良行に対応する予備
アレイ３６における１本のワード線３７を選択するよう
にプログラムされている。４１は切換え回路であり、上
記正規アレイ用のカラムセレクタ３５…を経た正規セル
読み出し出力を選択する正規アレイ用読み出しセレクタ
４２と、上記予備アレイ用のカラムセレクタ４０…を経
た予備セル読み出し出力を選択する予備アレイ用読み出
しセレクタ４３と、前記予備アレイのワード線３７…の
信号が入力するノアゲート４４と、このノアゲート４４
の出力を反転させる第１インバータ４５と、この第１イ
ンバータ４５の出力を反転させる第２インバータ４６と
を有する。上記第１インバータ４５の出力および上記第
２インバータ４６の出力は対応して前記予備アレイ用読
み出しセレクタ４３および正規アレイ用読み出しセレク
タ４２のスイッチ制御信号として与えられる。４７は前
記正規アレイ用読み出しセレクタ４２および予備アレイ
用読み出しセレクタ４３が共通に入力ノードに接続され
たセンスアンプである。図４は、上記半導体メモリの動
作の概要を示すタイミング波形図である。
うにしたロウ不良救済方式の冗長回路を採用した半導体
メモリの従来例を示している。３１は正規セル群のアレ
イ（正規アレイ）、３２…は正規アレイのワード線、３
３…は正規アレイのビット線である。３４…はロウアド
レス信号をデコードする正規アレイ用のロウデコーダ、
３５…はカラムデコーダ出力により制御される正規アレ
イ用のカラムセレクタであり、これらのロウデコーダ３
４…およびカラムセレクタ３５…は、上記正規アレイ３
１からデータを読み出そうとするメモリセルを選択する
メモリセル選択回路を形成している。３６は予備セル群
のアレイ（予備アレイ）、３７…は予備アレイのワード
線、３８…は予備アレイのビット線である。３９…は前
記ロウアドレス信号をデコードする予備アレイ用のロウ
デコーダ、４０…は前記カラムデコーダ出力により制御
される予備アレイ用のカラムセレクタであり、これらの
ロウデコーダ３９…およびカラムセレクタ４０…は、上
記予備アレイ３６からデータを読み出そうとするメモリ
セルを選択するメモリセル選択回路を形成している。上
記予備アレイ用のロウデコーダ３９…は、プログラマブ
ル・デコーダであり、アドレス信号が正規アレイ３１の
不良行に対応する場合には、この不良行に対応する予備
アレイ３６における１本のワード線３７を選択するよう
にプログラムされている。４１は切換え回路であり、上
記正規アレイ用のカラムセレクタ３５…を経た正規セル
読み出し出力を選択する正規アレイ用読み出しセレクタ
４２と、上記予備アレイ用のカラムセレクタ４０…を経
た予備セル読み出し出力を選択する予備アレイ用読み出
しセレクタ４３と、前記予備アレイのワード線３７…の
信号が入力するノアゲート４４と、このノアゲート４４
の出力を反転させる第１インバータ４５と、この第１イ
ンバータ４５の出力を反転させる第２インバータ４６と
を有する。上記第１インバータ４５の出力および上記第
２インバータ４６の出力は対応して前記予備アレイ用読
み出しセレクタ４３および正規アレイ用読み出しセレク
タ４２のスイッチ制御信号として与えられる。４７は前
記正規アレイ用読み出しセレクタ４２および予備アレイ
用読み出しセレクタ４３が共通に入力ノードに接続され
たセンスアンプである。図４は、上記半導体メモリの動
作の概要を示すタイミング波形図である。
【０００４】まず、通常動作（前のサイクルで正規アレ
イ３１の正常行を選択し、次のサイクルでも正規アレイ
３１の正常行を選択する動作）時の動作を説明する。ア
ドレス入力が変化すると、カラムデコーダ出力が変化す
る。この時、上記アドレス入力は正規アレイ３１の正常
行に対応しており、正規アレイ３１の選択された正常行
のワード線３２が“Ｈ”レベルに立ち上がる。そして、
選択セルからの読み出し出力が正規アレイ用のカラムセ
レクタ３５および正規アレイ用読み出しセレクタ４２
（通常動作時にはオン状態である。）を経てセンスアン
プ４７に入力し、センス動作が行われる。このような通
常動作時には、カラムデコーダ出力が変化し、正規アレ
イのワード線３２が立ち上がり、セルが選択されること
によってセンスアンプ４７の動作が開始し、センスアン
プ４７の出力は出力バッファ（図示せず）を介して出力
される。
イ３１の正常行を選択し、次のサイクルでも正規アレイ
３１の正常行を選択する動作）時の動作を説明する。ア
ドレス入力が変化すると、カラムデコーダ出力が変化す
る。この時、上記アドレス入力は正規アレイ３１の正常
行に対応しており、正規アレイ３１の選択された正常行
のワード線３２が“Ｈ”レベルに立ち上がる。そして、
選択セルからの読み出し出力が正規アレイ用のカラムセ
レクタ３５および正規アレイ用読み出しセレクタ４２
（通常動作時にはオン状態である。）を経てセンスアン
プ４７に入力し、センス動作が行われる。このような通
常動作時には、カラムデコーダ出力が変化し、正規アレ
イのワード線３２が立ち上がり、セルが選択されること
によってセンスアンプ４７の動作が開始し、センスアン
プ４７の出力は出力バッファ（図示せず）を介して出力
される。
【０００５】次に、通常動作から救済動作への切換え
（前のサイクルで正規アレイ３１の正常行を選択し、次
のサイクルで予備アレイ３６を選択する）時の動作を説
明する。アドレス入力が変化すると、カラムデコーダ出
力が変化する。この時、アドレス入力は正規アレイ３１
の不良行に対応しており、この不良行に対応する予備ア
レイ３６における１本のワード線３７が“Ｈ”レベルに
立ち上がる。そして、このように予備アレイ３６が選択
された時、ノアゲート４４の出力は“Ｌ”レベル、第１
インバータ４５の出力は“Ｈ”レベル、第２インバータ
４６の出力は“Ｌ”レベルになる。これにより、第１イ
ンバータ４５の“Ｈ”レベル出力により予備アレイ用読
み出しセレクタ４３がオンになるが、第２インバータ４
６の“Ｌ”レベル出力により正規アレイ用読み出しセレ
クタ４２がオフになってセンスアンプ４７から切り離さ
れるので、センスアンプ４７は予備セル３６からの読み
出し出力をセンスするようになる。
（前のサイクルで正規アレイ３１の正常行を選択し、次
のサイクルで予備アレイ３６を選択する）時の動作を説
明する。アドレス入力が変化すると、カラムデコーダ出
力が変化する。この時、アドレス入力は正規アレイ３１
の不良行に対応しており、この不良行に対応する予備ア
レイ３６における１本のワード線３７が“Ｈ”レベルに
立ち上がる。そして、このように予備アレイ３６が選択
された時、ノアゲート４４の出力は“Ｌ”レベル、第１
インバータ４５の出力は“Ｈ”レベル、第２インバータ
４６の出力は“Ｌ”レベルになる。これにより、第１イ
ンバータ４５の“Ｈ”レベル出力により予備アレイ用読
み出しセレクタ４３がオンになるが、第２インバータ４
６の“Ｌ”レベル出力により正規アレイ用読み出しセレ
クタ４２がオフになってセンスアンプ４７から切り離さ
れるので、センスアンプ４７は予備セル３６からの読み
出し出力をセンスするようになる。
【０００６】しかし、このような通常動作から救済動作
への切換え時には、第１インバータ４５の出力が“Ｈ”
レベルになって予備アレイ用読み出しセレクタ４３がオ
ンになるまでは、予備アレイ３６からの読み出し出力に
対するセンス動作が開始しない。このような切換え回路
４１の切換えに起因する読み出し動作の遅れが生じる
と、通常動作時に比べて読み出し速度が遅くなる。
への切換え時には、第１インバータ４５の出力が“Ｈ”
レベルになって予備アレイ用読み出しセレクタ４３がオ
ンになるまでは、予備アレイ３６からの読み出し出力に
対するセンス動作が開始しない。このような切換え回路
４１の切換えに起因する読み出し動作の遅れが生じる
と、通常動作時に比べて読み出し速度が遅くなる。
【０００７】上記とは逆に、救済動作から通常動作への
切換え（前のサイクルで予備アレイ３６を選択し、次の
サイクルで正規アレイ３１の正常行を選択する）時に
は、第２インバータ４６の出力が“Ｈ”レベルになって
正規アレイ用読み出しセレクタ４２がオンになるまで
は、正規アレイ３１からの読み出し出力に対するセンス
動作が開始しない。従って、上記と同様に、通常動作時
に比べて読み出し速度が遅くなる。この読み出し動作の
遅れは、通常、数ｎｓであるが、高速メモリを実現しよ
うとする場合には問題になる。
切換え（前のサイクルで予備アレイ３６を選択し、次の
サイクルで正規アレイ３１の正常行を選択する）時に
は、第２インバータ４６の出力が“Ｈ”レベルになって
正規アレイ用読み出しセレクタ４２がオンになるまで
は、正規アレイ３１からの読み出し出力に対するセンス
動作が開始しない。従って、上記と同様に、通常動作時
に比べて読み出し速度が遅くなる。この読み出し動作の
遅れは、通常、数ｎｓであるが、高速メモリを実現しよ
うとする場合には問題になる。
【０００８】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、通常動作から冗長回路による救済動
作への切換え時、あるいは、その逆の切換え時には、切
換え回路の切換えに起因する読み出し動作の遅れが生
じ、通常動作時に比べて読み出し速度が遅くなるという
問題があった。
半導体記憶装置は、通常動作から冗長回路による救済動
作への切換え時、あるいは、その逆の切換え時には、切
換え回路の切換えに起因する読み出し動作の遅れが生
じ、通常動作時に比べて読み出し速度が遅くなるという
問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、通常動作から冗長回路による救済動作への切
換え時、あるいは、その逆の切換え時に、切換え回路の
動作に起因する読み出し動作の遅れが生じることなく、
通常動作時と同等の読み出し速度が得られる半導体記憶
装置を提供することを目的とする。
たもので、通常動作から冗長回路による救済動作への切
換え時、あるいは、その逆の切換え時に、切換え回路の
動作に起因する読み出し動作の遅れが生じることなく、
通常動作時と同等の読み出し速度が得られる半導体記憶
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、正規のメモリセル群からなる第１のアレイと、この
第１のアレイにおける不良行あるいは不良列を救済する
ために設けられた予備のメモリセル群からなる第２のア
レイと、前記第１のアレイからデータを読み出そうとす
るメモリセルを選択する第１のメモリセル選択回路と、
前記第２のアレイからデータを読み出そうとするメモリ
セルを選択する第２のメモリセル選択回路と、前記第１
のアレイの選択セルからの読み出し出力が入力する第１
のセンスアンプ回路と、前記第２のアレイの選択セルか
らの読み出し出力が入力され、前記第１のアレイが選択
されているときにも活性化される第２のセンスアンプ回
路と、前記第２のアレイが選択されているか否かに応じ
て前記第２のセンスアンプ回路の出力または前記第１の
センスアンプ回路の出力を切換え選択して出力する切換
え回路とを具備し、前記第１のセンスアンプ回路及び前
記第２のセンスアンプ回路は、前記第１のアレイと前記
第２のアレイとの間に配置されていることを特徴とす
る。
は、正規のメモリセル群からなる第１のアレイと、この
第１のアレイにおける不良行あるいは不良列を救済する
ために設けられた予備のメモリセル群からなる第２のア
レイと、前記第１のアレイからデータを読み出そうとす
るメモリセルを選択する第１のメモリセル選択回路と、
前記第２のアレイからデータを読み出そうとするメモリ
セルを選択する第２のメモリセル選択回路と、前記第１
のアレイの選択セルからの読み出し出力が入力する第１
のセンスアンプ回路と、前記第２のアレイの選択セルか
らの読み出し出力が入力され、前記第１のアレイが選択
されているときにも活性化される第２のセンスアンプ回
路と、前記第２のアレイが選択されているか否かに応じ
て前記第２のセンスアンプ回路の出力または前記第１の
センスアンプ回路の出力を切換え選択して出力する切換
え回路とを具備し、前記第１のセンスアンプ回路及び前
記第２のセンスアンプ回路は、前記第１のアレイと前記
第２のアレイとの間に配置されていることを特徴とす
る。
【００１１】
【作用】第１のアレイ用の第１のセンスアンプとは別に
第２のアレイ専用の第２のセンスアンプを有し、第２の
アレイが選択されているか否かに応じて第２のセンスア
ンプ回路の出力または第１のセンスアンプ回路の出力を
切換え選択して出力する切換え回路を有するので、通常
動作から救済動作への切換え時、あるいは、その逆の切
換え時に、切換え回路の動作に起因する読み出し動作の
遅れが生じることなく、通常動作時と同等の読み出し速
度が得られるようになる。
第２のアレイ専用の第２のセンスアンプを有し、第２の
アレイが選択されているか否かに応じて第２のセンスア
ンプ回路の出力または第１のセンスアンプ回路の出力を
切換え選択して出力する切換え回路を有するので、通常
動作から救済動作への切換え時、あるいは、その逆の切
換え時に、切換え回路の動作に起因する読み出し動作の
遅れが生じることなく、通常動作時と同等の読み出し速
度が得られるようになる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係る半導体メ
モリの一部を示している。このメモリは、図３に示した
メモリと比べて、次の点（ａ）、（ｂ）が異なり、その
他は同じであるので図３中と同一符号を付している。
に説明する。図１は、本発明の一実施例に係る半導体メ
モリの一部を示している。このメモリは、図３に示した
メモリと比べて、次の点（ａ）、（ｂ）が異なり、その
他は同じであるので図３中と同一符号を付している。
【００１３】即ち、（ａ）センスアンプとして、正規ア
レイ用のカラムセレクタ３５を経た正規セル読み出し出
力が入力する第１のセンスアンプ１１と、予備アレイ用
のカラムセレクタ４０を経た予備セル読み出し出力が入
力する第２のセンスアンプ１２とが設けられている。
（ｂ）切換え回路１３は、予備アレイ３１が選択されて
いるか否かに応じて第２のセンスアンプ１２の出力また
は第１のセンスアンプ１１の出力を切換え選択して出力
するように構成されている。その具体例としては、前記
第１のセンスアンプ１１の出力側に設けられた第１のス
イッチ回路１４と、前記第２のセンスアンプ１２の出力
側に設けられた第２のスイッチ回路１５と、前記予備ア
レイ３１の各ワード線３７…の信号が入力するノアゲー
ト１６と、このノアゲート１６の出力に基ずいて前記第
２のスイッチ回路１５および第１のスイッチ回路１４を
相補的にスイッチ制御するための第１のインバータ１７
および第２のインバータ１８とを有する。図２は、上記
半導体メモリの動作の概要を示すタイミング波形図であ
る。
レイ用のカラムセレクタ３５を経た正規セル読み出し出
力が入力する第１のセンスアンプ１１と、予備アレイ用
のカラムセレクタ４０を経た予備セル読み出し出力が入
力する第２のセンスアンプ１２とが設けられている。
（ｂ）切換え回路１３は、予備アレイ３１が選択されて
いるか否かに応じて第２のセンスアンプ１２の出力また
は第１のセンスアンプ１１の出力を切換え選択して出力
するように構成されている。その具体例としては、前記
第１のセンスアンプ１１の出力側に設けられた第１のス
イッチ回路１４と、前記第２のセンスアンプ１２の出力
側に設けられた第２のスイッチ回路１５と、前記予備ア
レイ３１の各ワード線３７…の信号が入力するノアゲー
ト１６と、このノアゲート１６の出力に基ずいて前記第
２のスイッチ回路１５および第１のスイッチ回路１４を
相補的にスイッチ制御するための第１のインバータ１７
および第２のインバータ１８とを有する。図２は、上記
半導体メモリの動作の概要を示すタイミング波形図であ
る。
【００１４】まず、通常動作（前のサイクルで正規アレ
イ３１の正常行を選択し、次のサイクルでも正規アレイ
３１の正常行を選択する動作）時の動作を説明する。ア
ドレス入力が変化すると、カラムデコーダ出力が変化す
る。この時、上記アドレス入力は正規アレイ３１の正常
行に対応しており、正規アレイ３１の選択された正常行
のワード線３２が“Ｈ”レベルに立ち上がる。そして、
選択セルからの読み出し出力が正規アレイ用のカラムセ
レクタ３５を経て第１のセンスアンプ１１に入力し、セ
ンス動作が行われる。
イ３１の正常行を選択し、次のサイクルでも正規アレイ
３１の正常行を選択する動作）時の動作を説明する。ア
ドレス入力が変化すると、カラムデコーダ出力が変化す
る。この時、上記アドレス入力は正規アレイ３１の正常
行に対応しており、正規アレイ３１の選択された正常行
のワード線３２が“Ｈ”レベルに立ち上がる。そして、
選択セルからの読み出し出力が正規アレイ用のカラムセ
レクタ３５を経て第１のセンスアンプ１１に入力し、セ
ンス動作が行われる。
【００１５】このような通常動作時には、カラムデコー
ダ出力が変化し、正規アレイ用のワード線３２が立ち上
がり、正常セルが選択されることによって第１のセンス
アンプ１１の動作が開始し、このセンスアンプ１１の出
力は第１のスイッチ回路１４（通常動作時にはオン状態
である。）および出力バッファ（図示せず）を介して出
力される。
ダ出力が変化し、正規アレイ用のワード線３２が立ち上
がり、正常セルが選択されることによって第１のセンス
アンプ１１の動作が開始し、このセンスアンプ１１の出
力は第１のスイッチ回路１４（通常動作時にはオン状態
である。）および出力バッファ（図示せず）を介して出
力される。
【００１６】次に、通常動作から救済動作への切換え
（前のサイクルで正規アレイ３１の正常行を選択し、次
のサイクルで予備アレイ３６を選択する）時の動作を説
明する。アドレス入力が変化すると、カラムデコーダ出
力が変化する。この時、アドレス入力は正規アレイ３１
の不良行に対応しており、この不良行に対応する予備ア
レイ３６における１本のワード線３７が“Ｈ”レベルに
立ち上がる。そして、この予備アレイ３６の選択セルか
らの読み出し出力が予備アレイ用のカラムセレクタ４０
を経て第２のセンスアンプ１２に入力し、センス動作が
行われる。また、上記のように予備アレイ３６が選択さ
れた時、ノアゲート１６の出力は“Ｌ”レベル、第１イ
ンバータ１７の出力は“Ｈ”レベル、第２インバータ１
８の出力は“Ｌ”レベルになる。そして、上記第２のセ
ンスアンプ１２の増幅動作の間に、第１インバータ１７
の“Ｈ”レベル出力により第２のスイッチ回路１５がオ
ンになり、第２インバータ１８の“Ｌ”レベル出力によ
り第１のスイッチ回路１４がオフになる。これにより、
第１のセンスアンプ１１の出力が遮断され、第２のセン
スアンプ１２の出力が出力バッファ（図示せず）側に出
力されるようになる。
（前のサイクルで正規アレイ３１の正常行を選択し、次
のサイクルで予備アレイ３６を選択する）時の動作を説
明する。アドレス入力が変化すると、カラムデコーダ出
力が変化する。この時、アドレス入力は正規アレイ３１
の不良行に対応しており、この不良行に対応する予備ア
レイ３６における１本のワード線３７が“Ｈ”レベルに
立ち上がる。そして、この予備アレイ３６の選択セルか
らの読み出し出力が予備アレイ用のカラムセレクタ４０
を経て第２のセンスアンプ１２に入力し、センス動作が
行われる。また、上記のように予備アレイ３６が選択さ
れた時、ノアゲート１６の出力は“Ｌ”レベル、第１イ
ンバータ１７の出力は“Ｈ”レベル、第２インバータ１
８の出力は“Ｌ”レベルになる。そして、上記第２のセ
ンスアンプ１２の増幅動作の間に、第１インバータ１７
の“Ｈ”レベル出力により第２のスイッチ回路１５がオ
ンになり、第２インバータ１８の“Ｌ”レベル出力によ
り第１のスイッチ回路１４がオフになる。これにより、
第１のセンスアンプ１１の出力が遮断され、第２のセン
スアンプ１２の出力が出力バッファ（図示せず）側に出
力されるようになる。
【００１７】このような切換え動作時にも、カラムデコ
ーダ出力が変化し、予備アレイ３６のワード線３７が立
ち上がり、予備セルが選択されることによって第２のセ
ンスアンプ１２の動作が開始し、通常動作時と同じタイ
ミングでセンス動作が開始する。従って、切換え回路１
３の動作に起因する読み出し動作の遅れが生じることな
く、通常動作時に比べて読み出し速度が遅くなる。
ーダ出力が変化し、予備アレイ３６のワード線３７が立
ち上がり、予備セルが選択されることによって第２のセ
ンスアンプ１２の動作が開始し、通常動作時と同じタイ
ミングでセンス動作が開始する。従って、切換え回路１
３の動作に起因する読み出し動作の遅れが生じることな
く、通常動作時に比べて読み出し速度が遅くなる。
【００１８】上記とは逆に、救済動作から通常動作への
切換え（前のサイクルで予備アレイ３６を選択し、次の
サイクルで正規アレイ３１の正常行を選択する）時に
は、第２インバータ１８の出力が“Ｈ”レベルになって
第１のスイッチ回路１４がオンになり、第１インバータ
１７の“Ｌ”レベル出力により第２のスイッチ回路１５
がオフになる。この切換え動作時にも、カラムデコーダ
出力が変化し、正規アレイ３１のワード線３２が立ち上
がり、正常セルが選択されることによって第１のセンス
アンプ１１の動作が開始するので、通常動作時と同じタ
イミングでセンス動作が開始する。
切換え（前のサイクルで予備アレイ３６を選択し、次の
サイクルで正規アレイ３１の正常行を選択する）時に
は、第２インバータ１８の出力が“Ｈ”レベルになって
第１のスイッチ回路１４がオンになり、第１インバータ
１７の“Ｌ”レベル出力により第２のスイッチ回路１５
がオフになる。この切換え動作時にも、カラムデコーダ
出力が変化し、正規アレイ３１のワード線３２が立ち上
がり、正常セルが選択されることによって第１のセンス
アンプ１１の動作が開始するので、通常動作時と同じタ
イミングでセンス動作が開始する。
【００１９】即ち、上記実施例の半導体メモリによれ
ば、正規アレイ用の第１のセンスアンプ１１とは別に予
備アレイ専用の第２のセンスアンプ１２を有し、予備ア
レイ３６が選択されているか否かに応じて第２のセンス
アンプ１２の出力または第１のセンスアンプ１１の出力
を切換え選択して出力する切換え回路１３を有するの
で、通常動作から救済動作への切換え時、あるいは、救
済動作から通常動作への切換え時に、切換え回路の動作
に起因する読み出し動作の遅れが生じることなく、通常
動作時と同等の読み出し速度が得られるようになる。
ば、正規アレイ用の第１のセンスアンプ１１とは別に予
備アレイ専用の第２のセンスアンプ１２を有し、予備ア
レイ３６が選択されているか否かに応じて第２のセンス
アンプ１２の出力または第１のセンスアンプ１１の出力
を切換え選択して出力する切換え回路１３を有するの
で、通常動作から救済動作への切換え時、あるいは、救
済動作から通常動作への切換え時に、切換え回路の動作
に起因する読み出し動作の遅れが生じることなく、通常
動作時と同等の読み出し速度が得られるようになる。
【００２０】また、予備アレイ３６のビット線３７の容
量は非常に小さいので、予備アレイ用の第２のセンスア
ンプ１２に使用されるトランジスタは正規アレイ用の第
１のセンスアンプ１１に使用されるトランジスタよりも
小さいサイズで設計できる。従って、第２のセンスアン
プ１２として構成が簡略化された低消費電力の回路を用
いることができ、その追加による消費電力の増大は殆ん
ど無視できる。
量は非常に小さいので、予備アレイ用の第２のセンスア
ンプ１２に使用されるトランジスタは正規アレイ用の第
１のセンスアンプ１１に使用されるトランジスタよりも
小さいサイズで設計できる。従って、第２のセンスアン
プ１２として構成が簡略化された低消費電力の回路を用
いることができ、その追加による消費電力の増大は殆ん
ど無視できる。
【００２１】なお、上記実施例では、セルアレイの不良
行を救済するようにしたロウ不良救済方式の冗長回路を
採用した例を示したが、セルアレイの不良列を救済する
ようにしたカラム不良救済方式の冗長回路を採用した場
合、さらには、セルアレイの不良行および不良列をそれ
ぞれ救済するようにしたロウ不良・カラム不良救済方式
の冗長回路を採用した場合にも本発明を適用できる。
行を救済するようにしたロウ不良救済方式の冗長回路を
採用した例を示したが、セルアレイの不良列を救済する
ようにしたカラム不良救済方式の冗長回路を採用した場
合、さらには、セルアレイの不良行および不良列をそれ
ぞれ救済するようにしたロウ不良・カラム不良救済方式
の冗長回路を採用した場合にも本発明を適用できる。
【００２２】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、通常動作から冗長回路による救済動作への切
換え時、あるいは、その逆の切換え時に、切換え回路の
動作に起因する読み出し動作の遅れが生じることなく、
通常動作時と同等の読み出し速度が得られるので、高速
メモリを実現することができる。
によれば、通常動作から冗長回路による救済動作への切
換え時、あるいは、その逆の切換え時に、切換え回路の
動作に起因する読み出し動作の遅れが生じることなく、
通常動作時と同等の読み出し速度が得られるので、高速
メモリを実現することができる。
【図１】本発明の一実施例に係る半導体メモリの一部を
示す回路図。
示す回路図。
【図２】図１のメモリの動作例を示すタイミング波形
図。
図。
【図３】従来の半導体メモリの一部を示す回路図。
【図４】図３のメモリの動作例を示すタイミング波形
図。
図。
１１…第１のセンスアンプ、１２…第２のセンスアン
プ、１３…切換え回路、１４…第１のスイッチ回路、１
５…第２のスイッチ回路、１６…ノアゲート、１７…第
１のインバータ、１８…第２のインバータ、３１…正規
アレイ、３２…正規アレイのワード線、３３…正規アレ
イのビット線、３４…正規アレイ用のロウデコーダ、３
５…正規アレイ用のカラムセレクタ、３６…予備アレ
イ、３７…予備アレイのワード線、３８…予備アレイの
ビット線、３９…予備アレイ用のロウデコーダ、４０…
予備アレイ用のカラムセレクタ。
プ、１３…切換え回路、１４…第１のスイッチ回路、１
５…第２のスイッチ回路、１６…ノアゲート、１７…第
１のインバータ、１８…第２のインバータ、３１…正規
アレイ、３２…正規アレイのワード線、３３…正規アレ
イのビット線、３４…正規アレイ用のロウデコーダ、３
５…正規アレイ用のカラムセレクタ、３６…予備アレ
イ、３７…予備アレイのワード線、３８…予備アレイの
ビット線、３９…予備アレイ用のロウデコーダ、４０…
予備アレイ用のカラムセレクタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−37899（ＪＰ，Ａ) 特開 平１−125799（ＪＰ，Ａ) 特開 昭57−179998（ＪＰ，Ａ) 特開 平２−21500（ＪＰ，Ａ) 特開 昭63−53794（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401
Claims (3)
- 【請求項１】 正規のメモリセル群からなる第１のアレ
イと、 この第１のアレイにおける不良行あるいは不良列を救済
するために設けられた予備のメモリセル群からなる第２
のアレイと、 前記第１のアレイからデータを読み出そうとするメモリ
セルを選択する第１のメモリセル選択回路と、 前記第２のアレイからデータを読み出そうとするメモリ
セルを選択する第２のメモリセル選択回路と、 前記第１のアレイの選択セルからの読み出し出力が入力
する第１のセンスアンプ回路と、 前記第２のアレイの選択セルからの読み出し出力が入力
され、前記第１のアレイが選択されているときにも活性
化される第２のセンスアンプ回路と、 前記第２のアレイが選択されているか否かに応じて前記
第２のセンスアンプ回路の出力または前記第１のセンス
アンプ回路の出力を切換え選択して出力する切換え回路
とを具備し、 前記第１のセンスアンプ回路及び前記第２のセンスアン
プ回路は、前記第１のアレイと前記第２のアレイとの間
に配置されている ことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記切換え回路は、前記第１のセンスアンプ回路の
出力側に設けられた第１のスイッチ回路と、前記第２の
センスアンプ回路の出力側に設けられた第２のスイッチ
回路と、前記第２のアレイの各ワード線を駆動するため
の信号の論理和をとる論理和回路と、この論理和回路の
出力に基ずいて前記第１のスイッチ回路および第２のス
イッチ回路を相補的にスイッチ制御する制御回路とを有
することを特徴とする半導体記憶装置。 - 【請求項３】 正規のメモリセル群からなる第１のアレ
イと、 この第１のアレイにおける不良行あるいは不良列を救済
するために設けられた予備のメモリセル群からなる第２
のアレイと、 前記第１のアレイからデータを読み出そうとするメモリ
セルを選択する第１の メモリセル選択回路と、 前記第２のアレイからデータを読み出そうとするメモリ
セルを選択する第２のメモリセル選択回路と、 前記第１のアレイの選択セルからの読み出し出力が入力
する第１のセンスアンプ回路と、 前記第２のアレイの選択セルからの読み出し出力が入力
する第２のセンスアンプ回路と、 前記第２のアレイが選択されているか否かに応じて前記
第２のセンスアンプ回路の出力または前記第１のセンス
アンプ回路の出力を切換え選択して出力する切換え回路
とを具備し、 前記切換え回路は、前記第１のセンスアンプ回路の出力
側に設けられた第１のスイッチ回路と、前記第２のセン
スアンプ回路の出力側に設けられた第２のスイッチ回路
と、前記第２のアレイの各ワード線を駆動するための信
号の論理和をとる論理和回路と、この論理和回路の出力
に基ずいて前記第１のスイッチ回路および第２のスイッ
チ回路を相補的にスイッチ制御する制御回路とを有する
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30597291A JP3256562B2 (ja) | 1991-11-21 | 1991-11-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30597291A JP3256562B2 (ja) | 1991-11-21 | 1991-11-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144289A JPH05144289A (ja) | 1993-06-11 |
| JP3256562B2 true JP3256562B2 (ja) | 2002-02-12 |
Family
ID=17951520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30597291A Expired - Fee Related JP3256562B2 (ja) | 1991-11-21 | 1991-11-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3256562B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06139797A (ja) * | 1992-10-22 | 1994-05-20 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JP2012203977A (ja) * | 2011-03-28 | 2012-10-22 | Elpida Memory Inc | 半導体装置及びその制御方法並びにその情報処理システム |
-
1991
- 1991-11-21 JP JP30597291A patent/JP3256562B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05144289A (ja) | 1993-06-11 |
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