JP2008547222A

JP2008547222A - アンチヒューズ回路

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Publication number: JP2008547222A
Application number: JP2008518239A
Authority: JP
Inventors: ダブリュ．アンドレ、トマス; ケイ．スブラマニアン、チトラ
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2005-06-24
Filing date: 2006-06-13
Publication date: 2008-12-25
Also published as: EP2421003B1; US20070188190A1; KR20080034848A; US20060291315A1; TW200710863A; US7532533B2; EP2421003A3; US7224630B2; WO2007001855A3; KR101334819B1; CN101553878A; EP1897129A4; EP1897129A2; EP2421003A2; WO2007001855A2; CN101553878B

Abstract

アンチヒューズ回路（１０）はビット毎に、ＭＴＪ（磁気トンネル接合）フューズに対する書き込みが書き込み電圧に従って既に行なわれて、当該フューズが低抵抗状態になっているかどうかを示す信号を供給する。センスアンプ（１２）は抵抗状態信号を供給する。複数の基準磁気トンネル接合（１６）は並列に、かつセンスアンプに接続され、各基準磁気トンネル接合（５０，５２，５４）は、集合抵抗を形成する或る範囲の抵抗を有し、当該集合抵抗はセンスアンプ（１２）によって、ＭＴＪアンチヒューズ（１８）の各抵抗状態とは異なると判断することができる。書き込み回路は、書き込み回路（２０）をイネーブルにしてアンチヒューズ磁気トンネル接合（１８）に対する書き込みを行なうときに書き込み電圧を生成するために十分な電流を選択的に供給する。ＭＴＪアンチヒューズ（１８）の抵抗の変化を検出すると、書き込み回路（２０）はアンチヒューズ（１８）に供給される電流を減少させる。複数のアンチヒューズに対して同時に書き込みを行なうことができる。トランジスタのゲート酸化膜の膜厚は、最適性能が得られるように調整される。

Description

本発明は概して集積回路に関し、特に集積回路に使用されるアンチヒューズに関する。

フューズ溶断は集積回路において広く使用されており、特にメモリに冗長機能を持たせるだけでなく、タイミング及びバイアス条件のような回路調整を行なうために使用されている。フューズ溶断は、レーザでフューズを溶断する方法を使用して最も広く行なわれており、この方法は、この機能を実行する機器を通過する別の経路を必要とし、これによって今度は、検査コストが付加される。これらの付加コストを減らすために、電気的に書き込み可能なフューズ及びアンチヒューズを開発する研究が行なわれている。この点に関する難しさの一つは、十分に低い電圧を使用しながら十分に高い信頼度を達成することである。非常に高い電圧が多くの場合、書き込みを効果的に行うために必要となる。磁気トンネル接合（ＭＴＪ）素子を使用することにより、要求電圧レベルを確実に低くすることができることが分かっている。ＭＴＪ素子は一般的に、これらの素子の電気動作特性が非常に均一になるような方法で製造することが難しい。バラツキがウェハごとにだけでなく、チップごとに非常に大きくなり易い。更に、プロセスの変化によっても電気特性が大きく変わる。更に、レーザを使用する場合よりも短くなるのではあるが、書き込み時間が依然として所望時間よりも長い。

従って、電気動作特性にバラツキがある状態において非常に低い電圧で書き込むことができ、更に同じようにして、フューズまたはアンチヒューズの状態を効果的に読み出すことができるフューズ及び／又はアンチヒューズが必要になる。更に必要なのは、フューズ及び／又はアンチヒューズに対する書き込みを行なうために必要な時間を短くすることである。全てのこれらの状況において、信頼度の高い動作を維持しながら、集積回路上で占める面積をできる限り小さく維持することが望まれる。

本発明は、例を通して、かつ本発明を制限することがない形で、添付の図の要素の形状として例示され、そしてこれらの図では、同じ参照記号は同じ構成要素を指す。
一つの態様では、ＭＴＪアンチフューズの状態を読み出すために使用される基準部は、書き込み前の複数のＭＴＪ素子を含み、これらのＭＴＪ素子は並列に接続されて基準抵抗値を設定する。並列に接続される複数のＭＴＪは、ＭＴＪアンチフューズの書き込み後の抵抗値と、書き込み前の抵抗値との間の抵抗値を実現する。基準部をＭＴＪアンチフューズと同じ構造で構成すると、基準部は、製造プロセスのバラツキに起因する動作特性の変化を追随させるために比較的効果的になる。更に、並列に接続されるＭＴＪ素子の数は、抵抗値を調整して最適基準抵抗が得られるように選択することができる。この選択性は、複数の書き込み前のＭＴＪアンチフューズの間で抵抗にバラツキが生じるので特に重要となる。基準抵抗は常に、書き込み前の最小の抵抗値を有する１本の基準抵抗の書き込み前の抵抗値よりも小さい検出可能な抵抗値を有する必要がある。基準部及びＭＴＪアンチフューズは、センスアンプに使用される高電圧からパストランジスタ（ｐａｓｓｔｒａｎｓｉｓｔｏｒ）によって保護され、パストランジスタは高電圧に耐えてＭＴＪ素子を、ＭＴＪ素子の破壊電圧を超える高電圧から保護するように形成される。同様に、これらのパス素子は更にセンスアンプを、書き込み回路が書き込み動作中に使用するかなりの高電圧から保護する。更に、書き込み回路は、電流を小さくすることによりＭＴＪアンチフューズの破壊に応答し、これによって電流を他の箇所で更に高速に使用することができる。この様子は図及び以下の説明を参照することにより一層深く理解される。

図１に示すのはアンチフューズ回路１０であり、アンチフューズ回路１０はセンスアンプ１２と、保護回路１４と、基準部１６と、アンチフューズ１８と、そして書き込み回路２０とを備える。この記載の実施形態におけるアンチフューズ１８は磁気トンネル接合（ＭＴＪ）素子である。アンチフューズ回路１０は他のタイプのアンチフューズに適用することができる、か、またはフューズにも適用することができるが、ＭＴＪ素子は、当該素子に必要な書き込み電圧を非常に低くすることができるので、特に有用である。

センスアンプ１２はＰチャネルトランジスタ２２と、インバータ２４と、Ｐチャネルトランジスタ２６と、Ｎチャネルトランジスタ２８と、Ｐチャネルトランジスタ３０と、Ｎチャネルトランジスタ３２と、Ｐチャネルトランジスタ３４と、そしてインバータ３６とを含む。保護回路１４はＮチャネルトランジスタ３８と、そしてＮチャネルトランジスタ４０とを含む。基準回路１６はＭＴＪ素子５０，５２，及び５４を含む。書き込み回路２０はレベルシフター５６と、Ｐチャネルトランジスタ５８と、Ｐチャネルトランジスタ６０と、Ｐチャネルトランジスタ６２と、Ｎチャネルトランジスタ６４と、そしてＮチャネルトランジスタ６６とを含む。トランジスタ３８，４０，５８，６０，６２，６４，及び６６は全て、高電圧に耐えるように特殊な構造に形成されるトランジスタである。この構造は通常、ゲート誘電体膜厚を厚くすることにより得られる。従って、Ｐチャネルトランジスタ５８，６０，及び６２は、Ｐチャネルトランジスタ２２，２６，３０，及び３４よりも高い破壊電圧を有する。同様に、Ｎチャネルトランジスタ３８，４０，６４，及び６６は、Ｎチャネルトランジスタ２８及び３０よりも高い破壊電圧を有する。異なる電圧に耐える機能を持たせるために、集積回路に異なる破壊電圧を有するトランジスタを形成することが一般的に行なわれている。破壊電圧が低いトランジスタは高速性能及び低電力用途に用いられる。通常の用途では、ＶＤＤＬは論理素子に用いられ、そしてＶＤＤＨは入力／出力回路に用いられる。センスアンプ１２は低電圧電源ＶＤＤＬにより給電され、そして書き込み回路２０は高電圧電源ＶＤＤＨにより給電される。この例におけるＶＤＤＬの公称電圧は１．８ボルトであり、そしてこの例におけるＶＤＤＨは３．３ボルトである。

トランジスタ２２はパワーオンリセット（ＰＯＲ）信号ＰＯＲＢ（Ｂはアクティブロー論理信号を指すために使用される）を入力するゲートと、ＶＤＤＬに接続されるソースと、そしてドレインとを含む。インバータ２４は、トランジスタ２２のドレインに接続される入力と、そして相補出力信号ＦＵＳＥＢを供給する出力とを有する。トランジスタ２６はＶＤＤＬに接続されるソースと、トランジスタ２２のドレインに接続されるドレインと、そしてゲートとを有する。トランジスタ２８はトランジスタ２６のドレインに接続されるドレインと、トランジスタ２６のゲートに接続されるゲートと、そしてソースとを有する。トランジスタ３０はＶＤＤＬに接続されるソースと、トランジスタ２６及び２８のドレインに接続されるゲートと、そしてドレインとを有する。トランジスタ３２はトランジスタ３０のドレインに接続されるドレインと、トランジスタ３０のゲートに接続されるゲートと、そしてソースとを有する。トランジスタ３４はＶＤＤＬに接続されるソースと、ＰＯＲ信号ＰＯＲＢを入力するゲートと、そしてトランジスタ３０及び３２のドレインに接続されるドレインとを有する。インバータ３６は、トランジスタ３４，３２，及び３０のドレインに接続される入力と、そして出力信号ＦＵＳＥを供給する出力とを有する。

トランジスタ３８は、トランジスタ２８のソースに接続されるドレインと、読み出しバイアス電圧ＲＢを入力するゲートと、そしてソースとを有する。トランジスタ４０は、トランジスタ３２のソースに接続されるドレインと、読み出しバイアス電圧ＲＢを入力するゲートと、そしてソースとを有する。センスアンプ１２及び保護回路１４は組み合わされて検出回路を形成すると見なすことができる。

ＭＴＪ５０，５２，及び５４はそれぞれ、トランジスタ３８のソースに接続される第１端子と、そして負電源端子ＶＳＳに接続される第２端子とを有する。ＶＳＳは通常、接地である。アンチフューズ１８は、トランジスタ４０のソースに接続される第１端子と、そしてＶＳＳに接続される第２端子とを有する。アンチフューズ１８の第１端子はＭＴＪ電圧ＶＭＴＪを供給して、書き込み回路２０に流れる電流の制御を容易にする。

レベルシフター５６は、セレクト信号ＳＥＬＥＣＴＢを入力する入力と、そして出力とを有する。トランジスタ５８は、書き込みパワー信号（ｗｒｉｔｅｐｏｗｅｒｓｉｇｎａｌ）ＷＰを入力するソースと、レベルシフター５６の出力に接続されるゲートと、そしてアンチフューズ１８の第１端子に接続されるドレインとを有する。トランジスタ６０は、書き込みパワー信号ＷＰを入力するソースと、トランジスタ５８のドレインに接続されるドレインと、そしてゲートとを有する。トランジスタ６２は、ＶＤＤＨに接続されるソースと、トランジスタ６０のゲートに接続されるドレインと、そしてＶＳＳに接続されるゲートとを有する。トランジスタ６２のドレインはフォールドバック電圧ＶＦＢを供給する。トランジスタ６４は、トランジスタ６２のドレインに接続されるドレインと、書き込みパワー信号ＷＰを入力するゲートと、そしてソースとを有する。トランジスタ６６は、トランジスタ６４のソースに接続されるドレインと、ＭＴＪ１８の第１端子に接続されるゲートと、そしてＶＳＳに接続されるソースとを有する。

アンチフューズ回路１０の動作について、図２のタイミング図と関連付けながら説明する。電源が投入されると、ＰＯＲ信号ＰＯＲＢは、電源が安定し、そして回路が応答するために十分に長い時間に渡って論理ローである。この初期論理ロー状態では、トランジスタ２２及び３４が導通して、インバータ２４及び３６が論理ローを出力する。ＶＤＤＨ及びＶＤＤＬの電圧がその上限電圧に向かって上昇すると、セレクト信号ＳＥＬＥＣＴＢ、ＭＴＪ電圧ＶＭＴＪ、及びフォールドバック電圧ＶＦＢも上昇する。ＶＤＤＬの上昇はＶＤＤＨの上昇よりも遅延させる。ＶＤＤＬの上昇を検出し、そして所望の遅延時間が経過した後、ＰＯＲ信号ＰＯＲＢを非アクティブハイの論理状態にする。ＰＯＲ信号ＰＯＲＢが非アクティブになると、ＦＵＳＥ及びＦＵＳＥＢが相補状態になり、そしてＶＭＴＪが論理ローになる。ＳＥＬＥＣＴＢは非アクティブ状態の論理ハイのままである。

この例では、アンチフューズ１８に対する書き込みが未だ行われていないので、この時点では、論理ロー（論理０とも表記される）が読み出されている。この場合、並列接続のＭＴＪ５０，５２，及び５４の抵抗はアンチフューズ１８の抵抗よりも小さい。これにより、トランジスタ２８のドレインは、ＰＯＲＢによってセンスアンプ１２の制御が、ＰＯＲＢが論理ハイに切り替わってトランジスタ２２及び３４を非導通にすることにより解除される時点でトランジスタ３２のドレインよりも低電圧になる。この状態によって、センスアンプ１２では、トランジスタ３０及び３２のドレインが論理ハイになって、これが出力信号ＦＵＳＥを論理ローにするように作用し、そしてそれに対応する形で、トランジスタ２６及び２８のドレインが論理ローになって、これが出力信号ＦＵＳＥＢを論理ハイにするように作用する。ＳＥＬＥＣＴＢが論理ハイの場合、レベルシフター５６は論理ハイをトランジスタ５８に供給するので、トランジスタ５８は非導通になる。書き込みパワー信号ＷＰは論理ローであるので、トランジスタ６４は非導通になる。トランジスタ６２が導通して論理ハイをトランジスタ６０のゲートに供給するので、トランジスタ６０は非導通になる。トランジスタ５８及び６０が非導通になっている場合、ＶＭＴＪはアンチフューズ１８によって制御される。

アンチフューズ１８に対する書き込みを図２に示すように行なう場合、書き込みパワーＷＰを、この例では約３．３ボルトであるＶＤＤＨとほぼ同じ電圧である書き込みレベルにする。トランジスタ５８及び６０は依然として非導通になっているので、ＶＭＴＪは変化しない。ＷＰを書き込みレベルに上昇させた後、ＳＥＬＥＣＴＢを論理ローにして実際の書き込みを開始する。ＳＥＬＥＣＴＢが論理ローになると、レベルシフター５６は論理ローをトランジスタ５８のゲートに供給して、トランジスタ５８を導通させる。トランジスタ６４は、ＷＰが書き込みレベルになっているので導通している。トランジスタ６６も、導通しているトランジスタ５８が十分に高い電圧をトランジスタ６６のゲートに供給してトランジスタ６６を導通させるので導通している。トランジスタ６４及び６６が導通している場合、トランジスタ６０のゲートの電圧は十分に低いのでトランジスタ６０が導通する。この場合、トランジスタ６０はトランジスタ５８よりも大きい電流を流すことが好ましい。これは、ＶＭＴＪの電圧レベルを十分に高くしてアンチフューズ１８を破壊させるためである。アンチフューズ１８がＭＴＪである場合、破壊電圧は通常、１．８ボルト以下である。ＶＭＴＪの電圧は、トランジスタ５８及び６０の両方が導通しているときに約３．３ボルトになっている。トランジスタ３８及び４０は、この高電圧がセンスアンプ１２に伝達されることがないようにバイアスされる。読み出しバイアスＲＢの電圧は、アンチフューズ１８の状態を再現性良く読み出すために必要な電圧よりも高い閾値電圧である。

この例では、読み出しバイアス電圧ＲＢは約１．２ボルトである。この電圧は、ＭＴＪ破壊が読み出し中に絶対に生じることがないように十分低い必要がある。このバイアスは、読み出し動作と書き込み動作との間で変化しない。ＶＭＴＪが３．３ボルトの場合、センスアンプ１２は保護回路１４によって保護され、そしてアンチフューズ１８がブレークダウンし、そして極めて大きな導電性を示すようになる。ＭＴＪ素子であるアンチフューズ１８は通常、数十キロオーム〜数百オームに変化し、例えば２０キロオーム〜２百オームに変化する。この変化は、トランジスタ６６のゲートに加わる電圧がその閾値電圧未満に下がってトランジスタが非導通状態になるように作用する。トランジスタ６６が非導通状態になると、トランジスタ６２のドレインが論理ハイになり、これによりトランジスタ６０が非導通状態になる。トランジスタ６０が非導通状態になると、アンチフューズ１８を流れる電流が、トランジスタ５８を流れる電流に制限される。これにより、書き込みパワー信号ＷＰに掛かる負荷が小さくなるので、他の回路は書き込みパワー信号ＷＰから相対的に大きな電流を引き込むことができる。アンチフューズ１８にトランジスタ５８を通して電流を流し続けることができることは、確実に、アンチフューズ１８が予測される低抵抗を少なくとも有するようになるために有効であると考えられる。

ＦＵＳＥ出力及びＦＵＳＥＢ出力は、センスアンプ１２がラッチしているので、書き込み動作中に変化することがほとんどない。従って、書き込み後、電源をリセットする必要がある。電源をオンに切り替える操作について既に説明したように、ＰＯＲ信号ＰＯＲＢは論理ローになるように生成され、これによってトランジスタ２６及び３２の両方のドレインを同じ電圧に維持し、この電圧はインバータ２４及び３６により論理ハイとして認識される。ＰＯＲＢがアクティブになっている間、ＳＥＬＥＣＴＢが論理ハイに昇圧されるので、トランジスタ５８が非導通状態になる。ＶＤＤＬがその所望レベルになって所定の遅延時間だけ経過した後、ＰＯＲ信号ＰＯＲＢを非アクティブの論理ハイ状態にする。この時点で、トランジスタ２８及び３２のドレインが、トランジスタ２２及び３４によってほぼ同じ電圧に保持されるが、トランジスタ３０にはトランジスタ２６よりも、アンチフューズ１８の抵抗が基準部１６の抵抗よりも小さいために大きな電流が流れる。従って、トランジスタ３０はトランジスタ２６よりも電圧降下が大きいので、ＰＯＲＢが論理ハイになることによってトランジスタ２２及び３４が非導通状態になるときに、トランジスタ３２のドレインの電圧はトランジスタ２８のドレインの電圧よりも少しだけ低い電圧になる。従って、センスアンプ１２は相対的に低い電圧であるトランジスタ３２のドレインの電圧にラッチして、トランジスタ３２のドレインが論理ローにラッチされ、かつトランジスタ２８のドレインが論理ハイにラッチされるようになる。この状態では、ＦＵＳＥは論理ハイであり、そしてＦＵＳＥＢは論理ローである。書き込み回路２０ではトランジスタ５８，６０，６４，及び６６が非導通状態になる。トランジスタ６２は導通するが、非導通状態のトランジスタと直列に接続されているので、トランジスタ６２に電流は流れない。

３つのＭＴＪ素子を並列接続して使用することにより、確実に基準部１６は書き込み前の状態のアンチフューズ１８の抵抗よりも十分に小さい抵抗を有する。書き込み前の状態では、アンチフューズ１８の抵抗は、プロセス変動に一部起因して、更にはＭＴＪ素子の磁気特性が可変でもあるので、大きく変化することができる。ＭＴＪの抵抗は該当する磁気状態に従って変化することになる。ＭＴＪ素子をメモリアレイ中のメモリセルの一部分として有用にしているのが磁気状態に依存する抵抗のこの変化である。従って、本質的に、ＭＴＪはその抵抗に関して予測することができない。従って、３つの基準素子は異なる磁気状態になる可能性もある。最悪の場合は、基準ＭＴＪが反平行磁化の高抵抗状態であり、かつアンチフューズが平行磁化の低抵抗状態である場合である。３つのＭＴＪが並列接続でされる場合、基準部はアンチフューズよりも確実に抵抗が小さくなる。書き込み後の状態は、ＭＴＪを物理的に変化させる不可逆プロセスによって実現するので、ここでは重要ではない。全ての３つのＭＴＪが平行磁化の低抵抗状態である場合でも、これらのＭＴＪは、無事に書き込みが行われたどのアンチフューズよりも確実に抵抗が大きい。

図３に示すのは、アンチフューズシステム７０であり、アンチフューズシステムは書き込み電源回路７２と、アンチフューズ回路１０と、そしてアンチフューズ回路１０’とを備える。アンチフューズシステムは更に、図示しない別のアンチフューズ回路を備える。アンチフューズ回路１０’はアンチフューズ回路１０と同じように構成され、アンチフューズ回路１０’に異なるＳＥＬＥＣＴ信号が入力される点のみが異なる。図示しないアンチフューズ回路もアンチフューズ回路１０と同じように構成することができる。アンチフューズ回路１０’の場合、アンチフューズ回路１０’にはＳＥＬＥＣＴＢ’信号が入力される。書き込み動作では、書き込み電源回路７２の電流駆動能力は小さい。書き込みが非常に容易なＭＴＪを有するアンチフューズ回路に対して書き込みを行なうと、これらのアンチフューズ回路に必要な電流は、書き込み回路におけるフォールドバック動作によって小さくなる。例えば、アンチフューズ回路１０では、トランジスタ６０が非導通状態になって、書き込みパワー信号ＷＰによって流す必要のある電流が小さくなり、相対的に大きな電流を他のアンチフューズ回路に供給することができる。この動作は、アンチフューズを１０００個以上設ける場合でも、多くの場合、書き込みを行なうために非常に大きな電圧及び電流を必要とするＭＴＪは数個だけであることが判明しているので、非常に重要である。従って、書き込み電源回路は、簡易構造のＭＴＪに対する書き込みを行なうために十分な電源供給能力を有するように設計することができ、そしてそれぞれ無事に書き込みを行なうことにより、相対的に大きい電力を、残りのＭＴＪに対する書き込みに利用することができる。特に、通常困難であるのは幾つかのＭＴＪのみであり、かつ困難と容易との差が非常に大きいので、集積回路における書き込み電源回路７２に必要な面積を大きく減らすことができ、書き込み電源回路７２は書き込み回路２０のフォールドバック特性を使用して最初に小さい電力を供給するだけで済み、次にＭＴＪに対する書き込みを行なって困難なＭＴＪに対する書き込みを行なうときに大きい電力を利用することができる。

アンチフューズ回路は検出回路、アンチフューズ磁気トンネル接合、複数の基準磁気トンネル接合、及び書き込み回路を有する。検出回路は第１入力と、第２入力と、そして出力とを有し、センスアンプの出力は、アンチフューズ回路が第１抵抗状態または第２抵抗状態のいずれの状態を有するかを示す論理値を供給する。アンチフューズ磁気トンネル接合は検出回路の第１入力に接続される。アンチフューズ磁気トンネル接合は第１抵抗状態を初期状態として有し、この第１抵抗状態は、所定の書き込み電圧が入力されると、第２抵抗状態に半永久的に変化させることができる。複数の基準磁気トンネル接合は並列接続され、かつ検出回路の第２入力に接続される。複数の基準磁気トンネル接合はそれぞれ、集合抵抗を形成する或る範囲の抵抗を有し、集合抵抗は検出回路によって、アンチフューズ磁気トンネル接合の第１抵抗状態及び第２抵抗状態の各々とは異なると判断することができる。書き込み回路はアンチフューズ磁気トンネル接合に接続され、書き込み回路は、書き込み回路をイネーブルにしてアンチフューズ磁気トンネル接合に対する書き込みを行なうときに所定の書き込み電圧を生成するために十分な電流を選択的に供給する。複数の基準磁気トンネル接合は更に、３つの基準磁気トンネル接合を含む。検出回路は更に、第１及び第２絶縁トランジスタを含む。第１及び第２絶縁トランジスタはそれぞれ、第１及び第２入力に接続される。第１及び第２絶縁トランジスタはそれぞれ、検出回路の内部で論理機能を実行する他のトランジスタよりも厚いゲート酸化膜を有する。第１及び第２絶縁トランジスタは、複数の基準磁気トンネル接合及びアンチフューズ磁気トンネル接合を、検出回路に電源を供給するために使用される電源電圧から電気的に絶縁し、かつ検出回路を所定の書き込み電圧から電気的に絶縁する。第１及び第２絶縁トランジスタは更に、バイアス電圧を入力する端子に一括して接続される制御電極を含む。バイアス電圧は、第１及び第２絶縁トランジスタの各々の第１電流電極から第２電流電極に伝達される電圧の絶対値を小さくするように作用する。検出回路は単一の制御信号によって制御される。安定電源電圧及びバイアス電圧の両方を検出回路に印加した後、単一の制御信号を使用して検出回路の複数の内部ノードをプリチャージし、そして平衡状態にし、そして制御信号をアサートして電源電圧を有効にし、そしてデアサートする。検出回路はトランジスタ回路を含み、トランジスタ回路は、正確な電流検出を第１入力及び第２入力で行なうために対称なデザイン及びレイアウトを有し、対称なデザイン及びレイアウトによって、寄生素子の不平衡による影響を最小限に抑える。書き込み回路は複数のトランジスタを含み、各トランジスタは、検出回路の内部でトランジスタ論理機能を実行するトランジスタよりも厚いゲート酸化膜を有し、かつ各トランジスタによって、検出回路に電源を供給するために使用される電圧よりも大きな電圧をアンチフューズ磁気トンネル接合に印加することができる。書き込み回路は更に電流制限回路を含み、電流制限回路は、アンチフューズ磁気トンネル接合の抵抗が小さくなると、アンチフューズ回路に流れる書き込み電流を、書き込み電流の初期値から減少させるように動作する。書き込み回路は更にレベルシフターを含み、レベルシフターは、或る論理信号値を有する信号から、論理信号値よりも大きく、かつ所定の書き込み電圧に使用される電位への切り替わりが行なわれるように動作する。アンチフューズ回路は更に或るシステムにおいて使用される。当該システムは複数のアンチフューズ回路を含む。各アンチフューズ回路は、書き込み電源回路に接続されて所定の書き込み電圧を供給する入力を有し、この場合、複数のアンチフューズ回路のうちの一つ以上のアンチフューズ回路に対する書き込みを行なって、該当するアンチフューズ磁気トンネル接合の抵抗状態を変化させるので、書き込み電源回路は、複数のアンチフューズ回路に最初に電源を供給している間に間違った操作によって書き込みが行われることがないように動作する。複数のアンチフューズ回路のうちの２つ以上のアンチフューズ回路に対して同時に書き込みを行ってシステム内での書き込み時間を短くする。アンチフューズ回路は更に、複数のセレクト信号を含み、複数のセレクト信号の各セレクト信号は、複数のアンチフューズ回路の所定の一つのアンチフューズ回路に接続され、複数のアンチフューズ回路の内、同時に書き込みを行なう対象となるアンチフューズ回路を選択するように作用する。

アンチフューズ回路に対して書き込みを選択的に行なう方法では、第１抵抗状態を最初に有するアンチフューズ磁気トンネル接合を設け；書き込み回路をアンチフューズ磁気トンネル接合に接続して、アンチフューズ磁気トンネル接合を第２抵抗状態に、所定の書き込み電圧を書き込み回路に供給することにより半永久的に変化させ；そしてアンチフューズ磁気トンネル接合の抵抗の減少を検出すると、電流を、アンチフューズ磁気トンネル接合に印加される第１電流から相対的に小さい第２電流に制限する。本方法では更に、第２電流を一定にして、アンチヒューズ磁気トンネル接合に電流が流れないようにする。

アンチフューズ回路は検出回路と、アンチフューズ磁気トンネル接合と、基準抵抗と、そして書き込み回路とを含む。検出回路は第１入力と、第２入力と、そして出力とを含む。検出回路の出力は論理値を供給し、論理値はアンチフューズ回路が第１抵抗状態または第２抵抗状態のいずれになっているかを示す。アンチフューズ磁気トンネル接合は検出回路の第１入力に接続される。アンチフューズ磁気トンネル接合は第１抵抗状態を初期状態として有し、第１抵抗状態は、所定の書き込み電圧が入力されると第２抵抗状態に半永久的に変化させることができる。基準抵抗は検出回路の第２入力に接続される。基準抵抗は、アンチフューズ磁気トンネル接合の第１抵抗状態及び第２抵抗状態の各々とは異なる。書き込み回路はアンチフューズ磁気トンネル接合に接続される。書き込み回路は、書き込み回路をイネーブルにしてアンチフューズ磁気トンネル接合に対する書き込みを行なうときに所定の書き込み電圧を生成するために十分な電流を選択的に供給し、そしてアンチフューズ磁気トンネル接合の抵抗の変化が検出されると、電流を所定の小さい値に減らす。書き込み回路は複数のトランジスタを含み、各トランジスタは少なくとも第１の膜厚のゲート酸化膜を有する。検出回路は、アンチフューズ磁気トンネル接合との接続を行ない、かつ少なくとも第１の膜厚のゲート酸化膜を有するトランジスタを含む。検出回路は更に、第２の膜厚のゲート酸化膜を有する複数のトランジスタを含む。第２の膜厚は第１の膜厚よりも薄い。基準抵抗は更に、複数の基準磁気トンネル接合を含み、これらの基準磁気トンネル接合は、基準電圧端子と検出回路の第２入力との間に並列接続される。

アンチフューズ回路は検出回路と、アンチフューズ磁気トンネル接合と、基準抵抗と、そして書き込み回路とを含む。検出回路は第１入力と、第２入力と、そして出力とを有する。検出回路の出力は或る論理値を供給し、この論理値はアンチフューズ回路が第１抵抗状態または第２抵抗状態のいずれの状態を有しているかを示す。アンチフューズ磁気トンネル接合は検出回路の第１トランジスタに検出回路の第１入力で接続される。アンチフューズ磁気トンネル接合は第１抵抗状態を初期状態として有し、第１抵抗状態は、所定の書き込み電圧が入力されると第２抵抗状態に半永久的に変化させることができる。基準抵抗は検出回路の第２入力に接続される。基準抵抗は、アンチフューズ磁気トンネル接合の第１抵抗状態及び第２抵抗状態の各々とは異なる。書き込み回路はアンチフューズ磁気トンネル接合に接続される。書き込み回路は、書き込み回路をイネーブルにしてアンチフューズ磁気トンネル接合に対する書き込みを行なうときに所定の書き込み電圧を生成するために十分な電流を選択的に供給する。書き込み回路は更に複数のトランジスタを含み、各トランジスタは少なくとも第１の膜厚のゲート酸化膜を有する。検出回路の第１トランジスタも、少なくとも第１の膜厚のゲート酸化膜を有する。検出回路は更に、少なくとも第２の膜厚のゲート酸化膜を有する複数のトランジスタを含み、第２の膜厚は第１の膜厚よりも薄い。基準抵抗は更に複数の基準磁気トンネル接合を含み、これらの基準磁気トンネル接合は、基準電圧端子と検出回路の第２入力との間に並列接続される。

例示のためにここに選択される実施形態に対する種々の変更及び変形は、この技術分野の当業者であれば容易に想到し得る。例えば、トランジスタの導電型は逆にすることができ、この場合、それに応じて、ゲートに印加される信号の論理状態を切り替える。また、他のタイプのアンチフューズに本発明を適用しても利点が得られる。このような変形及び変更が本発明の技術思想から逸脱しない限り、これらの変形及び変更は次の請求項に対する公正な解釈によってのみ評価される本発明の技術範囲に含まれるべきものである。

本発明の一つの実施形態によるアンチフューズ回路の回路図である。図１のアンチフューズ回路の動作を理解するために有用なタイミング図である。図１に示すタイプのアンチフューズ回路を使用するアンチフューズシステムのブロック図である。

Claims

アンチヒューズ回路であって、
第１入力と、第２入力と、出力とを有する検出回路であって、センスアンプの前記出力は、前記アンチヒューズ回路が第１抵抗状態または第２抵抗状態のいずれの状態を有するかを示す論理値を供給する、検知回路と、
前記検出回路の前記第１入力に接続されるアンチヒューズ磁気トンネル接合であって、前記アンチヒューズ磁気トンネル接合は第１抵抗状態を初期状態として有し、前記第１抵抗状態を所定の書き込み電圧の入力に応答して第２抵抗状態に半永久的に変化させることができる、アンチヒューズ磁気トンネル接合と、
並列に接続され、かつ前記検出回路の前記第２入力に接続される複数の基準磁気トンネル接合であって、前記複数の基準磁気トンネル接合はそれぞれ、前記検出回路によって前記アンチヒューズ磁気トンネル接合の前記第１抵抗状態及び前記第２抵抗状態の各々とは異なると判断することができる集合抵抗を形成する或る範囲の抵抗を有する、複数の基準磁気トンネル接合と、
前記アンチヒューズ磁気トンネル接合に接続される書き込み回路であって、前記書き込み回路は、前記書き込み回路をイネーブルにして前記アンチヒューズ磁気トンネル接合に対する書き込みを行うときに前記所定の書き込み電圧を生成するに十分な電流を選択的に供給する、書き込み回路と
を備える、アンチヒューズ回路。
前記複数の基準磁気トンネル接合は更に、３つの基準磁気トンネル接合を備える、請求項１記載のアンチヒューズ回路。
前記検出回路は、
それぞれ前記第１及び前記第２入力に接続される第１及び第２絶縁トランジスタであって、前記第１及び第２絶縁トランジスタはそれぞれ、論理機能を実行する前記検出回路の内部で他のトランジスタよりも厚いゲート酸化膜を有し、前記第１及び第２絶縁トランジスタは前記複数の基準磁気トンネル接合及び前記アンチヒューズ磁気トンネル接合を、前記検出回路に電源を供給するために使用される電源電圧から電気的に絶縁し、かつ前記検出回路を所定の書き込み電圧から電気的に絶縁する、第１及び第２絶縁トランジスタ
を更に備える、請求項１記載のアンチヒューズ回路。
前記第１及び第２絶縁トランジスタの各トランジスタは、端子に一括して接続されてバイアス電圧を入力する制御電極を更に備え、前記バイアス電圧は、前記第１及び第２絶縁トランジスタの各トランジスタの第１電流電極から第２電流電極に伝達される電圧の絶対値を制限するように機能する、請求項３記載のアンチヒューズ回路。
前記検出回路は単一の制御信号によって制御される、請求項１記載のアンチヒューズ回路。
安定電源電圧及びバイアス電圧の両方を前記検出回路に印加した後に、前記単一の制御信号を使用して前記検出回路の内部ノード群をプリチャージして、且つ平衡状態にし、更に前記制御信号をアサートして電源電圧を上昇させ、且つデアサートする、請求項５記載のアンチヒューズ回路。
前記検出回路は対称なデザイン及びレイアウトを有するトランジスタ回路を更に備えて、前記第１及び第２入力における高精度の電流検出を実行し、前記対称なデザイン及びレイアウトによって、寄生素子の不平衡による影響を最小限に抑える、請求項１記載のアンチヒューズ回路。
前記書き込み回路は、各々が前記検出回路の内部でトランジスタ論理機能を実行するトランジスタよりも厚いゲート酸化膜を有し、且つ前記検出回路に電源を供給するために使用される電圧よりも大きい電圧を前記アンチヒューズ磁気トンネル接合に印加することができる複数のトランジスタを備える、請求項１記載のアンチヒューズ回路。
前記書き込み回路は、電流制限回路が前記アンチヒューズ磁気トンネル接合の抵抗が小さくなると、アンチヒューズ回路に流れる書き込み電流を、書き込み電流の初期値から減少させるように動作する電流制限回路を更に備える、請求項１記載のアンチヒューズ回路。
前記書き込み回路は、論理信号値を有する信号から、前記所定の書き込み電圧に使用されるより高い電位に変換するレベルシフターを更に備える、請求項１記載のアンチヒューズ回路。
更にシステムの中で使用され、前記システムは、各々が前記所定の書き込み電圧を供給する書き込み電源回路に接続された入力を有する、複数のアンチヒューズ回路を備え、一つ以上の前記複数のアンチヒューズ回路は書き込みを実行して、対応するアンチヒューズ磁気トンネル接合の抵抗状態を変化させ、前記書き込み電源回路は、複数のアンチヒューズ回路に電源を最初に供給している間に間違った書き込みが行われることがないように動作する、請求項１記載のアンチヒューズ回路。
前記システムの中で使用されるアンチヒューズ回路であって、２つ以上の前記複数の前記アンチヒューズ回路に対して同時に書き込みを行なって、システム内での書き込み時間を短くする、請求項１１記載のアンチヒューズ回路。
更に複数のセレクト信号を含み、前記複数のセレクト信号の各セレクト信号は、前記複数の前記アンチヒューズ回路のうちの所定の一つのアンチヒューズ回路に接続され、前記複数のアンチヒューズ回路から、同時に書き込みを行なう対象となるアンチヒューズ回路を選択する、請求項１１記載のアンチヒューズ回路。
アンチヒューズ回路に対して選択的に書き込みを行なう方法であって、
第１抵抗状態を初期状態として有するアンチヒューズ磁気トンネル接合を設けること、
所定の書き込み電圧を書き込み回路に供給することにより、前記アンチヒューズ磁気トンネル接合を第２抵抗状態に半永久的に変更するために、前記書き込み回路を前記アンチヒューズ磁気トンネル接合に接続すること、
前記アンチヒューズ磁気トンネル接合の抵抗の減少を検出すると、電流を、前記アンチヒューズ磁気トンネル接合に印加される第１電流から相対的に小さい第２電流に制限すること、
を備える方法。
前記アンチヒューズ磁気トンネル接合に電流が流れないようにするために第２電流を一定にすることを更に備える、請求項１４記載の方法。
アンチヒューズ回路であって、
第１入力と、第２入力と、出力とを有する検出回路であって、前記検出回路の前記出力は、前記アンチヒューズ回路が第１抵抗状態または第２抵抗状態のいずれの状態を有しているかを示す論理値を提供する、検出回路と、
前記検出回路の前記第１入力に接続されるアンチヒューズ磁気トンネル接合であって、前記アンチヒューズ磁気トンネル接合は前記第１抵抗状態を初期状態として有し、この第１抵抗状態は所定の書き込み電圧が入力されると前記第２抵抗状態に半永久的に変化させることができる、アンチヒューズ磁気トンネル接合と、
前記検出回路の前記第２入力に接続される基準抵抗であって、前記基準抵抗は、前記アンチヒューズ磁気トンネル接合の前記第１抵抗状態及び前記第２抵抗状態の各々とは異なる、基準抵抗と、
前記アンチヒューズ磁気トンネル接合に接続される書き込み回路であって、前記書き込み回路は、前記書き込み回路をイネーブルにして前記アンチヒューズ磁気トンネル接合に対する書き込みを行うときに前記所定の書き込み電圧を生成するに十分な電流を選択的に供給し、且つ前記アンチヒューズ磁気トンネル接合の抵抗の変化が検出されると、前記電流を相対的に小さい所定の値に低減する、書き込み回路と
を備える、アンチヒューズ回路。
前記書き込み回路は複数のトランジスタを含み、これらのトランジスタの各々は、少なくとも第１の膜厚のゲート酸化膜を有し、前記検出回路は、アンチヒューズ磁気トンネル接合との接続を行ない、且つ少なくとも前記第１の膜厚のゲート酸化膜を有するトランジスタを含み、前記検出回路は更に、少なくとも第２の膜厚のゲート酸化膜を有する複数のトランジスタを含み、前記第２の膜厚は第１の膜厚よりも薄い、請求項１６記載のアンチヒューズ回路。
前記基準抵抗は更に、基準電圧端子と前記検出回路の前記第２入力との間に並列に接続される複数の基準磁気トンネル接合を備える、請求項１６記載のアンチヒューズ回路。
アンチヒューズ回路であって、
第１入力と、第２入力と、出力とを有する検出回路であって、前記検出回路の出力は、前記アンチヒューズ回路が第１抵抗状態または第２抵抗状態のいずれの状態を有するかを示す論理値を提供する、検出回路と、
前記検出回路の第１トランジスタに前記検出回路の第１入力で接続されるアンチヒューズ磁気トンネル接合であって、前記アンチヒューズ磁気トンネル接合は第１抵抗状態を初期状態として有し、この第１抵抗状態は所定の書き込み電圧が入力されると第２抵抗状態に半永久的に変化させることができる、アンチヒューズ磁気トンネル接合と、
前記検出回路の前記第２入力に接続される基準抵抗であって、前記基準抵抗は、前記アンチヒューズ磁気トンネル接合の前記第１抵抗状態及び前記第２抵抗状態の各々とは異なる、基準抵抗と、
前記アンチヒューズ磁気トンネル接合に接続される書き込み回路であって、前記書き込み回路は、前記書き込み回路をイネーブルにして前記アンチヒューズ磁気トンネル接合に書き込みを行うときに前記所定の書き込み電圧を生成するに十分な電流を選択的に供給し、前記書き込み回路は、少なくとも第１の膜厚のゲート酸化膜を有する複数のトランジスタを更に含み、前記検出回路の前記第１トランジスタも少なくとも前記第１の膜厚のゲート酸化膜を有し、前記検出回路は、少なくとも第２の膜厚のゲート酸化膜を有する複数のトランジスタを更に含み、第２の膜厚は第１の膜厚よりも薄い、書き込み回路と
を備える、アンチヒューズ回路。
前記基準抵抗は、基準電圧端子と前記検出回路の前記第２入力との間に並に列接続される複数の基準磁気トンネル接合を更に備える、請求項１９に記載のアンチヒューズ回路。