JP6225674B2 - 半導体装置および通信インタフェース回路 - Google Patents
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Description
前記制御回路は、出力信号として、前記レジスタ設定部内のヒューズを切断して前記結線状態を変化させるための前記制御信号と、前記データ値を変化させるためのユーザ設定信号を供給する。
前記レジスタ設定部は、2入力1出力の第1のセレクタと、2入力1出力の第2のセレクタと、第1のヒューズを含む第1のヒューズ部と、第2のヒューズを含む第2のヒューズ部とを備える。
前記第1のセレクタの第1の入力端子には第1の電位レベルの信号が入力され、前記第1のセレクタの第2の入力端子には前記第1の電位レベルよりも低い第2の電位レベルの信号が入力され、前記第1のセレクタの出力端子は、前記第2のセレクタの第2の入力端子に接続され、前記第2のセレクタの第1の入力端子には、前記ユーザ設定信号が入力され、前記第2のセレクタの出力信号は前記レジスタに入力され、前記第1のヒューズ部は、前記第1のヒューズが接続維持の状態にある場合は、前記第1のセレクタのセレクト制御端子に接続された第1の出力ノードを第3の電位レベルに設定し、前記第1のヒューズが切断の状態にある場合は、前記第1の出力ノードを前記第3の電位レベルより高い第4の電位レベルに設定し、前記第2のヒューズ部は、前記第2のヒューズが接続維持の状態にある場合は、前記第2のセレクタのセレクト制御端子に接続する第2の出力ノードを第5の電位レベルに設定し、前記第2のヒューズが切断の状態にある場合は、前記第2の出力ノードを前記第5の電位レベルより低い第6の電位レベルに設定する。
(第1の実施の形態)
図1は第1の実施の形態の半導体装置の一例を示す図である。半導体装置1は、通信インタフェース回路1aと制御回路1bを備える。通信インタフェース回路1aは、レジスタ11−1〜11−nと、レジスタ設定部12−1〜12−nとを含む。
レジスタ設定部12−1〜12−nは、特性の調整の際、まず第1の結線状態となっている。レジスタ設定部12−1〜12−nは、第1の結線状態になると、変更する電子回路素子の特性に応じたデータ値を検出するために、レジスタ11−1〜11−nへのデータ値の可変入力を行う。
従来では、設定したデータ値が最適値でなかった場合、電子回路の特性最適化のために、マスク改版などにより、データ値の設定をやり直すことになる。これに対して、本技術では、測定モードで最適値をあらかじめ検出する状態と、検出した最適値を初期値として設定する状態を、制御信号により結線状態を変えて制御する。これにより、電子回路の特性最適化のために、マスク改版などが不要になり、開発効率を向上させることが可能になる。
図2はハードウェア変更の一例を示す図である。
(第2の実施の形態)
図3は第2の実施の形態の半導体装置の一例を示す図である。第2の実施の形態の半導体装置2−1は、IO回路20aと、ユーザ設定制御部20bと、ヒューズ接続制御部20cとを備える。
図4は測定モードにおける結線状態を示す図である。レジスタ#1のデータ値をLまたはHのどちらが最適かを決定する測定モードでは、ヒューズ接続制御部20cは、切断信号c2の出力を停止する(設定モード時の結線制御に備えて、切断信号c1も出力を停止する)。
図5は設定モードにおける結線状態を示す図である。レジスタ#1において、データ値の最適値が1(Hレベル)であったとする。
(第3の実施の形態)
図6は第3の実施の形態の半導体装置の一例を示す図である。第3の実施の形態の半導体装置2−2は、IO回路30aと、ユーザ設定制御部30bと、ヒューズ接続制御部30cとを備える。
論理値として、データ入力端子のレベル、セット端子のレベル、リセット端子のレベルの組み合わせを(D、S、R)と記載すれば、(D、S、R)=(ハイインピーダンス、L、H)のときは、レジスタに設定されるデータ値は0である。
さらに、(D、S、R)=(H、Don't care、Don't care)のときは、レジスタに設定されるデータ値は1であり、(D、S、R)=(L、Don't care、Don't care)のときは、レジスタに設定されるデータ値は0である(Don't careは、HでもLでもどちらでもよい不定状態を表す)。なお、以降では、レジスタr1、rnへのデータ値設定に関する構成および動作について説明する。
図7は設定モードにおける結線状態を示す図である。レジスタr1にデータ値1を設定する際は、上記の論理値により、セット端子をH、リセット端子をLに設定することになる。このとき、ヒューズ接続制御部30cは、切断信号c1の出力を停止する。
(半導体装置全体の構成例)
図8は半導体装置全体の構成例を示す図である。半導体装置4は、IO回路群4−1〜4−4と、ユーザ論理制御回路(User Logic Circuit)40とを備える。
(SOC開発の流れの一例)
図9はSOC開発の流れの一例を示すフローチャートである。
1a 通信インタフェース回路
1b 制御回路
11−1〜11−n レジスタ
12−1〜12−n レジスタ設定部
Claims (10)
- 回路内部素子の特性を調整するためのデータ値を保持するレジスタと、制御信号にもとづいて結線状態を変化させ、第1の結線状態では前記回路内部素子の特性に応じた前記データ値を検出するために、前記レジスタへの前記データ値の可変入力を行い、第2の結線状態では前記第1の結線状態で検出された前記データ値を、固定値を用いて前記レジスタに設定するレジスタ設定部と、を含む通信インタフェース回路と、
前記制御信号を出力する制御回路と、
を備え、
前記制御回路は、出力信号として、前記レジスタ設定部内のヒューズを切断して前記結線状態を変化させるための前記制御信号と、前記データ値を変化させるためのユーザ設定信号を供給し、
前記レジスタ設定部は、2入力1出力の第1のセレクタと、2入力1出力の第2のセレクタと、第1のヒューズを含む第1のヒューズ部と、第2のヒューズを含む第2のヒューズ部とを備え、
前記第1のセレクタの第1の入力端子には第1の電位レベルの信号が入力され、前記第1のセレクタの第2の入力端子には前記第1の電位レベルよりも低い第2の電位レベルの信号が入力され、前記第1のセレクタの出力端子は、前記第2のセレクタの第2の入力端子に接続され、
前記第2のセレクタの第1の入力端子には、前記ユーザ設定信号が入力され、前記第2のセレクタの出力信号は前記レジスタに入力され、
前記第1のヒューズ部は、前記第1のヒューズが接続維持の状態にある場合は、前記第1のセレクタのセレクト制御端子に接続された第1の出力ノードを第3の電位レベルに設定し、前記第1のヒューズが切断の状態にある場合は、前記第1の出力ノードを前記第3の電位レベルより高い第4の電位レベルに設定し、
前記第2のヒューズ部は、前記第2のヒューズが接続維持の状態にある場合は、前記第2のセレクタのセレクト制御端子に接続する第2の出力ノードを第5の電位レベルに設定し、前記第2のヒューズが切断の状態にある場合は、前記第2の出力ノードを前記第5の電位レベルより低い第6の電位レベルに設定する、
ことを特徴とする半導体装置。 - 前記第1の結線状態では、
前記制御回路は、前記第1および前記第2のヒューズ部への前記制御信号の供給を停止し、
前記レジスタ設定部において、前記第2のヒューズが接続維持の状態とされ、前記第2の出力ノードが前記第5の電位レベルに設定されることで、前記第2のセレクタが、自己の前記第1の入力端子に入力される前記ユーザ設定信号を選択して、前記ユーザ設定信号を前記レジスタに入力する、
ことを特徴とする請求項1記載の半導体装置。 - 前記第2の結線状態で前記レジスタに1を設定する場合、
前記制御回路は、前記第1および前記第2のヒューズを切断するための前記制御信号を前記レジスタ設定部に供給し、
前記レジスタ設定部において、前記第1の出力ノードが前記第4の電位レベルに設定されることで、前記第1のセレクタが、自己の前記第1の入力端子に入力される前記第1の電位レベルの信号を選択して出力し、前記第2の出力ノードが前記第6の電位レベルに設定されることで、前記第2のセレクタが、自己の前記第2の入力端子に入力される前記第1の電位レベルの信号を選択して前記レジスタに入力する、
ことを特徴とする請求項1記載の半導体装置。 - 前記第2の結線状態で前記レジスタに0を設定する場合、
前記制御回路は、前記第1のヒューズの接続を維持し、前記第2のヒューズを切断するための前記制御信号を前記レジスタ設定部に供給し、
前記レジスタ設定部において、前記第1の出力ノードが前記第3の電位レベルに設定されることで、前記第1のセレクタが、自己の前記第2の入力端子に入力される前記第2の電位レベルの信号を選択して出力し、前記第2の出力ノードが前記第6の電位レベルに設定されることで、前記第2のセレクタが、自己の前記第2の入力端子に入力される前記第2の電位レベルの信号を選択して前記レジスタに入力する、
ことを特徴とする請求項1記載の半導体装置。 - 回路内部素子の特性を調整するためのデータ値を保持するレジスタと、制御信号にもとづいて結線状態を変化させ、第1の結線状態では前記回路内部素子の特性に応じた前記データ値を検出するために、前記レジスタへの前記データ値の可変入力を行い、第2の結線状態では前記第1の結線状態で検出された前記データ値を、固定値を用いて前記レジスタに設定するレジスタ設定部と、を含む通信インタフェース回路と、
前記制御信号を出力する制御回路と、
を備え、
前記制御回路は、出力信号として、前記レジスタ設定部内のヒューズを切断して前記結線状態を変化させるための前記制御信号と、前記データ値を変化させるためのユーザ設定信号を供給し、
前記レジスタは、データ入力端子、セット端子およびリセット端子を有し、
前記レジスタ設定部は、インバータと、ヒューズを含むヒューズ部とを備え、
前記データ入力端子には、前記ユーザ設定信号が入力され、
前記セット端子には、前記インバータの出力端が接続され、
前記ヒューズ部は、前記ヒューズが接続維持の状態にある場合は、前記リセット端子と、前記インバータの入力端とに接続する出力ノードを第1の電位レベルに設定し、前記ヒューズが切断の状態にある場合は、前記出力ノードを前記第1の電位レベルよりも高い第2の電位レベルに設定する、
ことを特徴とする半導体装置。 - 前記第1の結線状態および前記第2の結線状態では、前記レジスタ設定部は、前記ユーザ設定信号の電位レベルに応じて前記レジスタの前記データ入力端子に前記データ値を可変入力する、
ことを特徴とする請求項5記載の半導体装置。 - 前記第2の結線状態で前記レジスタに1を設定する場合は、
前記制御回路は、前記ヒューズの接続を維持するための前記制御信号を前記レジスタ設定部に供給し、
前記レジスタ設定部は、前記出力ノードが前記第1の電位レベルに設定されることで、前記リセット端子に前記第1の電位レベルの信号を入力し、前記セット端子に前記第1の電位レベルよりも高い第3の電位レベルの信号を入力する、
ことを特徴とする請求項6記載の半導体装置。 - 前記第2の結線状態で前記レジスタに0を設定する場合は、
前記制御回路は、前記ヒューズを切断するための前記制御信号を前記レジスタ設定部に供給し、
前記レジスタ設定部は、前記出力ノードが前記第2の電位レベルに設定されることで、前記リセット端子に前記第2の電位レベルの信号を入力し、前記セット端子に前記第2の電位レベルより低い第4の電位レベルの信号を入力する、
ことを特徴とする請求項6記載の半導体装置。 - 回路内部素子の特性を調整するためのデータ値を保持するレジスタと、
制御信号にもとづいて結線状態を変化させ、第1の結線状態では前記回路内部素子の特性に応じた前記データ値を検出するために、前記レジスタへの前記データ値の可変入力を行い、第2の結線状態では前記第1の結線状態で検出された前記データ値を、固定値を用いて前記レジスタに設定するレジスタ設定部と、
を備え、
前記レジスタ設定部は、2入力1出力の第1のセレクタと、2入力1出力の第2のセレクタと、第1のヒューズを含む第1のヒューズ部と、第2のヒューズを含む第2のヒューズ部とを備え、
前記第1のセレクタの第1の入力端子には第1の電位レベルの信号が入力され、前記第1のセレクタの第2の入力端子には前記第1の電位レベルよりも低い第2の電位レベルの信号が入力され、前記第1のセレクタの出力端子は、前記第2のセレクタの第2の入力端子に接続され、
前記第2のセレクタの第1の入力端子には、前記データ値を変化させるためのユーザ設定信号が入力され、前記第2のセレクタの出力信号は前記レジスタに入力され、
前記第1のヒューズ部は、前記第1のヒューズが接続維持の状態にある場合は、前記第1のセレクタのセレクト制御端子に接続された第1の出力ノードを第3の電位レベルに設定し、前記第1のヒューズが切断の状態にある場合は、前記第1の出力ノードを前記第3の電位レベルより高い第4の電位レベルに設定し、
前記第2のヒューズ部は、前記第2のヒューズが接続維持の状態にある場合は、前記第2のセレクタのセレクト制御端子に接続する第2の出力ノードを第5の電位レベルに設定し、前記第2のヒューズが切断の状態にある場合は、前記第2の出力ノードを前記第5の電位レベルより低い第6の電位レベルに設定する、
ことを特徴とする通信インタフェース回路。 - 回路内部素子の特性を調整するためのデータ値を保持するレジスタと、
制御信号にもとづいて結線状態を変化させ、第1の結線状態では前記回路内部素子の特性に応じた前記データ値を検出するために、前記レジスタへの前記データ値の可変入力を行い、第2の結線状態では前記第1の結線状態で検出された前記データ値を、固定値を用いて前記レジスタに設定するレジスタ設定部と、
を備え、
前記レジスタは、データ入力端子、セット端子およびリセット端子を有し、
前記レジスタ設定部は、インバータと、ヒューズを含むヒューズ部とを備え、
前記データ入力端子には、前記データ値を変化させるためのユーザ設定信号が入力され、
前記セット端子には、前記インバータの出力端が接続され、
前記ヒューズ部は、前記ヒューズが接続維持の状態にある場合は、前記リセット端子と、前記インバータの入力端とに接続する出力ノードを第1の電位レベルに設定し、前記ヒューズが切断の状態にある場合は、前記出力ノードを前記第1の電位レベルよりも高い第2の電位レベルに設定する、
ことを特徴とする通信インタフェース回路。
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