JP2007088174A - ヒューズトリミング回路 - Google Patents
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Abstract
【課題】ヒューズ素子の未切断か切断かを精度良く判定し、信頼性の向上と低消費電力化を図る。
【解決手段】NMOS34−1,34−2のソース抵抗の大小関係で決まるそれらドレイン電流Ids34-1,Ids34-2の大小関係によって、ヒューズ素子35−2の未切断か切断かをヒューズ状態判定回路30Aで判定して、結果をラッチ回路30Bに保持し、その判定動作後は、ペアNMOS34−1,34−2のゲートに印加するバイアス電圧Bias0を発生させるバイアス回路20を停止させ、バイアス電圧Bias0をGNDレベルにしてドレイン電流Ids34-1,Ids34-2が流れない構成にしている。これにより、ヒューズ素子35−2に切り残しがあって未切断状態の場合でも、(抵抗素子35−1の抵抗R35-1<ヒューズ素子未切断抵抗R34-2)であれば、未切断か切断かを的確に判定できる。
【選択図】図1
【解決手段】NMOS34−1,34−2のソース抵抗の大小関係で決まるそれらドレイン電流Ids34-1,Ids34-2の大小関係によって、ヒューズ素子35−2の未切断か切断かをヒューズ状態判定回路30Aで判定して、結果をラッチ回路30Bに保持し、その判定動作後は、ペアNMOS34−1,34−2のゲートに印加するバイアス電圧Bias0を発生させるバイアス回路20を停止させ、バイアス電圧Bias0をGNDレベルにしてドレイン電流Ids34-1,Ids34-2が流れない構成にしている。これにより、ヒューズ素子35−2に切り残しがあって未切断状態の場合でも、(抵抗素子35−1の抵抗R35-1<ヒューズ素子未切断抵抗R34-2)であれば、未切断か切断かを的確に判定できる。
【選択図】図1
Description
本発明は、例えば、半導体集積回路において半導体基板に形成したヒューズ素子を使用してトリミングを行うヒューズトリミング回路に関するものである。
従来、半導体基板に形成したヒューズ素子を使用してトリミングを行うヒューズトリミング回路に関する技術として、例えば、次のような文献に記載されるものがあった。
図10は、特許文献3に記載された従来のヒューズトリミング回路を示す回路図である。
このヒューズトリミング回路は、Pチャネル型MOSトランジスタ(以下「PMOS」という。)1a,1b、抵抗素子1c及びヒューズ素子1dで構成される抵抗検知部1と、PMOS2a,2b及びNチャネル型MOSトランジスタ2c,2d,2e,2fで構成される増幅回路部2とから構成されている。
このヒューズトリミング回路は、Pチャネル型MOSトランジスタ(以下「PMOS」という。)1a,1b、抵抗素子1c及びヒューズ素子1dで構成される抵抗検知部1と、PMOS2a,2b及びNチャネル型MOSトランジスタ2c,2d,2e,2fで構成される増幅回路部2とから構成されている。
抵抗検知部1では、抵抗素子1cとヒューズ素子1dとの抵抗差が、ノードNa,Nbに電圧差となって現れる。ノードNa,Nbの電圧差は、増幅回路部2で増幅され、ノードNdより出力される。抵抗素子1cとヒューズ素子1dの抵抗値(以下単に「抵抗」という。)をR1c,R1dとすると、ヒューズ素子1dを切った場合、R1c<R1dとなり、(ノードNa上の電圧VNa<ノードNb上の電圧VNb)となるので、増幅回路部2によってノードNdの電圧が下がる。これにより、出力端子ZOUTには低レベル(以下「L」という。)の信号が出力される。
ヒューズ素子1dを切らない場合、R1c>R1dとなるように設定しておけば、VNa>VNbとなるので、増幅回路部2によってノードNdの電圧が上がる。これにより、出力端子ZOUTには高レベル(以下「H」という。)の信号が出力される。ヒューズ素子1dに切り残しがあった場合(即ち、不完全な切断のために未切断状態になっている場合)でも、抵抗素子1cの抵抗R1cを閾値として、R1c<R1dであれば、出力端子ZOUTの信号によって、ヒューズ情報により制御される回路を制御できる。半導体集積回路のパワーオン時に、イネーブル信号EnabLeにより増幅回路部2を活性化することにより、ヒューズ情報を回路動作に利用できる。従って、ヒューズ素子1dに切り残しがあった場合でも、回路誤動作を防止することができる。
又、特許文献1、2にも、ヒューズ素子と抵抗素子とが並列状態に接続され、そのヒューズ素子と抵抗素子とに流れる電流を比較することにより、ヒューズ素子の切断状態を検出し、この検出結果をラッチする技術が記載されている。
しかしながら、特許文献1〜3のような従来のヒューズトリミング回路では、次の(A)、(B)のような課題があった。
(A) 例えば、図10の回路において、ヒューズ素子1dの切り残しがあった場合(即ち、不完全な切断のために未切断状態になっている場合)でも、(抵抗素子1cの抵抗R1c<ヒューズ素子1dの抵抗R1d)であれば、正常に回路動作する。ところが、PMOS1b及びヒューズ素子1dが、電源電圧(以下「VDD」という。)ノードとグランド(以下「GND」という。)との間に直列に接続されているので、PMOS1bを介してヒューズ素子1dの切り残し部分に電流が流れ続ける。ヒューズ素子1dの切り残し部分に電流が流れ続けると、徐々に再び繋がり、ヒューズ素子1dの抵抗R1dが徐々に下がる危険性がある。そのため、長時間使用続けると、正常な回路動作が誤動作してしまうという信頼性上の課題がある。
(B) イネーブル信号EnabLeをLに下げてNMOS2eをオフ状態にしても、抵抗素子1c及び切り残したヒューズ素子1dに定常電流が流れ続けるので、例えば、低消費電力型の大規模半導体集積回路(以下「LSI」という。)には向かない。
本発明の内の請求項1、2、6に係る発明のヒューズトリミング回路では、制御回路と、バイアス回路と、ヒューズ状態判定回路と、ラッチ回路とを備えている。
前記制御回路は、入力パルスを入力し、前記入力パルスを遅延した第1のパルス、及び前記第1のパルスを遅延した第2のパルスを出力すると共に、前記入力パルスの前縁から、前記第2のパルスの後縁から所定時間遅延した後縁までのパルス幅を有する第3のパルスを出力する回路である。前記バイアス回路は、第1の電源ノードと第2の電源ノードとの間に接続され、前記第3のパルスにより活性化されて前記第3のパルスのパルス幅時間の間、バイアス電圧を出力する回路である。
前記ヒューズ状態判定回路は、前記第1の電源ノードと前記第2の電源ノードとの間に直列に接続された第1のトランジスタ、第1の出力ノード、第2のトランジスタ、及び抵抗素子と、前記第1の電源ノードと前記第2の電源ノードとの間に直列に接続された第3のトランジスタ、第2の出力ノード、第4のトランジスタ、及びヒューズ素子とを有している。そして、前記第1及び第3のトランジスタは、前記第1のパルスにより活性化されてオン状態になり、前記第2及び第4のトランジスタは、前記バイアス電圧により活性化されてオン状態になり、前記抵抗素子の抵抗値は、前記ヒューズ素子の未切断時の抵抗値よりも大きく、且つ前記前記ヒューズ素子の切断時の抵抗値よりも小さく設定されている。
前記ラッチ回路は、前記第1の電源ノードと前記第2の電源ノードとの間に接続され、前記第2のパルスにより活性化されて、前記第1の出力ノードと前記第2の出力ノードとの電圧差を増幅してこの電圧差をラッチし、前記ヒューズ素子の切断/未切断状態を示すトリミング情報を保持する回路である。
請求項3、6に係る発明のヒューズトリミング回路では、請求項1のヒューズトリミング回路と、前記第1の電源ノードと前記第2の電源ノードとの間に接続され、前記第1又は第2の電源ノードに対する電源電圧の投入時に、前記電源電圧が、前記ラッチ回路がラッチ動作可能な電圧に達するまで、リセット信号を出力するリセット回路と、一定の論理レベルの入力信号が入力され、前記入力信号の論理レベルが遷移すると、所定のパルス幅の第4のパルスを発生するパルス発生回路と、前記リセット信号及び前記第4のパルスの論理積を求め、この論理積に対応する前記入力パルスを出力して、前記ヒューズトリミング回路中の前記制御回路に与えるゲート回路とを備えている。
請求項4、5、6に係る発明のヒューズトリミング回路では、請求項1のヒューズトリミング回路と、リセット回路と、誤り訂正回路と、誤り検出回路と、第1、第2のパルス発生回路と、ゲート回路とを備えている。
前記リセット回路は、前記第1の電源ノードと前記第2の電源ノードとの間に接続され、前記第1又は第2の電源ノードに対する電源電圧の投入時に、前記電源電圧が、前記ラッチ回路がラッチ動作可能な電圧に達するまでリセット信号を出力する回路である。
前記誤り訂正回路は、前記ヒューズトリミング回路内の前記制御回路から出力される前記第3のパルスを反転させた第5のパルスに基づき、前記ヒューズトリミング回路内の前記ラッチ回路に保持されている前記トリミング情報をラッチして出力用トリミング情報として保持し、この保持した出力用トリミング情報に誤りが生じたことを検出したときには、前記制御回路から再度出力される前記第5のパルスに基づき、前記ラッチ回路に保持されている前記トリミング情報を再度ラッチして前記出力用トリミング情報の誤りを訂正する回路である。
前記誤り検出回路は、前記ラッチ回路に保持された前記トリミング情報と前記誤り訂正回路に保持された前記出力用トリミング情報とを比較して、前記トリミング情報の誤りの有無を検出し、前記トリミング情報の誤りを検出したときには前記第3のパルスに基づいて誤り検出信号を出力する回路である。前記第1のパルス発生回路は、一定の論理レベルの入力信号が入力され、前記入力信号の論理レベルが遷移すると、所定のパルス幅の第4のパルスを発生する回路である。
前記第2のパルス発生回路は、前記誤り検出信号を入力すると、所定のパルス幅の誤り訂正パルスを発生する回路である。前記ゲート回路は、前記第4のパルス、前記リセット信号及び前記誤り訂正パルスの論理積を求め、この論理積に対応する前記入力パルスを出力して前記ヒューズトリミング回路中の前記制御回路に与える回路である。
本発明の内の請求項7に係る発明のヒューズトリミング回路では、第1の電位レベルの電圧が印加される第1のノードと、前記第1の電位レベルよりも低い電圧が印加される第2のノードと、入力信号を遅延して出力する制御回路と、前記第1及び第2のノードと接続され、バイアス電圧を出力するバイアス回路と、前記第1のノード及び第3のノード間に設けられ、前記制御回路の出力により前記第1及び第3のノード間を導通状態とする第1のトランジスタと、前記第3のノード及び第4のノード間に設けられ、前記バイアス電圧により前記第3及び第4のノード間を導通状態とする第2のトランジスタと、前記第4及び第2のノード間に設けられるヒューズと、前記第3のノード及び出力ノード間に設けられ、前記第3のノードに与えられる電位レベルを保持するラッチ回路とにより構成されている。
請求項1、6に係る発明によれば、抵抗素子とヒューズ素子の抵抗値の大小関係で決まる、第2と第4のトランジスタに流れる電流値の大小関係により、ヒューズ素子が未切断か切断かの状態を判定してこの判定結果をラッチ回路で保持する構成にしたので、ヒューズ素子に切り残しがあった場合でも、抵抗素子の抵抗値がヒューズ素子切断抵抗値よりも小さければ、抵抗素子の未切断か切断かの状態を的確に判定することができる。更に、判定動作後は、バイアス電圧を発生させるバイアス回路を停止させ、第2及び第4のトランジスタをオフ状態にする構成にしたので、ヒューズ素子の未切断か切断かの状態を判定するときのみだけ、ヒューズ素子切り残し部分に電流が流れる。そのため、電流を流し続けた場合に起こり得る切断ヒューズ素子が徐々に再び繋がりヒューズ素子切断抵抗値が徐々に下ってしまう危険を排除し、長時間使用続けると正常回路動作が誤動作してしまう信頼性上の問題を無くすことができる。しかも、ヒューズ素子の未切断か切断かの状態を判定するときのみだけ回路電流が流れ、それ以外の回路の定常電流をゼロにすることができるので、電力消費量を低減でき、低消費電力LSI等に好適である。
請求項2に係る発明によれば、第1〜第4のキャパシタを設けたので、第1〜第4のトランジスタのスイッチングノイズを防止でき、ヒューズ状態の判定精度及び信頼性を向上できる。
請求項3に係る発明によれば、電源投入時にリセット回路から出力されるリセット信号と、パルス発生回路から発生する第4のパルスとの論理積を、ゲート回路により求め、この論理積に対応する入力パルスを制御回路に与えて判定動作等を制御する構成にしたので、電源投入時に自動的にヒューズ素子が未切断か切断かを判定してトリミング情報を得ることができ、更に、電源投入後に入力信号の制御によって再度ヒューズ素子が未切断か切断かを判定してトリミング情報を得ることもできる。
請求項4、5に係る発明によれば、誤り検出回路、及び誤り訂正回路を設けたので、誤り訂正回路に保存されていたトリミング情報が誤りを起こした場合は、その誤りを自己訂正でき、ラッチ回路に保存されていたトリミング情報が誤りを起こした場合は、再度、ヒューズ素子が未切断か切断かを判定して誤り情報を自己訂正することができるので、信頼性をより向上できる。
請求項7に係る発明によれば、請求項1に係る発明とほぼ同様の効果がある。
本発明の最良の実施形態のヒューズトリミング回路は、制御回路と、バイアス回路と、ヒューズ状態判定回路と、ラッチ回路とを備えている。
前記制御回路は、入力パルスを入力し、前記入力パルスを遅延した第1のパルス、及び前記第1のパルスを遅延した第2のパルスを出力すると共に、前記入力パルスの前縁から、前記第2のパルスの後縁から所定時間遅延した後縁までのパルス幅を有する第3のパルスを出力する。前記バイアス回路は、第1の電源ノードと第2の電源ノードとの間に接続され、前記第3のパルスにより活性化されて前記第3のパルスのパルス幅時間の間、バイアス電圧を出力する。
前記ヒューズ状態判定回路は、前記第1の電源ノード(VDDノード)と前記第2の電源ノード(GND)との間に直列に接続された第1のトランジスタ(MOSトランジスタ)、第1の出力ノード、第2のトランジスタ(MOSトランジスタ)、及び抵抗素子と、前記第1の電源ノードと前記第2の電源ノードとの間に直列に接続された第3のトランジスタ(MOSトランジスタ)、第2の出力ノード、第4のトランジスタ(MOSトランジスタ)、及びヒューズ素子とを有している。そして、前記第1及び第3のトランジスタは、前記第1のパルスにより活性化されてオン状態になり、前記第2及び第4のトランジスタは、前記バイアス電圧により活性化されてオン状態になり、前記抵抗素子の抵抗値は、前記ヒューズ素子の未切断時の抵抗値よりも大きく、且つ前記前記ヒューズ素子の切断時の抵抗値よりも小さく設定されている。
前記ラッチ回路は、前記第1の電源ノードと前記第2の電源ノードとの間に接続され、前記第2のパルスにより活性化されて、前記第1の出力ノードと前記第2の出力ノードとの電圧差を増幅してこの電圧差をラッチし、前記ヒューズ素子の切断/未切断状態を示すトリミング情報を保持する。
(実施例1の構成)
図1は、本発明の実施例1を示すヒューズトリミング回路の回路図である。
図1は、本発明の実施例1を示すヒューズトリミング回路の回路図である。
このヒューズトリミング回路は、入力パルスlatchを入力してタイミング用の第1のパルスlatchph、この反転パルスlatchpb、第2のパルスlatchnh、及び第3のパルスpdを出力する制御回路(例えば、ヒューズラッチタイミング回路10)と、パルスpdにより活性化されてバイアス電圧Bias0を出力するバイアス回路20と、パルスlatchph,latchnhにより活性化され、ヒューズ素子35−2の切断/未切断状態を判定してこの判定結果をトリミング情報dataとしてラッチして保持するヒューズラッチ回路30とにより構成されている。
ヒューズラッチタイミング回路10は、入力パルスlatchを順に遅延する複数段の信号反転用のインバータ11−1〜11−10を有している。これらのインバータ11−1〜11−10は、縦続接続され、2段目のインバータ11−2からパルスlatchphが出力され、3段目のインバータ11−3からそのパルスlatchphの反転パルスlatchpbが出力され、6段目のインバータ11−6からパルスlatchnhが出力される。最終段のインバータ11−10には、2入力のナンド(以下、「NAND」という。)ゲート12−1が接続されている。NANDゲート12−1は、最終段のインバータ11−10の出力パルスと入力パルスlatchとの否定論理積を求める回路であり、この出力側に、パルスpdを出力するための信号反転用のインバータ12−2が接続されている。
バイアス回路20は、パルスpdのLによりオンするPMOS21を有し、このPMOS21のソースが、第1の電源ノード(例えば、VDDが印加されるノード、このノードは請求項7では第1のノードに相当する。)に接続され、このゲートにパルスpdが入力される。PMOS21のドレインには、抵抗素子22、負荷用のNMOS23のドレイン・ソース、抵抗素子24、及び第2の電源ノード(例えば、GND、このGNDは請求項7では第2のノードに相当する。)が直列に接続されている。NMOS23は、ドレイン及びゲートが接続され、この接続点からバイアス電圧Bias0が出力され、ヒューズラッチ回路30へ供給される。
ヒューズラッチ回路30は、ヒューズ素子35−2の切断/未切断状態を判定するヒューズ状態判定回路30Aと、その判定結果をラッチしてトリミング情報dataとして保持するラッチ回路30Bとにより構成されている。
ヒューズ状態判定回路30Aは、パルスlatchphのLによりオンする対(ペア)の第1、第3のトランジスタ(例えば、PMOS)31−1,31−2(なお、PMOS31−2は請求項7では第1のトランジスタに相当する。)を有し、このPMOS31−1,31−2の各ゲートが、相互に接続されてパルスlatchphが入力され、このPMOS31−1,31−2の各ソースが、VDDノードに接続されている。PMOS31−1のドレインには、第1のキャパシタ(例えば、PMOSキャパシタ)32−1のソース・ドレイン、第1の出力ノードN1、第2のキャパシタ(例えば、NMOSキャパシタ)33−1のドレイン・ソース、第2のトランジスタ(例えば、NMOS)34−1のソース・ドレイン、抵抗素子35−1、及びGNDが直列に接続されている。PMOS31−2のドレインには、第3のキャパシタ(例えば、PMOSキャパシタ)32−2のソース・ドレイン、第2の出力ノードN2(なお、ノードN2は請求項7では第3のノードに相当する。)、第4のキャパシタ(例えば、NMOSキャパシタ)33−2のドレイン・ソース、第4のトランジスタ(例えば、NMOS)34−2(なお、NMOS34−2は請求項7では第2のトランジスタに相当する。)のソース・ドレイン(なお、ドレイン側は請求項7では第4のノードに相当する。)、ヒューズ素子35−2、及びGNDが直列に接続されている。
PMOSキャパシタ32−1,32−2は、各ゲートが相互に接続され、これに入力されるパルスlatchpbのLによりオンし、PMOS31−1,31−2のオンからオフへの切り替え時に生じるスイッチングノイズ(ドレイン電圧の揺れ)を防止するものである。NMOSキャパシタ33−1のゲートは、NMOS33−2のソースに接続されてこのソース電圧により活性化される。NMOSキャパシタ33−2のゲートは、NMOSキャパシタ33−1のドレインに接続されてこのドレイン電圧のHによりオンする。これらのNMOSキャパシタ33−1,33−2は、NMOS34−1,34−2のスイッチングノイズを防止するものである。NMOS34−1,34−2は、この各ゲートに入力されるバイアス電圧Bias0のHによりオンする。ヒューズ素子35−2の両端には、パッドCOMPAD,TRMTADがそれぞれ接続され、このパッドCOMPAD,TRMTAD間に電圧又は電流を印加してヒューズ素子35−2を切断できるようになっている。
出力ノードN1,N2には、ラッチ回路30Bが接続されている。ラッチ回路30Bは、VDDノードとノードN3との間に接続されたPMOS36−1及びNMOS37−1からなる第1のインバータと、VDDノードとノードN3との間に接続されたPMOS36−2及びNMOS37−2からなる第2のインバータと、ノードN3とGNDとの間に接続されたNMOS38とにより構成されている。その第1のインバータ及び第2のインバータは、入出力側が互いにたすき掛け接続され、出力ノードN1,N2間の電圧差を増幅してこの電圧差をラッチし、トリミング情報dataを保持するインバータ正帰還回路からなるラッチ部を構成している。NMOS38は、ドレインがノードN3に接続され、ソースがGNDに接続され、ゲートに入力されるパルスlatchnhのHによりオンして、ラッチ回路30Bを活性化するものである。
出力ノードN1には、バッファ用の複数段(例え、3段)のインバータ39−1,39−2,39−3(なお、インバータ39−3の出力側は請求項7では出力ノードに相当する。)が縦続接続され、更に、出力ノードN2にも、バッファ用の複数段(例え、3段)のインバータ39−4,39−5,39−6が縦続接続されている。
ヒューズラッチ回路30内のNMOS34−1とNMOS34−2は、同一ディメンジョンである。NMOSキャパシタ33−1とNMOSキャパシタ33−2も、同一ディメンジョンであり、それらはNMOS34−1及びNMOS34−2と同一ディメンジョンである。抵抗素子35−1の抵抗R35-1(以下同様に、抵抗を表す場合は、符号の先頭に「R」を付す。)は、ヒューズ素子35−2の未切断での抵抗R35-2よりも大きい。又、PMOS31−1とPMOS31−2は、同一ディメンジョンである。PMOSキャパシタ32−1とPMOSキャパシタ32−2も、同一ディメンジョンであるが、それらはPMOS31−1及びPMOS31−2の1/2のディメンジョンである。ラッチ回路30Bを構成しているNMOS37−1とNMOS37−2は、同一ディメンジョンであり、PMOS36−1とPMOS36−2も、同一ディメンジョンである。
(実施例1の動作)
図2は、図1の動作を示すタイミング図である。
図2は、図1の動作を示すタイミング図である。
入力パルスlatchをH(VDDレベル)からL(GNDレベル)に変化させると、パルスpd,latchph,latchnhがHからLに変化する。又、パルスlatchpbがLからHに変化する。
パルスpdがLとなると、バイアス回路20内のPMOS21がオンし、PMOS21、抵抗素子22、NMOS23及び抵抗素子24には、(1)式のドレイン電流Ids23(以下同様に、ドレイン電流を表す場合は、符号の先頭に「Ids」を付す。)が流れ、NMOS23のドレイン及びゲートに、(2)式のバイアス電圧Bias0が発生する。
Ids23=(VDD−Vdsat21−Vgs23)/(R22+R24) ‥ (1)
但し、Vdsat21;PMOS21のオン時のドレイン・ソース間電圧(以下同様に、
オン時のドレイン・ソース間電圧を表す場合は、符号の先頭に
「Vdsat」を付す。)
Vgs23;NMOS23のゲート・ソース間電圧(以下同様に、ゲート・
ソース間電圧を表す場合は、符号の先頭に「Vgs」を付す。)
Bias0=(VDD−Vdsat21−Vgs23)/(R22+R24)*R24+Vth23 ‥ (2)
但し、Vth23;NMOS23の閾値電圧(以下同様に、閾値電圧を表す場合は、
符号の先頭に「Vth」を付す。)
Ids23=(VDD−Vdsat21−Vgs23)/(R22+R24) ‥ (1)
但し、Vdsat21;PMOS21のオン時のドレイン・ソース間電圧(以下同様に、
オン時のドレイン・ソース間電圧を表す場合は、符号の先頭に
「Vdsat」を付す。)
Vgs23;NMOS23のゲート・ソース間電圧(以下同様に、ゲート・
ソース間電圧を表す場合は、符号の先頭に「Vgs」を付す。)
Bias0=(VDD−Vdsat21−Vgs23)/(R22+R24)*R24+Vth23 ‥ (2)
但し、Vth23;NMOS23の閾値電圧(以下同様に、閾値電圧を表す場合は、
符号の先頭に「Vth」を付す。)
この時、ヒューズラッチ回路30のPMOS31−1,31−2のゲートに入力されたパルスlatchphがLとなっているため、PMOS31−1,31−2はオンしている。又、NMOS34−1,34−2のゲートには、バイアス電圧Bias0が印加されているため、各NMOS34−1,34−2にドレイン電流Ids34-1,34-2がそれぞれ流れる。
ヒューズ素子35−2が未切断状態のとき、その未切断ヒューズ素子35−2の抵抗R35-2は、これに対応する抵抗素子35−1の抵抗R35-1よりも小さい。NMOSのソース抵抗Rsが大きくなると、その相互コンダクタンス(gm)値(但し、gm=∂Id/∂V、Id;MOSトランジスタのドレイン電流、V;ソース抵抗Rsを含むソース・ゲート間電圧)は低下するため、同一ディメンジョンで且つ同一ゲート電圧が印加されたNMOS34−1及びNMOS34−2に流れる各々のドレイン電流Ids34-1及びIds34-2の大小関係は、そのソース抵抗Rsの大小関係で決まり、
Ids34-1<Ids34-2 ‥ (3)
となる。ドレイン電流Ids34-1及びIds34-2がオンしている。PMOS31−1及びPMOS31−2に流れる。ノードN1及びノードN2の電圧は、VDDからPMOS31−1及びPMOS31−2のオン抵抗による電圧降下で決定される。PMOS31−1とPMOS31−2は同一ディメンジョンであるので、それらのオン抵抗Ron31-1とRon31-2は等しい。従って、(2)式のIds34-1及びIds34-2の大小関係から、ノードN1及びノードN2の電圧VN1,VN2が決定され、
VN1 > VN2 ‥ (4)
となる。
Ids34-1<Ids34-2 ‥ (3)
となる。ドレイン電流Ids34-1及びIds34-2がオンしている。PMOS31−1及びPMOS31−2に流れる。ノードN1及びノードN2の電圧は、VDDからPMOS31−1及びPMOS31−2のオン抵抗による電圧降下で決定される。PMOS31−1とPMOS31−2は同一ディメンジョンであるので、それらのオン抵抗Ron31-1とRon31-2は等しい。従って、(2)式のIds34-1及びIds34-2の大小関係から、ノードN1及びノードN2の電圧VN1,VN2が決定され、
VN1 > VN2 ‥ (4)
となる。
一方、ヒューズ素子34−2が切断状態にあり、この切断ヒューズ素子34−2の抵抗値R34-2が、これに対応する抵抗素子35−1の抵抗値R35-1よりも大きいとき、NMOS34−1及びNMOS34−2に流れる各々のドレイン電流Ids34-1及びIds34-2の大小関係は、そのソース抵抗Rsの大小関係が逆転するため、
Ids34-1 > Ids34-2 ‥ (5)
となり、このドレイン電流Ids34-1及びIds34-2の大小関係から、ノードN1及びノードN2の電圧VN1,VN2が決定され、
VN1 < VN2 ‥ (6)
となる。
Ids34-1 > Ids34-2 ‥ (5)
となり、このドレイン電流Ids34-1及びIds34-2の大小関係から、ノードN1及びノードN2の電圧VN1,VN2が決定され、
VN1 < VN2 ‥ (6)
となる。
入力パルスlatchをL(GNDレベル)からH(VDDレベル)に変化させると、パルスpd,latchph,latchnhがLからHに変化する。又、パルスlatchpbがHからLに変化する。パルスlatchnhがHとなると、ラッチ回路30B内のNMOS38がオンする。すると、PMOS36−1,36−2及びNMOS37−1,37−2で構成されたインバータ正帰還回路からなるラッチ部は、ノードN1とノードN2の電圧差を増幅してその状態を保持(ラッチ)する。
ノードN1,N2の電圧が(4)式の場合は、ノードN1はVDDレベルになり、ノードN2はGNDレベルになり固定される。このノードN1,N2のレベルがインバータ39−1〜39−3で駆動され、トリミング情報dataのLが出力される。逆に、ノードN1,N2の電圧が(6)式の場合は、ノードN1はGNDレベルになり、ノードN2はVDDレベルに固定される。これらのレベルがインバータ39−1〜39−3で駆動され、トリミング情報dataのHが出力される。即ち、ヒューズ素子34−2が未切断状態のとき、出力されるトリミング情報dataがLとなり、ヒューズ素子34−2が切断状態のとき、トリミング情報dataがHに固定される。
ノードpdがHになると、PMOS21がオフし、PMOS21、抵抗素子22、NMOS23及び抵抗素子24に電流が流れなくなる。従って、バイアス電圧Bias0も低下してGNDレベルとなり、NMOS34−1,34−2がオフし、バイアス回路20及びヒューズラッチ回路30の定常電流がゼロとなる。
(実施例1の効果)
本実施例1では、次の(a)〜(d)のような効果がある。
本実施例1では、次の(a)〜(d)のような効果がある。
(a) 同一ディメンジョンで同一のバイアス電圧Bias0がゲートに印加されるペアNMOS34−1,34−2と、対応する抵抗素子35−1及びヒューズ素子35−2と、同一ディメンジョンのペアPMOS31−1,31−2と、PMOS36−1,36−2及びNMOS37−1,37−2で構成されるインバータ正帰還回路からなるラッチ部とを備え、NMOS34−1,34−2のソース抵抗の大小関係で決まるそれらドレイン電流Ids34-1,Ids34-2の大小関係によってヒューズ素子35−2の未切断か切断かをヒューズ状態判定回路30Aで判定して結果をラッチ回路30Bに保持し、その判定動作後は、ペアNMOS34−1,34−2のゲートに印加するバイアス電圧Bias0を発生させるバイアス回路20を停止させ、バイアス電圧Bias0をGNDレベルにしてドレイン電流Ids34-1,Ids34-2が流れない構成にしている。これにより、ヒューズ素子35−2に切り残しがあって未切断状態の場合でも、抵抗R35-1<ヒューズ素子未切断抵抗R34-2であれば、未切断か切断かを的確に判定できる。
(b) ヒューズ素子35−2の未切断か切断かの状態を判定するときのみだけヒューズ素子切り残し部分に電流を流すようにしたので、従来の課題である、電流を流し続けた場合に起こり得る切断ヒューズ素子が徐々に再び繋がりヒューズ素子切断抵抗値が徐々に下ってしまう危険を排除し、長時間使用を続けると正常回路動作が誤動作してしまう信頼性上の課題を解決できる。
(c) ヒューズ素子35−2の未切断か切断かの状態を判定するときのみ回路電流を流し、それ以外の回路の定常電流はゼロとしたので、低消費電力LSI等に適用することが可能である。
(d) ヒューズ状態判定回路30A内にPMOSキャパシタ32−1,32−2及びNMOSキャパシタ33−1,33−2を設け、PMOS31−1,31−2及びNMOS34−1,34−2のスイッチングノイズを防止する構成にしたので、ヒューズ素子35−2に対する未切断/切断の判定精度の向上と信頼性の向上を図ることができる。
(実施例2の構成)
図3は、本発明の実施例2を示すヒューズトリミング回路の回路図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
図3は、本発明の実施例2を示すヒューズトリミング回路の回路図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2のヒューズトリミング回路では、実施例1のヒューズラッチタイミング回路10、バイアス回路20、及びヒューズラッチ回路30において、新たに、電源投入時のリセット信号reset0を出力するリセット回路であるパワーオンリセット回路(以下「POR回路」という。)40と、入力信号(例えば、入力電圧PDIN)が与えられると遅延(ディレイ)した第4のパルスpd0を発生するパルス発生回路(例えば、ディレイパルス発生回路50)と、リセット信号reset0及びパルスpd0の論理積を求めてヒューズラッチタイミング回路10に与える入力パルスlatchを出力するゲート回路60とを追加した構成になっている。
POR回路40は、電源投入時にヒューズラッチ回路30がラッチ動作できるVDDレベル以上になるまではLのリセット信号reset0を出力する回路であり、PMOS41−1〜41−7と、NMOS42−1〜42−7と、NMOSキャパシタ42−8と、抵抗素子43−1〜43−4と、複数段(例えば、4段)のインバータ44−1〜44−4からなるバッファとにより構成されている。
第1の電源ノード(例えば、VDDノード)と第2の電源ノード(例えば、GND)との間には、信号setnによりゲート制御されるPMOS41−1と、抵抗素子43−1と、ノードN11と、信号setnによりゲート制御されるNMOS42−1とが直列に接続されている。ノードN11とGNDとの間には、ゲート及びドレインが接続されたNMOS42−2と、抵抗素子43−2とが直列に接続されている。同様に、VDDノードとGNDとの間には、信号setnによりゲート制御されるPMOS41−2と、抵抗素子43−2と、ノードN12と、NMOS42−2のゲートにゲートが共通に接続されたNMOS42−3と、抵抗素子43−4とが直列に接続されている。ノードN12とGNDとの間には、信号setnによりゲート制御されるPMOS42−4が接続されている。
VDDノードとGNDとの間には、ノードN12の電圧を反転するPMOS41−3及びNMOS42−5からなる第1のインバータと、この出力電圧を反転してノードN13へ出力するPMOS41−4及びNMOS42−6からなる第2のインバータとが、縦続接続されている。ノードN13には、PMOS41−5,41−6及びNMOS42−7の各ゲートが接続され、これらのPMOS41−5,41−6のソース・ドレイン、ノードN14、及びNMOS42−7のレイン・ソースが、VDDノードとGNDとの間に直列に接続されている。ノードN14には、NMOSキャパシタ42−8のゲートが接続され、このNMOSキャパシタ42−8のドレイン・ソースが、GNDに共通に接続されている。ノードN14とGNDとの間には、VDDノードにゲートが接続されたPMOS41−7のソース・ドレインが、ダイオード接続されている。
ノードN14には、この電圧を駆動してリセット信号resrt0を出力する4段のインバータ44−1〜44−4からなるバッファが接続されている。中段のインバータ44−2からは信号setnが出力され、この信号setnがPMOS41−1,41−2及びNMOS42−1,42−4の各ゲートに帰還入力される。
ディレイパルス発生回路50は、一定の論理レベルの入力電圧PDINが入力端子INから入力され、この入力電圧PDINの論理レベルが例えばHからLに遷移すると、所定のパルス幅を有する例えばLのパルスpd0を出力端子OUTから出力する回路である。このディレイパルス発生回路50は、入力電圧PDINのHからLへの立ち下がりタイミングを順に遅延する複数段(例えば、10段)の信号反転用のインバータ51−1〜51−10を有し、これらのインバータ11−1〜11−10が縦続接続されている。又、入力電圧PDINを反転するインバータ52−1が設けられ、この出力側に2入力のアンド(以下、「AND」という。)ゲート52−2が接続されている。ANDゲート52−2は、最終段のインバータ51−10の出力電圧と入力電圧PDINとの論理積を求めてパルスpd0を出力する回路であり、この出力側にゲート回路60が接続されている。ゲート回路60は、2入力NANDゲート61及びインバータ62により構成されている。NANDゲート61は、リセット信号reset0とパルスpd0との否定論理積を求める回路であり、この出力側に、入力パルスlatchをヒューズラッチタイミング回路10へ出力するためのインバータ62が接続されている。
POR回路40内の抵抗素子43−1と43−3は同一抵抗値であり、且つバイアス回路20内の抵抗素子22とも同一抵抗値である。POR回路40内の抵抗素子43−2とバイアス回路20内の抵抗素子24も同一抵抗値である。POR回路40内の抵抗素子43−4については、抵抗素子43−2,43−3の抵抗値よりも小さい抵抗値に設定されている。POR回路40内のNMOS42−2とNMOS42−3は同一ディメンジョンであり、且つバイアス回路20内のNMOS23及びヒューズラッチ回路30内のNMOS34−1とも、同一ディメンジョンである。同様に、POR回路40内のPMOS41−1とPMOS41−2は同一ディメンジョンであり、且つバイアス回路20内のPMOS21とも同一ディメンジョンである。
(実施例2の動作)
図4は、図3の動作示すタイミング図である。この図4では、電源投入時にヒューズラッチ回路30がラッチ動作できるVDDレベル以上になるまでは、POR回路40からリセット信号reset0のL(GNDレベル)を出力し、ラッチ動作できるVDDレベル以上になると、POR回路40からリセット信号reset0のH(VDDレベル)を出力する動作例が示されている。
図4は、図3の動作示すタイミング図である。この図4では、電源投入時にヒューズラッチ回路30がラッチ動作できるVDDレベル以上になるまでは、POR回路40からリセット信号reset0のL(GNDレベル)を出力し、ラッチ動作できるVDDレベル以上になると、POR回路40からリセット信号reset0のH(VDDレベル)を出力する動作例が示されている。
バイアス回路20が動作して(1)式でのNMOS23のドレイン電流Ids23が流れるためには、(NMOS23のゲート・ソース間電圧Vgs23>NMOS23の閾値電圧Vth23)でなければならない。この場合のVDDは、
VDD > Vdsat21+Vth23 ‥ (7)
となる。バイアス電圧Bias0をゲートに入力しているヒューズラッチ回路30 内のNMOS34−1,34−2は、バイアス回路20 内のNMOS23と同一ディメンジョンであるから、(7)式のVDDであれば、NMOS34−1のドレイン電流Ids34-1及びNMOS34−2のドレン電流Isd34-2を発生させることができる。
VDD > Vdsat21+Vth23 ‥ (7)
となる。バイアス電圧Bias0をゲートに入力しているヒューズラッチ回路30 内のNMOS34−1,34−2は、バイアス回路20 内のNMOS23と同一ディメンジョンであるから、(7)式のVDDであれば、NMOS34−1のドレイン電流Ids34-1及びNMOS34−2のドレン電流Isd34-2を発生させることができる。
ヒューズラッチ回路30内のPMOS36−1,36−2及びNMOS37−1,37−2のインバータ正帰還回路からなるラッチ部において、NMOS38のオン時にノードN1,N2の電圧差を増幅し状態を保持(ラッチ)動作させるためには、ノードN1及びN2の電圧が、PMOS36−1とNMOS37−1及びPMOS36−2とNMOS37−2それぞれのゲート・ソース間電圧Vgs値が閾値電圧Vth以上でなければならない。この場合のVDDは、(8)、(9)式のようになる。
VDD > Vth37-1(=Vth37-2) ‥ (8)
VDD > Vth36-2(=Vth36-1) ‥ (9)
VDD > Vth37-1(=Vth37-2) ‥ (8)
VDD > Vth36-2(=Vth36-1) ‥ (9)
即ち、(7)、(8)、(9)式を満たすVDDレベルが、ヒューズラッチ回路30がラッチ動作できるVDDとなるが、(8)式の条件は(7)式の条件に含まれる。
POR回路40のVDDがGNDレベルにある時、NMOSキャパシタ42−8のゲート容量に充電されていた電荷は、ダイオード接続されたPMOS41−7を介して放電される。VDDがGNDレベルにある時間が十分長ければ、ノードN14の電圧はGNDレベルまで低下する。その状態からVDDが上昇すると、POR回路40の信号setnはL(GNDレベル)となり、PMOS41−1及びNMOS42−1のゲートへ入力される。よって、NMOS42−1はオフしている。VDDが上昇してPMOS41−1の閾値電圧Vth41-1及びPMOS41−2の閾値電圧Vth41-2以上になると、PMOS41−1,41−2はオフ可能状態になる。VDDが、
VDD < Vdsat41-1+Vth42-2 ‥ (10)
(= Vdsat21+Vth23)
VDD < Vdsat41-2+Vth42-3 ‥ (11)
の状態の時は、NMOS42−2のドレイン電流Ids42-2及びNMOS42−3のドレイン電流Ids42-3は非常に微小電流値であるので、ノードN11及びノードN12の電圧VN11及びVN12は、
VN11 = VDD−Vdsat41-1≒VDDレベル
VN12 = VDD−Vdsat41-2≒VDDレベル
のH(VDDレベル)になる。ノードN12の電圧VN12がH(VDDレベル)であるため、ノードN13もH(VDDレベル)となり、NMOS42−7がオンし、PMOS41−5,41−6がオフする。ノードN14はGNDレベルを維持するので、信号setnはLのままとなり、リセット信号reset0もLのままである。
VDD < Vdsat41-1+Vth42-2 ‥ (10)
(= Vdsat21+Vth23)
VDD < Vdsat41-2+Vth42-3 ‥ (11)
の状態の時は、NMOS42−2のドレイン電流Ids42-2及びNMOS42−3のドレイン電流Ids42-3は非常に微小電流値であるので、ノードN11及びノードN12の電圧VN11及びVN12は、
VN11 = VDD−Vdsat41-1≒VDDレベル
VN12 = VDD−Vdsat41-2≒VDDレベル
のH(VDDレベル)になる。ノードN12の電圧VN12がH(VDDレベル)であるため、ノードN13もH(VDDレベル)となり、NMOS42−7がオンし、PMOS41−5,41−6がオフする。ノードN14はGNDレベルを維持するので、信号setnはLのままとなり、リセット信号reset0もLのままである。
以上より、VDDレベルが、バイアス回路20が動作できる電圧になるまでの間は、POR回路40から出力されるリセット信号reset0がLとなる。更にVDDが上昇して、VDDレベル が(10)、(11)式の右辺以上となると、NMOS42−2のドレイン電流Ids42-2及びNMOS42−3のドレイン電流Ids42-3が増加し、ノードN11及びノードN12の電圧VN11及びVN12は、
VN11 = VDD−Vdsat41-1−Ids42-2*R43-1
VN12 = VDD−Vdsat41-2−Ids42-3*R43-3 ‥ (12)
となり、VDDレベルから低下する。ここで、NMOS42−3のソース側の抵抗素子43−4が、NMOS42−2のソース側の抵抗素子43−2よりも小さい値に設定されているので、NMOS42−2のドレイン電流Ids42-2はNMOS42−3のドレイン電流Ids42-3よりも非常に大きくなり、ノードN12の電圧VN12が大きく低下し、NMOS42−3が非飽和領域動作に遷移する。その時の電圧VN12は、
VN12 = Vdsat42-3 + Ids42-3*R43-4 ‥ (13)
となる。電圧VN12とVDDとの差分がPMOS41−3の閾値Vth41-3以上となると、即ち(12)式から、
Vth41-3 < VDD−VN12 = Vdsat41-2−Ids42-3*R43-3 ‥ (14)
となると、PMOS41−3はオフからオンへ変化する。このとき電圧VN12がNMOS42−5の閾値Vth42-5以下であれば、NMOS42−5がオンからオフへ変化するので、ノードN13がH(VDDレベル)からL(GNDレベル)に変化する。(13)、(14)式から、このときのVDDは、
VDD > Vth41-3 + Vdsat42-3 + Ids42-3*R43-4 ‥ (15)
となり、(9)式でのVDD値よりも高い。
VN11 = VDD−Vdsat41-1−Ids42-2*R43-1
VN12 = VDD−Vdsat41-2−Ids42-3*R43-3 ‥ (12)
となり、VDDレベルから低下する。ここで、NMOS42−3のソース側の抵抗素子43−4が、NMOS42−2のソース側の抵抗素子43−2よりも小さい値に設定されているので、NMOS42−2のドレイン電流Ids42-2はNMOS42−3のドレイン電流Ids42-3よりも非常に大きくなり、ノードN12の電圧VN12が大きく低下し、NMOS42−3が非飽和領域動作に遷移する。その時の電圧VN12は、
VN12 = Vdsat42-3 + Ids42-3*R43-4 ‥ (13)
となる。電圧VN12とVDDとの差分がPMOS41−3の閾値Vth41-3以上となると、即ち(12)式から、
Vth41-3 < VDD−VN12 = Vdsat41-2−Ids42-3*R43-3 ‥ (14)
となると、PMOS41−3はオフからオンへ変化する。このとき電圧VN12がNMOS42−5の閾値Vth42-5以下であれば、NMOS42−5がオンからオフへ変化するので、ノードN13がH(VDDレベル)からL(GNDレベル)に変化する。(13)、(14)式から、このときのVDDは、
VDD > Vth41-3 + Vdsat42-3 + Ids42-3*R43-4 ‥ (15)
となり、(9)式でのVDD値よりも高い。
ノードN13がH(VDDレベル)からL(GNDレベル)に変化すと、NMOS42−7がオンからオフへ変化し、PMOS41−5,41−6がオフからオンへ変化する。そしてNMOSキャパシタ42−8のゲート容量に充電が開始され、ノードN14の電圧VN14が上昇して最終的にVDDレベルとなる。ノードN14の電圧VN14がVDDレベルになると、インバータ44−2の出力信号setnがL(GNDレベル)からH(VDDレベル)に変化し、PMOS41−1,41−2がオフしてNMOS42−2のドレイン電流Ids42-2及びNMOS42−3のドレイン電流Ids42-3が遮断されると共に、NMOS42−1,42−4がオフからオンへ変化して、ノードN11,N12がL(GNDレベル)に固定される。ノードN12がL(GNDレベル)に固定されると、ノードN13もL(GNDレベル)に固定され、信号setnがH(VDDレベル)に固定されてその状態を維持する。これにより、インバータ44−4から出力されるリセット信号reset0も、H (VDDレベル)に固定される。
本実施例2において、ディレイパルス発生回路50は、入力電圧PDINがHからLに変化すると、一定期間、Lのパルスpd0を出力する回路である。従って、電源投入時においても、入力電圧PDINがH又はLの固定状態であれば、パルスpd0はH(VDDレベル)から変化しない。リセット信号reset0とパルスpd0は、NANDゲート61及びインバータ62により論理積が取られて入力パルスlatchとなり、ヒューズラッチタイミング回路10に与えられる。電源投入時において、入力パルスlatchは、ヒューズラッチ回路30がヒューズ素子35−2の未切断か切断かを判定してラッチ動作ができるVDDレベル以上になるまでL(GNDレベル)状態であり、ヒューズラッチ回路30が判定ラッチ動作できるVDDレベル以上になると、H(VDDレベル)に変化する。入力パルスlatchがLからHに変化したときの動作は、実施例1と同じく、ヒューズ素子35−2が未切断状態のとき、インバータ39−3から出力されるトリミング情報dataはLであり、ヒューズ素子35−2が切断状態のとき、トリミング情報dataはHとなって固定される。又、各回路の定常電流はゼロとなる。
以上の電源投入時の動作後に、入力電圧PDINをHからLに変化させると、ディレイパルス発生回路50の出力パルスpd0は一定期間Lとなる。リセット信号reset0はH(VDDレベル)に固定されているので、ヒューズラッチタイミング回路10の入力パルスlatchも一定期間Lとなる。入力パルスlatchがLからHに変化したときの動作は、前述の通り、実施例1と同じく、ヒューズ素子35−2が未切断状態のとき、トリミング情報dataがLとなり、ヒューズ素子35−2が切断状態のとき、トリミング情報dataがHとなって固定される。又、各回路の定常電流はゼロとなる。
(実施例2の効果)
本実施例2によれば、実施例1の(a)〜(d)と同様の効果があり、更に、次の(e)のような効果もある。
本実施例2によれば、実施例1の(a)〜(d)と同様の効果があり、更に、次の(e)のような効果もある。
(e) 本実施例2では、電源投入時に、ヒューズラッチ回路30がラッチ動作できるVDDレベル以上になるまではリセット信号reset0のLを出力するPOR回路40と、入力電圧PDINがHからLに変化すると一定期間Lのパルスpd0を出力するディレイパルス発生回路50とを設け、そのリセット信号reset0及びパルスpd0に対して、NANDゲート61及びインバータ62により論理積を取って入力パルスlatchを求め、この入力パルスlatchをヒューズラッチタイミング回路10に与える構成にしている。そのため、電源投入時に自動的に、ヒューズ素子35−2が未切断か切断かを判定してトリミング情報dataを得ることができる。更に、電源投入後に入力電圧PDINをHからLに下げることにより、再度、ヒューズ素子35−2が未切断か切断かを判定してトリミング情報dataを得ることもできる。これにより、電源投入と同時にトリミング情報dataを必要とし、パワーダウン機能を有するLSI等に適用することが可能である。
(実施例3の構成)
図5は、本発明の実施例3を示すヒューズトリミング回路の回路図であり、実施例1、2を示す図1、図3中の要素と共通の要素には共通の符号が付されている。
図5は、本発明の実施例3を示すヒューズトリミング回路の回路図であり、実施例1、2を示す図1、図3中の要素と共通の要素には共通の符号が付されている。
本実施例3のヒューズトリミング回路では、実施例2とは異なる構成の制御回路(例えば、ヒューズラッチタイミング回路10A)と、実施例2と同様のバイアス回路20、ヒューズラッチ回路30、POR回路40、及び第1のパルス発生回路(例えば、ディレイパルス発生回路50)とを備え、新たに、第2のパルス発生回路(例えば、ディレイパルス発生回路50−1)と、ヒューズトリミングの誤りを訂正する誤り訂正回路(以下「ECC」という。)70と、誤り検出回路100と、ゲート回路(例えば、3入力ANDゲート110)とを追加した構成になっている。
ヒューズラッチタイミング回路10Aでは、実施例1、2のヒューズラッチタイミング回路10に対して、この回路10から出力される第3のパルスpdが例えばHからLに変化するとき、これと同時にLからHに変化し、そのパルスpdがLからHに変化するとき、これよりも少し遅延してHからLに変化する第5のパルスlatchdを出力する機能が追加されている。ディレイパルス発生回路50−1は、入力端子IN及び出力端子OUTを有するディレイパルス発生回路50に対して入出力信号が異なるのみで、同一の構成であり、誤り検出回路100から出力される誤り検出信号Relatchを入力端子INから入力すると、所定のパルス幅の誤り訂正パルスEcc0を出力端子OUTから出力する回路である。これらのディレイパルス発生回路50から出力される第4のパルスpd0、ディレイパルス発生回路50−1から出力される誤り訂正パルスEcc0、及びPOR回路40から出力されるリセット信号reset0は、ANDゲート110により論理積が取られて入力パルスlatchが生成され、この入力パルlatchがヒューズラッチタイミング回路10Aに与えられるようになっている。
ECC回路70は、ヒューズラッチタイミング回路10Aから出力されるパルスlatchdに基づき、ヒューズラッチ回路30に保持されているトリミング情報dataをラッチして出力用トリミング情報trmoutとして保持し、この保持した出力用トリミング情報trmoutに誤りが生じたことを検出したときには、ヒューズラッチタイミング回路10Aから再度出力されるパルスlatchdに基づき、ヒューズラッチ回路30に保持されているトリミング情報dataを再度ラッチして出力用トリミング情報trmoutの誤りを訂正する回路である。このECC回路70は、複数のラッチ手段(例えば、3つのスタティック型ラッチ回路80−1〜80−3)と、多数決論理手段(例えば、多数決回路90)と、誤り検出手段(例えば、3入力の排他的ノア(以下「EXNOR」という。)ゲート71)と、訂正手段(例えば、ディレイパルス発生回路50−2、インバータ72、及び2入力のオア(以下「OR」という。)ゲート73)とにより構成されている。
各スタティック型ラッチ回路80−1〜80−3は、入力端子DATA,CLK及び出力端子OUTを有し、ヒューズラッチタイミング回路10Aから出力されるパルスlatchdに基づき、ヒューズラッチ回路30に保持されているトリミング情報dataをそれぞれラッチして保持する回路である。多数決回路90は、3つのスタティック型ラッチ回路80−1〜80−3の出力信号Lda1,Lda2,Lda3を入力端子IN1,IN2,IN3から入力し、これらの多数決論理を求めて出力用トリミング情報trmoutを出力端子OUTから出力する回路である。EXNORゲート71は、3つのスタティック型ラッチ回路80−1〜80−3の出力信号Lda1,Lda2,Lda3を比較してこれらの誤りを検出し、この検出信号LdaNGを出力する回路である。ディレイパルス発生回路50−2、インバータ72、及び2入力ORゲート73により構成される訂正手段は、EXNORゲート71によりトリミング情報dataの誤りを検出したときに、ヒューズラッチタイミング回路10Aから再度出力されるパルスlatchdに基づき、ヒューズラッチ回路30に保持されているトリミング情報dataを再度、スタティック型ラッチ回路80−1〜80−3にラッチさせて出力用トリミング情報trmoutの誤りを訂正させる回路である。
訂正手段を構成するディレイパルス発生回路50−2は、ディレイパルス発生回路50と同一の構成であり、EXNORゲート71から出力される検出信号LdaNGを入力端子INから入力すると、所定のパルス幅のパルスを出力端子OUTから出力する回路であり、この出力端子OUTに、インバータ72を介して2入力ORゲート73が接続されている。2入力ORゲート73は、ヒューズラッチタイミング回路10Aから出力されるパルスlatchdと、インバータ72から出力されるパルスclkxとの論理和を求めてパルスclkを生成し、このパルスclkを各ラッチ回路80−1〜80−3の入力端子CLKに与える回路である。
誤り検出回路100は、ヒューズラッチ回路30、ヒューズラッチタイミング回路10A、及びECC回路70の出力側に接続され、例えば、ヒューズラッチ回路30に保持されたトリミング情報dataとECC回路70に保持された出力用トリミング情報trmoutとを、2入力の排他的オア(以下「EXOR」という。)ゲート101で比較して、トリミング情報dataの誤りの有無を検出して検出信号trmNGを出力し、トリミング情報dataの誤りを検出したときには、2入力NANDゲート102により、パルスpdに基づいて誤り検出信号Relatchをディレイパルス発生回路50−1へ出力する回路である。
又、3入力ANDゲート110は、POR回路40の出力側、及びディレイパルス発生回路50,50−1の出力端子OUTに接続され、パルスpd0、リセット信号reset0、及び誤り訂正パルスEcc0の論理積を求め、この論理積に対応する入力パルスlatchを出力してヒューズラッチタイミング回路10Aに与える回路である。
図6は、図5中のヒューズラッチタイミング回路10Aの構成例を示す回路図である。
このヒューズラッチタイミング回路10Aでは、図1のヒューズラッチタイミング回路10に対して、2入力NANDゲート13−1、及びインバータ13−2が追加されている。2入力NANDゲート13−1は、NANDゲート12−1の出力側に接続され、このNANDゲート12−1の出力信号と入力パルスlatchとの否定論理積を求める回路であり、この出力側に、インバータ13−2が接続されている。インバータ13−2は、NANDゲート13−1の出力信号を反転してパルスlatchdを出力する回路である。
このヒューズラッチタイミング回路10Aでは、図1のヒューズラッチタイミング回路10に対して、2入力NANDゲート13−1、及びインバータ13−2が追加されている。2入力NANDゲート13−1は、NANDゲート12−1の出力側に接続され、このNANDゲート12−1の出力信号と入力パルスlatchとの否定論理積を求める回路であり、この出力側に、インバータ13−2が接続されている。インバータ13−2は、NANDゲート13−1の出力信号を反転してパルスlatchdを出力する回路である。
図7は、図5中のスタティック型ラッチ回路80−1の構成例を示す回路図である。
このスタティック型ラッチ回路80−1は、他のスタティック型ラッチ回路80−2,80−3と同一の回路構成であり、入力端子CLKから入力されたパルスclkを反転するインバータ81と、パルスclk及びこの反転パルスによりオン/オフ動作して入力端子DATAから入力されたトリミング情報dataをそれぞれ取り込む2つのアナログスイッチ82−1,82−2とを有している。各アナログスイッチ82−1,82−2は、並列接続されたPMOS及びNMOSにより構成されている。一方のアナログスイッチ82−1の出力端子とGNDとの間には、2つのPMOS83−1,83−2が直列に接続され、そのPMOS83−1のゲートが他方のアナログスイッチ82−2の出力端子に接続されている。VDDノードと他方のアナログスイッチ82−2との間には、2つのNMOS84−1,84−2が直列に接続され、このNMOS84−2のゲートが一方のアナログスイッチ82−1の出力端子に接続されている。
このスタティック型ラッチ回路80−1は、他のスタティック型ラッチ回路80−2,80−3と同一の回路構成であり、入力端子CLKから入力されたパルスclkを反転するインバータ81と、パルスclk及びこの反転パルスによりオン/オフ動作して入力端子DATAから入力されたトリミング情報dataをそれぞれ取り込む2つのアナログスイッチ82−1,82−2とを有している。各アナログスイッチ82−1,82−2は、並列接続されたPMOS及びNMOSにより構成されている。一方のアナログスイッチ82−1の出力端子とGNDとの間には、2つのPMOS83−1,83−2が直列に接続され、そのPMOS83−1のゲートが他方のアナログスイッチ82−2の出力端子に接続されている。VDDノードと他方のアナログスイッチ82−2との間には、2つのNMOS84−1,84−2が直列に接続され、このNMOS84−2のゲートが一方のアナログスイッチ82−1の出力端子に接続されている。
又、一方のアナログスイッチ82−1の出力端子には、PMOS85−1のゲートが接続され、他方のアナログスイッチ82−2の出力端子にも、NMOS86−1のゲートが接続されている。PMOS85−1及びNMOS86−1は、VDDノードとGNDとの間に直列に接続され、このPMOS85−1及びNMOS86−1の接続点に、PMOS85−2及びNMOS86−2からなるインバータの入力端子が接続されている。このインバータの出力端子には、PMOS83−2及びNMOS84−1の各ゲートが接続されると共に、バッファ用の2段のインバータ87−1,87−2が接続されている。インバータ87−2は、出力信号Lda1を出力端子OUTから出力する回路である。
図8は、図5中の多数決回路90の構成例を示す回路図である。
この多数決回路90は、入力端子IN1,IN2,IN3から入力される出力信号Lda1,Lda2,Lda3を相互に比較する3つの2入力NANDゲート91〜93及び1つの3入力NANDゲート94により構成され、出力端子OUTから出力用トリミング情報trmoutを出力するようになっている。
この多数決回路90は、入力端子IN1,IN2,IN3から入力される出力信号Lda1,Lda2,Lda3を相互に比較する3つの2入力NANDゲート91〜93及び1つの3入力NANDゲート94により構成され、出力端子OUTから出力用トリミング情報trmoutを出力するようになっている。
(実施例3の動作)
図9は、図5の動作を示すタイミング図である。この図9では、動作説明の簡略化のため、電源投入後にディレイパルス発生回路50の入力電圧PDINがHからLに変化したときの動作波形が示されている。
図9は、図5の動作を示すタイミング図である。この図9では、動作説明の簡略化のため、電源投入後にディレイパルス発生回路50の入力電圧PDINがHからLに変化したときの動作波形が示されている。
入力電圧PDINがHからLに変化すると、ディレイパルス発生回路50から出力されるパルスpd0が、一定期間Lとなる。この時、ディレイパルス発生回路50−1から出力される誤り訂正パルスEcc0と、POR回路40から出力されるリセット信号reset0とが、共にHであれば、ANDゲート110から出力される入力パルスlatchも一定期間Lとなる。入力パルスlatch がLからHに変化したときのヒューズラッチタイミング回路10A、バイアス回路20、及びヒューズラッチ回路30の動作は、実施例1と同じく、ヒューズ素子35−2が未切断状態のとき、ヒューズラッチ回路30から出力されるトリミング情報dataがLとなり、ヒューズ素子35−2が切断状態のとき、トリミング情報dataがHに固定される。
本実施例3では、ヒューズラッチタイミング回路10Aから出力されるパルスpd,latchdにおいて、パルスpdがHからLに変化するとき、これと同時にパルスlatchdがLからHに変化し、パルスpdがLからHに変化するとき、少し遅延してパルスlatchdがHからLに変化する。このパルスlatchdは、ECC回路70内のORゲート73で論理和が取られてパルスclkとなり、これが各スタティック型ラッチ回路80−1〜80−3の入力端子CLKに入力される。各スタティック型ラッチ回路80−1〜80−3において、入力端子CLKから入力されたパルスclkがHのときに、トリミング情報dataが各入力端子DATAから取り込まれてそのまま各出力端子OUTへ送られ、出力信号Lda1,Lda2,Lda3がそれぞれ出力される。
パルスlatchdがHであると、ORゲート73の出力パルスclkもHであるので、その期間は、ヒューズ素子35−2が未切断か切断かの判断結果の論理で、トリミング情報dataの論理が各スタティック型ラッチ回路80−1〜80−3を通過して出力信号Lda1〜Lda3として出力され、これらは同一論理である。そのため、EXNORゲート71から出力される検出信号LdaNGはHとなり、ディレイパルス発生回路50−2を介してインバータ72から出力されるパルスclkxがLとなる。パルスclkxがLとなった後に、ORゲート73の出力パルスclkがHからLに変化すると、ラッチ回路80−1〜80−3の出力信号Lda1〜Lda3の論理が固定される。この出力信号Lda1〜Lda3の多数決論理が多数決回路90で求められ、出力用トリミング情報trmoutとして出力される。
以上の動作から、ヒューズ素子35−2が未切断か切断かの判断結果のトリミング情報dataが、ヒューズラッチ回路30とスタティック型ラッチ回路80−1〜80−3との4つのラッチ回路に保存される。
スタティック型ラッチ回路80−1〜80−3に保存されていたトリミング情報dataのどれか1つが誤りを起こした場合、EXNORゲート71から出力される検出信号LdaNGがHからLに反転し、ディレイパルス発生回路50−2を介してインバータ72の出力パルスclkxが一定期間Hとなる。すると、ORゲート73の出力パルスclkも一定期間Hとなり、ヒューズラッチ回路30に保存されていたトリミング情報dataが、スタティック型ラッチ回路80−1〜80−3に再度ラッチされ、誤り情報が訂正される。
ヒューズラッチ回路30に保存されていたトリミング情報dataが誤りを起こした場合、出力用トリミング情報trmoutとトリミング情報dataとの論理に違いが生じて、EXORゲート101から出力される検出信号trmNGがLからHに変化する。ヒューズラッチタイミング回路10Aから出力されるパルスpdは、定常状態ではHであるため、NANDゲート102から出力される誤り検出信号ReLachがHからLに変化する。すると、ディレイパルス発生回路50−1から出力される誤り訂正パルスEcc0が、一定期間Lとなるため、ANDゲート110から出力される入力パルスlatchは、入力電圧PDINがHからLに変化した場合と同様に、一定期間Lとなる。そのため、ヒューズラッチ回路30によって再度、ヒューズ素子35−2が未切断か切断かの判断が行われ、このトリミング情報dataがヒューズラッチ回路30とスタティック型ラッチ回路80−1〜80−3との4つのラッチ回路に再度保存されて、誤り情報が訂正される。
(実施例3の効果)
本実施例3によれば、実施例1の(a)〜(d)、及び実施例2の(e)と同様の効果があり、更に、次の(f)のような効果もある。
本実施例3によれば、実施例1の(a)〜(d)、及び実施例2の(e)と同様の効果があり、更に、次の(f)のような効果もある。
(f) 実施例3では、ECC回路70内に3つのスタティック型ラッチ回路80−1〜80−3を設けて、ヒューズ素子35−2が未切断か切断かの判断結果のトリミング情報dataを、ヒューズラッチ回路30とスタティック型ラッチ回路80−1〜80−3との4つのラッチ回路に保存するようにし、スタティック型ラッチ回路80−1〜80−3に保存されていたトリミング情報dataのどれか1つが誤りを起こした場合はその誤りを自己訂正し、ヒューズラッチ回路30に保存されていたトリミング情報dataが誤りを起こした場合は再度ヒューズ素子35−2が未切断か切断かの判断を行う動作を行って誤り情報を自己訂正することが可能な機能を設けたので、長時間駆動させなければならない場合や、悪環境条件で使用され静電気やソフトエラーが懸念されるLSI等に適用することが可能である。
なお、本発明は、図示の実施例1〜3に限定されず、例えば、ヒューズラッチタイミング回路10,10A、バイアス回路20、ヒューズラッチ回路30、POR回路40、ディレイパルス発生回路50,50−1,50−2、ゲート回路60、ECC回路70、誤り検出回路100等を、図示以外のトランジスタや回路構成等に変更しても良い。
10,10A ヒューズラッチタイミング回路
20 バイアス回路
30 ヒューズラッチ回路
30A ヒューズ状態判定回路
30B ラッチ回路
40 POR回路(パワーオンリセット回路)
50,50−1,50−2 ディレイパルス発生回路
60 ゲート回路
70 ECC回路(誤り訂正回路)
71 EXNORゲート
80−1〜80−3 スタティック型ラッチ回路
90 多数決回路
100 誤り検出回路
110 ANDゲート
20 バイアス回路
30 ヒューズラッチ回路
30A ヒューズ状態判定回路
30B ラッチ回路
40 POR回路(パワーオンリセット回路)
50,50−1,50−2 ディレイパルス発生回路
60 ゲート回路
70 ECC回路(誤り訂正回路)
71 EXNORゲート
80−1〜80−3 スタティック型ラッチ回路
90 多数決回路
100 誤り検出回路
110 ANDゲート
Claims (7)
- 入力パルスを入力し、前記入力パルスを遅延した第1のパルス、及び前記第1のパルスを遅延した第2のパルスを出力すると共に、前記入力パルスの前縁から、前記第2のパルスの後縁から所定時間遅延した後縁までのパルス幅を有する第3のパルスを出力する制御回路と、
第1の電源ノードと第2の電源ノードとの間に接続され、前記第3のパルスにより活性化されて前記第3のパルスのパルス幅時間の間、バイアス電圧を出力するバイアス回路と、
前記第1の電源ノードと前記第2の電源ノードとの間に直列に接続された第1のトランジスタ、第1の出力ノード、第2のトランジスタ、及び抵抗素子と、前記第1の電源ノードと前記第2の電源ノードとの間に直列に接続された第3のトランジスタ、第2の出力ノード、第4のトランジスタ、及びヒューズ素子とを有し、前記第1及び第3のトランジスタは、前記第1のパルスにより活性化されてオン状態になり、前記第2及び第4のトランジスタは、前記バイアス電圧により活性化されてオン状態になり、前記抵抗素子の抵抗値は、前記ヒューズ素子の未切断時の抵抗値よりも大きく、且つ前記前記ヒューズ素子の切断時の抵抗値よりも小さいヒューズ状態判定回路と、
前記第1の電源ノードと前記第2の電源ノードとの間に接続され、前記第2のパルスにより活性化されて、前記第1の出力ノードと前記第2の出力ノードとの電圧差を増幅してこの電圧差をラッチし、前記ヒューズ素子の切断/未切断状態を示すトリミング情報を保持するラッチ回路と、
を備えたことを特徴とするヒューズトリミング回路。 - 請求項1記載のヒューズトリミング回路において、
前記第1のトランジスタと前記第1の出力ノードとの間に並列に接続され、前記第1のパルスを反転した反転パルスにより活性化される第1のキャパシタと、
前記第1の出力ノードと前記第2のトランジスタとの間に並列に接続され、前記第2の出力ノードの電圧が高レベルへ遷移したときに活性化される第2のキャパシタと、
前記第3のトランジスタと前記第2の出力ノードとの間に並列に接続され、前記反転パルスにより活性化される第3のキャパシタと、
前記第2の出力ノードと前記第4のトランジスタとの間に並列に接続され、前記第1の出力ノードの電圧が高レベルへ遷移したときに活性化される第4のキャパシタと、
を設けたことを特徴とするヒューズトリミング回路。 - 請求項1又は2記載のヒューズトリミング回路と、
前記第1の電源ノードと前記第2の電源ノードとの間に接続され、前記第1又は第2の電源ノードに対する電源電圧の投入時に、前記電源電圧が、前記ラッチ回路がラッチ動作可能な電圧に達するまで、リセット信号を出力するリセット回路と、
一定の論理レベルの入力信号が入力され、前記入力信号の論理レベルが遷移すると、所定のパルス幅の第4のパルスを発生するパルス発生回路と、
前記リセット信号及び前記第4のパルスの論理積を求め、この論理積に対応する前記入力パルスを出力して、前記ヒューズトリミング回路中の前記制御回路に与えるゲート回路と、
を備えたことを特徴とするヒューズトリミング回路。 - 請求項1又は2記載のヒューズトリミング回路と、
前記第1の電源ノードと前記第2の電源ノードとの間に接続され、前記第1又は第2の電源ノードに対する電源電圧の投入時に、前記電源電圧が、前記ラッチ回路がラッチ動作可能な電圧に達するまでリセット信号を出力するリセット回路と、
前記ヒューズトリミング回路内の前記制御回路から出力される前記第3のパルスを反転させた第5のパルスに基づき、前記ヒューズトリミング回路内の前記ラッチ回路に保持されている前記トリミング情報をラッチして出力用トリミング情報として保持し、この保持した出力用トリミング情報に誤りが生じたことを検出したときには、前記制御回路から再度出力される前記第5のパルスに基づき、前記ラッチ回路に保持されている前記トリミング情報を再度ラッチして前記出力用トリミング情報の誤りを訂正する誤り訂正回路と、
前記ラッチ回路に保持された前記トリミング情報と前記誤り訂正回路に保持された前記出力用トリミング情報とを比較して、前記トリミング情報の誤りの有無を検出し、前記トリミング情報の誤りを検出したときには前記第3のパルスに基づいて誤り検出信号を出力する誤り検出回路と、
一定の論理レベルの入力信号が入力され、前記入力信号の論理レベルが遷移すると、所定のパルス幅の第4のパルスを発生する第1のパルス発生回路と、
前記誤り検出信号を入力すると、所定のパルス幅の誤り訂正パルスを発生する第2のパルス発生回路と、
前記第4のパルス、前記リセット信号及び前記誤り訂正パルスの論理積を求め、この論理積に対応する前記入力パルスを出力して前記ヒューズトリミング回路中の前記制御回路に与えるゲート回路と、
を備えたことを特徴とするヒューズトリミング回路。 - 前記誤り訂正回路は、
前記ヒューズトリミング回路内の前記制御回路から出力される前記第3のパルスを反転させた第5のパルスに基づき、前記ヒューズトリミング回路内の前記ラッチ回路に保持されている前記トリミング情報をそれぞれラッチして保持する複数のラッチ手段と、
前記複数のラッチ手段にそれぞれ保持されている前記複数のトリミング情報の多数決論理を求めて出力用トリミング情報を出力する多数決論理手段と、
前記複数のラッチ手段にそれぞれ保持されている前記複数のトリミング情報を比較してこれらの誤りを検出する誤り検出手段と、
前記誤り検出手段により前記トリミング情報の誤りを検出したときには、前記制御回路から再度出力される前記第5のパルスに基づき、前記ラッチ回路に保持されている前記トリミング情報を再度、前記複数のラッチ手段にラッチさせて前記出力用トリミング情報の誤りを訂正させる訂正手段と、
を有することを特徴とする請求項4記載のヒューズトリミング回路。 - 前記第1、第2、第3、第4のトランジスタは、MOSトランジスタで構成され、前記第1、第2、第3、第4のキャパシタは、MOSキャパシタで構成されていることを特徴とする請求項2〜5のいずれか1項に記載のヒューズトリミング回路。
- 第1の電位レベルの電圧が印加される第1のノードと、
前記第1の電位レベルよりも低い電圧が印加される第2のノードと、
入力信号を遅延して出力する制御回路と、
前記第1及び第2のノードと接続され、バイアス電圧を出力するバイアス回路と、
前記第1のノード及び第3のノード間に設けられ、前記制御回路の出力により前記第1及び第3のノード間を導通状態とする第1のトランジスタと、
前記第3のノード及び第4のノード間に設けられ、前記バイアス電圧により前記第3及び第4のノード間を導通状態とする第2のトランジスタと、
前記第4及び第2のノード間に設けられるヒューズと、
前記第3のノード及び出力ノード間に設けられ、前記第3のノードに与えられる電位レベルを保持するラッチ回路とにより構成されることを特徴とするヒューズトリミング回路。
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