JP2002366254A - ゲーティッドクロック生成回路及び回路修正方法 - Google Patents
ゲーティッドクロック生成回路及び回路修正方法Info
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Abstract
(57)【要約】
【課題】 グリッジが発生しないゲーティッドクロック
生成回路を提供する。 【解決手段】 データ信号Ｄａｔａ１を遅延させてクロ
ック信号ＣＬＫ１の立ち上がりエッジに同期して反転す
るゲート信号Ｇａｔｅ１を生成する手段であるフリップ
フロップＦＦ１と、ゲート信号Ｇａｔｅ１に対してクロ
ック信号ＣＬＫ１の半周期分だけ位相が進んだゲート信
号Ｇａｔｅ２を生成する手段であるインバータＩＮＶ１
及びフリップフロップＦＦ２と、ゲート信号Ｇａｔｅ１
及びゲート信号Ｇａｔｅ２に基づいてクロック信号ＣＬ
Ｋ１の出力をＯＮ／ＯＦＦ制御する手段であるＡＮＤゲ
ートＡＮ１及びＡＮ２と、を備えることを特徴とするゲ
ーティッドクロック生成回路。
生成回路を提供する。 【解決手段】 データ信号Ｄａｔａ１を遅延させてクロ
ック信号ＣＬＫ１の立ち上がりエッジに同期して反転す
るゲート信号Ｇａｔｅ１を生成する手段であるフリップ
フロップＦＦ１と、ゲート信号Ｇａｔｅ１に対してクロ
ック信号ＣＬＫ１の半周期分だけ位相が進んだゲート信
号Ｇａｔｅ２を生成する手段であるインバータＩＮＶ１
及びフリップフロップＦＦ２と、ゲート信号Ｇａｔｅ１
及びゲート信号Ｇａｔｅ２に基づいてクロック信号ＣＬ
Ｋ１の出力をＯＮ／ＯＦＦ制御する手段であるＡＮＤゲ
ートＡＮ１及びＡＮ２と、を備えることを特徴とするゲ
ーティッドクロック生成回路。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号をＯ
Ｎ／ＯＦＦ制御して出力するゲーティッドクロック生成
回路に関するものである。
Ｎ／ＯＦＦ制御して出力するゲーティッドクロック生成
回路に関するものである。
【０００２】
【従来の技術】クロック同期の半導体集積回路（以下、
「クロック同期回路」という）において、クロック信号
が供給されるフリップフロップ間のクロック信号の遅延
時間差（以下、「スキュー」という）が大きい場合、不
動または誤動作などの不具合が発生する。このため、ク
ロック同期回路は一般に同期設計されている。
「クロック同期回路」という）において、クロック信号
が供給されるフリップフロップ間のクロック信号の遅延
時間差（以下、「スキュー」という）が大きい場合、不
動または誤動作などの不具合が発生する。このため、ク
ロック同期回路は一般に同期設計されている。
【０００３】同期設計とは、外部から入力されたクロッ
ク信号を回路内で分周、ＯＮ／ＯＦＦ制御、又は反転を
行わずに、直接フリップフロップのクロック入力端子に
入力し、尚かつ、クロック信号のスキューを最小にする
ように回路素子の配置や回路素子間の配線（以下、配置
配線という）を行う設計のことである。
ク信号を回路内で分周、ＯＮ／ＯＦＦ制御、又は反転を
行わずに、直接フリップフロップのクロック入力端子に
入力し、尚かつ、クロック信号のスキューを最小にする
ように回路素子の配置や回路素子間の配線（以下、配置
配線という）を行う設計のことである。
【０００４】しかし、クロック同期回路では全てのフリ
ップフロップに常にクロック信号が入力され、フリップ
フロップの消費電力が増大する。したがって、クロック
同期回路全体の消費電力も増大する。
ップフロップに常にクロック信号が入力され、フリップ
フロップの消費電力が増大する。したがって、クロック
同期回路全体の消費電力も増大する。
【０００５】クロック同期回路の消費電力を削減する効
果的な方法として、ゲーティッドクロック生成回路を設
け、任意の条件において動作する必要のないフリップフ
ロップのクロック入力端子にはゲーティッドクロック生
成回路が出力するゲーティッドクロック信号を供給する
方法が提案されている。
果的な方法として、ゲーティッドクロック生成回路を設
け、任意の条件において動作する必要のないフリップフ
ロップのクロック入力端子にはゲーティッドクロック生
成回路が出力するゲーティッドクロック信号を供給する
方法が提案されている。
【０００６】そして、従来のゲーティッドクロック生成
回路としては、例えば図１４又は図１６のような構成の
回路が挙げられる。
回路としては、例えば図１４又は図１６のような構成の
回路が挙げられる。
【０００７】まず、図１４のゲーティッドクロック生成
回路について説明する。クロック信号ＣＬＫ１が入力さ
れる入力端子１は、バッファ・ゲートＢＵＦ１を介して
バッファ・ゲートＢＵＦ２の入力端子およびバッファ・
ゲートＢＵＦ３の入力端子に接続される。
回路について説明する。クロック信号ＣＬＫ１が入力さ
れる入力端子１は、バッファ・ゲートＢＵＦ１を介して
バッファ・ゲートＢＵＦ２の入力端子およびバッファ・
ゲートＢＵＦ３の入力端子に接続される。
【０００８】バッファ・ゲートＢＵＦ２の出力端子は、
フリップフロップＦＦ１のクロック入力端子に接続され
る。また、バッファ・ゲートＢＵＦ３の出力端子は、Ａ
ＮＤゲートＡＮ１の第２入力端子に接続される。
フリップフロップＦＦ１のクロック入力端子に接続され
る。また、バッファ・ゲートＢＵＦ３の出力端子は、Ａ
ＮＤゲートＡＮ１の第２入力端子に接続される。
【０００９】データ信号Ｄａｔａ１が入力される入力端
子２が、フリップフロップＦＦ１のデータ入力端子に接
続される。また、フリップフロップＦＦ１の出力端子が
ＡＮＤゲートＡＮ１の第１入力端子に接続される。そし
て、ＡＮＤゲートＡＮ１の出力端子がゲーティッドクロ
ック信号ＧＣＬＫ１を出力する出力端子３に接続され
る。
子２が、フリップフロップＦＦ１のデータ入力端子に接
続される。また、フリップフロップＦＦ１の出力端子が
ＡＮＤゲートＡＮ１の第１入力端子に接続される。そし
て、ＡＮＤゲートＡＮ１の出力端子がゲーティッドクロ
ック信号ＧＣＬＫ１を出力する出力端子３に接続され
る。
【００１０】このような構成のゲーティッドクロック生
成回路の動作について図１４の回路構成図及び図１５の
タイミングチャートを参照して説明する。入力端子１に
入力されたクロック信号ＣＬＫ１は、バッファ・ゲート
ＢＵＦ１及びＢＵＦ２を介してフリップフロップＦＦ１
のクロック入力端子に到達する。また、入力端子２に入
力されたデータ信号Ｄａｔａ１は、フリップフロップＦ
Ｆ１のデータ入力端子に到達する。そうすると、フリッ
プフロップＦＦ１の出力端子からＡＮＤゲートＡＮ１の
第１入力端子に送出されるゲート信号Ｇａｔｅ１は、図
１５（ａ）に示すようなデータ信号Ｄａｔａ１の反転タ
イミングがクロック信号ＣＬＫ１の立ち上がりエッジま
で遅延した波形の信号となる。
成回路の動作について図１４の回路構成図及び図１５の
タイミングチャートを参照して説明する。入力端子１に
入力されたクロック信号ＣＬＫ１は、バッファ・ゲート
ＢＵＦ１及びＢＵＦ２を介してフリップフロップＦＦ１
のクロック入力端子に到達する。また、入力端子２に入
力されたデータ信号Ｄａｔａ１は、フリップフロップＦ
Ｆ１のデータ入力端子に到達する。そうすると、フリッ
プフロップＦＦ１の出力端子からＡＮＤゲートＡＮ１の
第１入力端子に送出されるゲート信号Ｇａｔｅ１は、図
１５（ａ）に示すようなデータ信号Ｄａｔａ１の反転タ
イミングがクロック信号ＣＬＫ１の立ち上がりエッジま
で遅延した波形の信号となる。
【００１１】一方、入力端子１に入力されたクロック信
号ＣＬＫ１は、ＡＮＤゲートＡＮ１の第２入力端子にも
到達する。ＡＮＤゲートＡＮ１は、ゲート信号Ｇａｔｅ
１とクロック信号ＣＬＫ１との論理積であるゲーティッ
ドクロック信号ＧＣＬＫ１を出力端子３に送出する。
号ＣＬＫ１は、ＡＮＤゲートＡＮ１の第２入力端子にも
到達する。ＡＮＤゲートＡＮ１は、ゲート信号Ｇａｔｅ
１とクロック信号ＣＬＫ１との論理積であるゲーティッ
ドクロック信号ＧＣＬＫ１を出力端子３に送出する。
【００１２】したがって、クロック信号が必要な期間を
データ信号によって入力することにより、その必要な期
間のみクロック信号がゲーティッドクロック信号ＧＣＬ
Ｋ１として出力されることになる。
データ信号によって入力することにより、その必要な期
間のみクロック信号がゲーティッドクロック信号ＧＣＬ
Ｋ１として出力されることになる。
【００１３】次に、図１６のゲーティッドクロック生成
回路について説明する。クロック信号ＣＬＫ２が入力さ
れる入力端子４は、インバータＩＮＶ２の入力端子およ
びバッファ・ゲートＢＵＦ５の入力端子に接続される。
回路について説明する。クロック信号ＣＬＫ２が入力さ
れる入力端子４は、インバータＩＮＶ２の入力端子およ
びバッファ・ゲートＢＵＦ５の入力端子に接続される。
【００１４】インバータＩＮＶ２の出力端子は、バッフ
ァ・ゲートＢＵＦ４を介してフリップフロップＦＦ３の
クロック入力端子に接続される。また、バッファ・ゲー
トＢＵＦ５の出力端子は、ＡＮＤゲートＡＮ３の第２入
力端子に接続される。
ァ・ゲートＢＵＦ４を介してフリップフロップＦＦ３の
クロック入力端子に接続される。また、バッファ・ゲー
トＢＵＦ５の出力端子は、ＡＮＤゲートＡＮ３の第２入
力端子に接続される。
【００１５】そして、データ信号Ｄａｔａ２が入力され
る入力端子５が、フリップフロップＦＦ３のデータ入力
端子に接続される。また、フリップフロップＦＦ３の出
力端子がＡＮＤゲートＡＮ３の第１入力端子に接続され
る。また、ＡＮＤゲートＡＮ３の出力端子がゲーティッ
ドクロック信号ＧＣＬＫ２を出力する出力端子６に接続
される。
る入力端子５が、フリップフロップＦＦ３のデータ入力
端子に接続される。また、フリップフロップＦＦ３の出
力端子がＡＮＤゲートＡＮ３の第１入力端子に接続され
る。また、ＡＮＤゲートＡＮ３の出力端子がゲーティッ
ドクロック信号ＧＣＬＫ２を出力する出力端子６に接続
される。
【００１６】このような構成のゲーティッドクロック生
成回路の動作について図１６の回路構成図及び図１７の
タイミングチャートを参照して説明する。入力端子４に
入力されたクロック信号ＣＬＫ２は、インバータＩＮＶ
２で反転されたのち、バッファ・ゲートＢＵＦ４を介し
てフリップフロップＦＦ３のクロック入力端子に到達す
る。また、入力端子５に入力されたデータ信号Ｄａｔａ
２は、フリップフロップＦＦ３のデータ入力端子に到達
する。そうすると、フリップフロップＦＦ３の出力端子
からＡＮＤゲートＡＮ３の第１入力端子に送出されるゲ
ート信号Ｇａｔｅ３は、図１７（ａ）に示すようにデー
タ信号Ｄａｔａ２の反転タイミングがクロック信号ＣＬ
Ｋ２の立ち下がりエッジまで遅延した波形の信号とな
る。
成回路の動作について図１６の回路構成図及び図１７の
タイミングチャートを参照して説明する。入力端子４に
入力されたクロック信号ＣＬＫ２は、インバータＩＮＶ
２で反転されたのち、バッファ・ゲートＢＵＦ４を介し
てフリップフロップＦＦ３のクロック入力端子に到達す
る。また、入力端子５に入力されたデータ信号Ｄａｔａ
２は、フリップフロップＦＦ３のデータ入力端子に到達
する。そうすると、フリップフロップＦＦ３の出力端子
からＡＮＤゲートＡＮ３の第１入力端子に送出されるゲ
ート信号Ｇａｔｅ３は、図１７（ａ）に示すようにデー
タ信号Ｄａｔａ２の反転タイミングがクロック信号ＣＬ
Ｋ２の立ち下がりエッジまで遅延した波形の信号とな
る。
【００１７】一方、入力端子４に入力されたクロック信
号ＣＬＫ２は、バッファ・ゲートＢＵＦ５を介してＡＮ
ＤゲートＡＮ３の第２入力端子にも到達する。ＡＮＤゲ
ートＡＮ３は、ゲート信号Ｇａｔｅ３とクロック信号Ｃ
ＬＫ２との論理積であるゲーティッドクロック信号ＧＣ
ＬＫ２を出力端子６に送出する。
号ＣＬＫ２は、バッファ・ゲートＢＵＦ５を介してＡＮ
ＤゲートＡＮ３の第２入力端子にも到達する。ＡＮＤゲ
ートＡＮ３は、ゲート信号Ｇａｔｅ３とクロック信号Ｃ
ＬＫ２との論理積であるゲーティッドクロック信号ＧＣ
ＬＫ２を出力端子６に送出する。
【００１８】したがって、クロック信号が必要な期間を
データ信号によって入力することにより、その必要な期
間のみクロック信号がゲーティッドクロック信号ＧＣＬ
Ｋ２として出力されることになる。
データ信号によって入力することにより、その必要な期
間のみクロック信号がゲーティッドクロック信号ＧＣＬ
Ｋ２として出力されることになる。
【００１９】
【発明が解決しようとする課題】しかしながら、配置配
線によって信号遅延時間が異なるため、ゲーティッドク
ロック信号を出力するＡＮＤゲートの第１入力端子に到
達するゲート信号のエッジとゲーティッドクロック信号
を出力するＡＮＤゲートの第２入力端子に到達するクロ
ック信号のエッジとが図１５（ａ）や図１７（ａ）に示
したように一致するとは限らない。
線によって信号遅延時間が異なるため、ゲーティッドク
ロック信号を出力するＡＮＤゲートの第１入力端子に到
達するゲート信号のエッジとゲーティッドクロック信号
を出力するＡＮＤゲートの第２入力端子に到達するクロ
ック信号のエッジとが図１５（ａ）や図１７（ａ）に示
したように一致するとは限らない。
【００２０】例えば、図１４のゲーティッドクロック生
成回路において、クロック信号ＣＬＫ１がゲート信号Ｇ
ａｔｅ１より早くＡＮＤゲートＡＮ１に到達したとする
と、図１５（ｂ）に示すようにゲート信号Ｇａｔｅ１の
反転タイミング近傍でクロック信号ＣＬＫ１およびゲー
ト信号Ｇａｔｅ１がともにＨｉｇｈである期間ｔ１がで
きてしまう。そのため、期間ｔ１においてゲーティッド
クロック信号ＧＣＬＫ１にグリッジが発生することにな
る。逆に、ゲート信号Ｇａｔｅ１がクロック信号ＣＬＫ
１より早くＡＮＤゲートＡＮ１に到達すると、図１５
（ｃ）に示すようにゲート信号Ｇａｔｅ１の反転タイミ
ング近傍でクロック信号ＣＬＫ１およびゲート信号Ｇａ
ｔｅ１がともにＨｉｇｈである期間がないので、ゲーテ
ィッドクロック信号ＧＣＬＫ１にグリッジが発生するこ
とはない。
成回路において、クロック信号ＣＬＫ１がゲート信号Ｇ
ａｔｅ１より早くＡＮＤゲートＡＮ１に到達したとする
と、図１５（ｂ）に示すようにゲート信号Ｇａｔｅ１の
反転タイミング近傍でクロック信号ＣＬＫ１およびゲー
ト信号Ｇａｔｅ１がともにＨｉｇｈである期間ｔ１がで
きてしまう。そのため、期間ｔ１においてゲーティッド
クロック信号ＧＣＬＫ１にグリッジが発生することにな
る。逆に、ゲート信号Ｇａｔｅ１がクロック信号ＣＬＫ
１より早くＡＮＤゲートＡＮ１に到達すると、図１５
（ｃ）に示すようにゲート信号Ｇａｔｅ１の反転タイミ
ング近傍でクロック信号ＣＬＫ１およびゲート信号Ｇａ
ｔｅ１がともにＨｉｇｈである期間がないので、ゲーテ
ィッドクロック信号ＧＣＬＫ１にグリッジが発生するこ
とはない。
【００２１】また、図１６のゲーティッドクロック生成
回路において、ゲート信号Ｇａｔｅ３がクロック信号Ｃ
ＬＫ２より早くＡＮＤゲートＡＮ３に到達したとする
と、図１７（ｃ）に示すようにゲート信号Ｇａｔｅ３の
反転タイミング近傍でクロック信号ＣＬＫ２およびゲー
ト信号Ｇａｔｅ３がともにＨｉｇｈである期間ｔ２がで
きてしまう。そのため、期間ｔ２においてゲーティッド
クロック信号ＧＣＬＫ２にグリッジが発生することにな
る。逆に、クロック信号ＣＬＫ２がゲート信号Ｇａｔｅ
３より早くＡＮＤゲートＡＮ３に到達すると、図１７
（ｂ）に示すようにゲート信号Ｇａｔｅ３の反転タイミ
ング近傍でクロック信号ＣＬＫ２およびゲート信号Ｇａ
ｔｅ３がともにＨｉｇｈである期間がないので、ゲーテ
ィッドクロック信号ＧＣＬＫ２にグリッジが発生するこ
とはない。
回路において、ゲート信号Ｇａｔｅ３がクロック信号Ｃ
ＬＫ２より早くＡＮＤゲートＡＮ３に到達したとする
と、図１７（ｃ）に示すようにゲート信号Ｇａｔｅ３の
反転タイミング近傍でクロック信号ＣＬＫ２およびゲー
ト信号Ｇａｔｅ３がともにＨｉｇｈである期間ｔ２がで
きてしまう。そのため、期間ｔ２においてゲーティッド
クロック信号ＧＣＬＫ２にグリッジが発生することにな
る。逆に、クロック信号ＣＬＫ２がゲート信号Ｇａｔｅ
３より早くＡＮＤゲートＡＮ３に到達すると、図１７
（ｂ）に示すようにゲート信号Ｇａｔｅ３の反転タイミ
ング近傍でクロック信号ＣＬＫ２およびゲート信号Ｇａ
ｔｅ３がともにＨｉｇｈである期間がないので、ゲーテ
ィッドクロック信号ＧＣＬＫ２にグリッジが発生するこ
とはない。
【００２２】ゲーティッドクロック信号にグリッジが発
生すると、ゲーティッドクロック信号を入力する回路が
誤動作するおそれがある。そのため、クロック同期回路
では配置配線を行った後、クロック信号とゲート信号に
ついてゲーティッドクロック信号を出力するＡＮＤゲー
トまでの遅延時間を確認していた。そして、ゲーティッ
ドクロック信号にグリッジが発生する場合には、クロッ
ク信号及びゲート信号の遅延時間を調整するために冗長
な回路を挿入するなどして配置配線をやり直したり、再
設計を行ったりしていた。
生すると、ゲーティッドクロック信号を入力する回路が
誤動作するおそれがある。そのため、クロック同期回路
では配置配線を行った後、クロック信号とゲート信号に
ついてゲーティッドクロック信号を出力するＡＮＤゲー
トまでの遅延時間を確認していた。そして、ゲーティッ
ドクロック信号にグリッジが発生する場合には、クロッ
ク信号及びゲート信号の遅延時間を調整するために冗長
な回路を挿入するなどして配置配線をやり直したり、再
設計を行ったりしていた。
【００２３】本発明は、上記の問題点に鑑み、グリッジ
が発生しないゲーティッドクロック生成回路を提供する
ことを目的とする。
が発生しないゲーティッドクロック生成回路を提供する
ことを目的とする。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るゲーティッドクロック生成回路におい
ては、データ信号及び継続して変化するクロック信号を
入力し、前記クロック信号の立ち上がりエッジ又は立ち
下がりエッジのいずれか一方に前記データ信号の反転タ
イミングが同期するように前記クロック信号に応じて前
記データ信号を遅延させることによって第１のゲート信
号を生成する手段と、前記クロック信号と前記データ信
号又は前記第１のゲート信号とを入力し、前記クロック
信号に応じて前記データ信号又は前記第１のゲート信号
を遅延させることによって前記第１のゲート信号に対し
て前記クロック信号の半周期分だけ位相がずれた第２の
ゲート信号を生成する手段と、前記第１のゲート信号及
び前記第２のゲート信号に基づいて前記クロック信号の
出力をＯＮ／ＯＦＦ制御する手段と、を備えるようにす
る。
に、本発明に係るゲーティッドクロック生成回路におい
ては、データ信号及び継続して変化するクロック信号を
入力し、前記クロック信号の立ち上がりエッジ又は立ち
下がりエッジのいずれか一方に前記データ信号の反転タ
イミングが同期するように前記クロック信号に応じて前
記データ信号を遅延させることによって第１のゲート信
号を生成する手段と、前記クロック信号と前記データ信
号又は前記第１のゲート信号とを入力し、前記クロック
信号に応じて前記データ信号又は前記第１のゲート信号
を遅延させることによって前記第１のゲート信号に対し
て前記クロック信号の半周期分だけ位相がずれた第２の
ゲート信号を生成する手段と、前記第１のゲート信号及
び前記第２のゲート信号に基づいて前記クロック信号の
出力をＯＮ／ＯＦＦ制御する手段と、を備えるようにす
る。
【００２５】また、従来のゲーティッドクロック生成回
路を備えたクロック同期回路を設計したのち従来のゲー
ティッドクロック生成回路を上記構成のゲーティッドク
ロック生成回路に修正する方法としては、継続して変化
するクロック信号の立ち上がりエッジにデータ信号の反
転タイミングが同期するように前記クロック信号に応じ
て前記データ信号を遅延させることによって生成される
第１のゲート信号に基づいて前記クロック信号の出力を
ＯＮ／ＯＦＦ制御するゲーティッドクロック生成回路を
備えたクロック同期回路の回路図情報又はネットリスト
に対して前記クロック信号を反転させるインバータを追
加するステップと、前記第１のゲート信号を生成してい
るフリップフロップを前記回路図情報又はネットリスト
から検索するステップと、前記第１のゲート信号を生成
しているフリップフロップのデータ入力とデータ入力を
同一にし且つ前記インバータが出力する信号をクロック
入力とするフリップフロップを前記回路図情報又はネッ
トリストに追加するステップと、追加したフリップフロ
ップが出力する信号と修正前のゲーティッドクロック生
成回路が出力していた信号との論理積を出力するＡＮＤ
ゲートを前記回路図情報又はネットリストに追加するス
テップと、追加したＡＮＤゲートが出力する信号を修正
後のゲーティッドクロック生成回路の出力信号とするス
テップと、を有する方法がある。
路を備えたクロック同期回路を設計したのち従来のゲー
ティッドクロック生成回路を上記構成のゲーティッドク
ロック生成回路に修正する方法としては、継続して変化
するクロック信号の立ち上がりエッジにデータ信号の反
転タイミングが同期するように前記クロック信号に応じ
て前記データ信号を遅延させることによって生成される
第１のゲート信号に基づいて前記クロック信号の出力を
ＯＮ／ＯＦＦ制御するゲーティッドクロック生成回路を
備えたクロック同期回路の回路図情報又はネットリスト
に対して前記クロック信号を反転させるインバータを追
加するステップと、前記第１のゲート信号を生成してい
るフリップフロップを前記回路図情報又はネットリスト
から検索するステップと、前記第１のゲート信号を生成
しているフリップフロップのデータ入力とデータ入力を
同一にし且つ前記インバータが出力する信号をクロック
入力とするフリップフロップを前記回路図情報又はネッ
トリストに追加するステップと、追加したフリップフロ
ップが出力する信号と修正前のゲーティッドクロック生
成回路が出力していた信号との論理積を出力するＡＮＤ
ゲートを前記回路図情報又はネットリストに追加するス
テップと、追加したＡＮＤゲートが出力する信号を修正
後のゲーティッドクロック生成回路の出力信号とするス
テップと、を有する方法がある。
【００２６】また、上記方法をコンピュータに実行させ
るプログラムとしては、継続して変化するクロック信号
の立ち上がりエッジにデータ信号の反転タイミングが同
期するように前記クロック信号に応じて前記データ信号
を遅延させることによって生成される第１のゲート信号
に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制御
するゲーティッドクロック生成回路を備えたクロック同
期回路の回路図情報又はネットリストを入力するステッ
プと、前記回路図情報又はネットリストに対して前記ク
ロック信号を反転させるインバータを追加するステップ
と、前記第１のゲート信号を生成しているフリップフロ
ップを前記回路図情報又はネットリストから検索するス
テップと、前記第１のゲート信号を生成しているフリッ
プフロップのデータ入力とデータ入力を同一にし且つ前
記インバータが出力する信号をクロック入力とするフリ
ップフロップを前記回路図情報又はネットリストに追加
するステップと、追加したフリップフロップが出力する
信号と修正前のゲーティッドクロック生成回路が出力し
ていた信号との論理積を出力するＡＮＤゲートを前記回
路図情報又はネットリストに追加するステップと、追加
したＡＮＤゲートが出力する信号を修正後のゲーティッ
ドクロック生成回路の出力信号とするステップと、をコ
ンピュータに実行させるためのプログラムがある。
るプログラムとしては、継続して変化するクロック信号
の立ち上がりエッジにデータ信号の反転タイミングが同
期するように前記クロック信号に応じて前記データ信号
を遅延させることによって生成される第１のゲート信号
に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制御
するゲーティッドクロック生成回路を備えたクロック同
期回路の回路図情報又はネットリストを入力するステッ
プと、前記回路図情報又はネットリストに対して前記ク
ロック信号を反転させるインバータを追加するステップ
と、前記第１のゲート信号を生成しているフリップフロ
ップを前記回路図情報又はネットリストから検索するス
テップと、前記第１のゲート信号を生成しているフリッ
プフロップのデータ入力とデータ入力を同一にし且つ前
記インバータが出力する信号をクロック入力とするフリ
ップフロップを前記回路図情報又はネットリストに追加
するステップと、追加したフリップフロップが出力する
信号と修正前のゲーティッドクロック生成回路が出力し
ていた信号との論理積を出力するＡＮＤゲートを前記回
路図情報又はネットリストに追加するステップと、追加
したＡＮＤゲートが出力する信号を修正後のゲーティッ
ドクロック生成回路の出力信号とするステップと、をコ
ンピュータに実行させるためのプログラムがある。
【００２７】また、従来のゲーティッドクロック生成回
路を備えたクロック同期回路を設計したのち従来のゲー
ティッドクロック生成回路を上記構成のゲーティッドク
ロック生成回路に修正する方法としては、継続して変化
するクロック信号の立ち下がりエッジにデータ信号の反
転タイミングが同期するように前記クロック信号に応じ
て前記データ信号を遅延させることによって生成される
第１のゲート信号に基づいて前記クロック信号の出力を
ＯＮ／ＯＦＦ制御するゲーティッドクロック生成回路を
備えたクロック同期回路の回路図情報又はネットリスト
から前記第１のゲート信号を生成しているフリップフロ
ップを検索するステップと、前記第１のゲート信号を生
成しているフリップフロップが出力する信号をデータ入
力とし且つ前記クロック信号をクロック入力とするフリ
ップフロップを前記回路図情報又はネットリストに追加
するステップと、追加したフリップフロップの出力信号
と修正前のゲーティッドクロック生成回路の出力信号と
の論理積を出力するＡＮＤゲートを前記回路図情報又は
ネットリストに追加するステップと、追加したＡＮＤゲ
ートの出力信号を修正後のゲーティッドクロック生成回
路の出力信号とするステップと、を有する方法がある。
路を備えたクロック同期回路を設計したのち従来のゲー
ティッドクロック生成回路を上記構成のゲーティッドク
ロック生成回路に修正する方法としては、継続して変化
するクロック信号の立ち下がりエッジにデータ信号の反
転タイミングが同期するように前記クロック信号に応じ
て前記データ信号を遅延させることによって生成される
第１のゲート信号に基づいて前記クロック信号の出力を
ＯＮ／ＯＦＦ制御するゲーティッドクロック生成回路を
備えたクロック同期回路の回路図情報又はネットリスト
から前記第１のゲート信号を生成しているフリップフロ
ップを検索するステップと、前記第１のゲート信号を生
成しているフリップフロップが出力する信号をデータ入
力とし且つ前記クロック信号をクロック入力とするフリ
ップフロップを前記回路図情報又はネットリストに追加
するステップと、追加したフリップフロップの出力信号
と修正前のゲーティッドクロック生成回路の出力信号と
の論理積を出力するＡＮＤゲートを前記回路図情報又は
ネットリストに追加するステップと、追加したＡＮＤゲ
ートの出力信号を修正後のゲーティッドクロック生成回
路の出力信号とするステップと、を有する方法がある。
【００２８】また、上記方法をコンピュータに実行させ
るプログラムとしては、継続して変化するクロック信号
の立ち下がりエッジにデータ信号の反転タイミングが同
期するように前記クロック信号に応じて前記データ信号
を遅延させることによって生成される第１のゲート信号
に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制御
するゲーティッドクロック生成回路を備えたクロック同
期回路の回路図情報又はネットリストを入力するステッ
プと、前記回路図情報又はネットリストから前記第１の
ゲート信号を生成しているフリップフロップを検索する
ステップと、前記第１のゲート信号を生成しているフリ
ップフロップが出力する信号をデータ入力とし且つ前記
クロック信号をクロック入力とするフリップフロップを
前記回路図情報又はネットリストに追加するステップ
と、追加したフリップフロップの出力信号と修正前のゲ
ーティッドクロック生成回路の出力信号との論理積を出
力するＡＮＤゲートを前記回路図情報又はネットリスト
に追加するステップと、追加したＡＮＤゲートの出力信
号を修正後のゲーティッドクロック生成回路の出力信号
とするステップと、をコンピュータに実行させるための
プログラムがある。
るプログラムとしては、継続して変化するクロック信号
の立ち下がりエッジにデータ信号の反転タイミングが同
期するように前記クロック信号に応じて前記データ信号
を遅延させることによって生成される第１のゲート信号
に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制御
するゲーティッドクロック生成回路を備えたクロック同
期回路の回路図情報又はネットリストを入力するステッ
プと、前記回路図情報又はネットリストから前記第１の
ゲート信号を生成しているフリップフロップを検索する
ステップと、前記第１のゲート信号を生成しているフリ
ップフロップが出力する信号をデータ入力とし且つ前記
クロック信号をクロック入力とするフリップフロップを
前記回路図情報又はネットリストに追加するステップ
と、追加したフリップフロップの出力信号と修正前のゲ
ーティッドクロック生成回路の出力信号との論理積を出
力するＡＮＤゲートを前記回路図情報又はネットリスト
に追加するステップと、追加したＡＮＤゲートの出力信
号を修正後のゲーティッドクロック生成回路の出力信号
とするステップと、をコンピュータに実行させるための
プログラムがある。
【００２９】また、従来のゲーティッドクロック生成回
路を備えたクロック同期回路を表現するハードウェア記
述言語による記述において、従来のゲーティッドクロッ
ク生成回路を表現するハードウェア記述言語による記述
を上記構成のゲーティッドクロック生成回路を表現する
ハードウェア記述言語による記述に修正する方法として
は、継続して変化するクロック信号の立ち上がりエッジ
にデータ信号の反転タイミングが同期するように前記ク
ロック信号に応じて前記データ信号を遅延させることに
よって生成される第１のゲート信号に基づいて前記クロ
ック信号の出力をＯＮ／ＯＦＦ制御するゲーティッドク
ロック生成回路を備えたクロック同期回路を表現する論
理合成前のハードウェア記述言語による記述に対して前
記クロック信号を反転させるインバータを表現するハー
ドウェア記述言語による記述を追加するステップと、前
記第１のゲート信号を生成しているフリップフロップを
表現する記述を前記クロック同期回路を表現する論理合
成前のハードウェア記述言語による記述から検索するス
テップと、前記第１のゲート信号を生成しているフリッ
プフロップのデータ入力とデータ入力を同一にし且つ前
記インバータが出力する信号をクロック入力とするフリ
ップフロップを表現するハードウェア記述言語による記
述を前記クロック同期回路を表現する論理合成前のハー
ドウェア記述言語による記述に追加するステップと、追
加したフリップフロップが出力する信号と修正前のゲー
ティッドクロック生成回路が出力していた信号との論理
積を出力するＡＮＤゲートを表現するハードウェア記述
言語による記述を前記クロック同期回路を表現する論理
合成前のハードウェア記述言語による記述に追加するス
テップと、追加したＡＮＤゲートが出力する信号を修正
後のゲーティッドクロック生成回路の出力信号とするよ
うに前記クロック同期回路を表現する論理合成前のハー
ドウェア記述言語による記述を書き換えるステップと、
を有する方法がある。
路を備えたクロック同期回路を表現するハードウェア記
述言語による記述において、従来のゲーティッドクロッ
ク生成回路を表現するハードウェア記述言語による記述
を上記構成のゲーティッドクロック生成回路を表現する
ハードウェア記述言語による記述に修正する方法として
は、継続して変化するクロック信号の立ち上がりエッジ
にデータ信号の反転タイミングが同期するように前記ク
ロック信号に応じて前記データ信号を遅延させることに
よって生成される第１のゲート信号に基づいて前記クロ
ック信号の出力をＯＮ／ＯＦＦ制御するゲーティッドク
ロック生成回路を備えたクロック同期回路を表現する論
理合成前のハードウェア記述言語による記述に対して前
記クロック信号を反転させるインバータを表現するハー
ドウェア記述言語による記述を追加するステップと、前
記第１のゲート信号を生成しているフリップフロップを
表現する記述を前記クロック同期回路を表現する論理合
成前のハードウェア記述言語による記述から検索するス
テップと、前記第１のゲート信号を生成しているフリッ
プフロップのデータ入力とデータ入力を同一にし且つ前
記インバータが出力する信号をクロック入力とするフリ
ップフロップを表現するハードウェア記述言語による記
述を前記クロック同期回路を表現する論理合成前のハー
ドウェア記述言語による記述に追加するステップと、追
加したフリップフロップが出力する信号と修正前のゲー
ティッドクロック生成回路が出力していた信号との論理
積を出力するＡＮＤゲートを表現するハードウェア記述
言語による記述を前記クロック同期回路を表現する論理
合成前のハードウェア記述言語による記述に追加するス
テップと、追加したＡＮＤゲートが出力する信号を修正
後のゲーティッドクロック生成回路の出力信号とするよ
うに前記クロック同期回路を表現する論理合成前のハー
ドウェア記述言語による記述を書き換えるステップと、
を有する方法がある。
【００３０】また、上記方法をコンピュータに実行させ
るプログラムとしては、継続して変化するクロック信号
の立ち上がりエッジにデータ信号の反転タイミングが同
期するように前記クロック信号に応じて前記データ信号
を遅延させることによって生成される第１のゲート信号
に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制御
するゲーティッドクロック生成回路を備えたクロック同
期回路を表現する論理合成前のハードウェア記述言語に
よる記述を入力するステップと、前記クロック同期回路
を表現する論理合成前のハードウェア記述言語による記
述に対して前記クロック信号を反転させるインバータを
表現するハードウェア記述言語による記述を追加するス
テップと、前記第１のゲート信号を生成しているフリッ
プフロップを表現する記述を前記クロック同期回路を表
現する論理合成前のハードウェア記述言語による記述か
ら検索するステップと、前記第１のゲート信号を生成し
ているフリップフロップのデータ入力とデータ入力を同
一にし且つ前記インバータが出力する信号をクロック入
力とするフリップフロップを表現するハードウェア記述
言語による記述を前記クロック同期回路を表現する論理
合成前のハードウェア記述言語による記述に追加するス
テップと、追加したフリップフロップが出力する信号と
修正前のゲーティッドクロック生成回路が出力していた
信号との論理積を出力するＡＮＤゲートを表現するハー
ドウェア記述言語による記述を前記クロック同期回路を
表現する論理合成前のハードウェア記述言語による記述
に追加するステップと、追加したＡＮＤゲートが出力す
る信号を修正後のゲーティッドクロック生成回路の出力
信号とするように前記クロック同期回路を表現する論理
合成前のハードウェア記述言語による記述を書き換える
ステップと、をコンピュータに実行させるためのプログ
ラムがある。
るプログラムとしては、継続して変化するクロック信号
の立ち上がりエッジにデータ信号の反転タイミングが同
期するように前記クロック信号に応じて前記データ信号
を遅延させることによって生成される第１のゲート信号
に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制御
するゲーティッドクロック生成回路を備えたクロック同
期回路を表現する論理合成前のハードウェア記述言語に
よる記述を入力するステップと、前記クロック同期回路
を表現する論理合成前のハードウェア記述言語による記
述に対して前記クロック信号を反転させるインバータを
表現するハードウェア記述言語による記述を追加するス
テップと、前記第１のゲート信号を生成しているフリッ
プフロップを表現する記述を前記クロック同期回路を表
現する論理合成前のハードウェア記述言語による記述か
ら検索するステップと、前記第１のゲート信号を生成し
ているフリップフロップのデータ入力とデータ入力を同
一にし且つ前記インバータが出力する信号をクロック入
力とするフリップフロップを表現するハードウェア記述
言語による記述を前記クロック同期回路を表現する論理
合成前のハードウェア記述言語による記述に追加するス
テップと、追加したフリップフロップが出力する信号と
修正前のゲーティッドクロック生成回路が出力していた
信号との論理積を出力するＡＮＤゲートを表現するハー
ドウェア記述言語による記述を前記クロック同期回路を
表現する論理合成前のハードウェア記述言語による記述
に追加するステップと、追加したＡＮＤゲートが出力す
る信号を修正後のゲーティッドクロック生成回路の出力
信号とするように前記クロック同期回路を表現する論理
合成前のハードウェア記述言語による記述を書き換える
ステップと、をコンピュータに実行させるためのプログ
ラムがある。
【００３１】また、従来のゲーティッドクロック生成回
路を備えたクロック同期回路を表現するハードウェア記
述言語による記述において、従来のゲーティッドクロッ
ク生成回路を表現するハードウェア記述言語による記述
を上記構成のゲーティッドクロック生成回路を表現する
ハードウェア記述言語による記述に修正する方法として
は、継続して変化するクロック信号の立ち下がりエッジ
にデータ信号の反転タイミングが同期するように前記ク
ロック信号に応じて前記データ信号を遅延させることに
よって生成される第１のゲート信号に基づいて前記クロ
ック信号の出力をＯＮ／ＯＦＦ制御するゲーティッドク
ロック生成回路を備えたクロック同期回路を表現する論
理合成前のハードウェア記述言語による記述から前記第
１のゲート信号を生成しているフリップフロップを表現
する記述を検索するステップと、前記第１のゲート信号
を生成しているフリップフロップが出力する信号をデー
タ入力とし且つ前記クロック信号をクロック入力とする
フリップフロップを表現するハードウェア記述言語によ
る記述を前記クロック同期回路を表現する論理合成前の
ハードウェア記述言語による記述に追加するステップ
と、追加したフリップフロップが出力する信号と修正前
のゲーティッドクロック生成回路が出力していた信号と
の論理積を出力するＡＮＤゲートを表現するハードウェ
ア記述言語による記述を前記クロック同期回路を表現す
る論理合成前のハードウェア記述言語による記述に追加
するステップと、追加したＡＮＤゲートが出力する信号
を修正後のゲーティッドクロック生成回路の出力信号と
するように前記クロック同期回路を表現する論理合成前
のハードウェア記述言語による記述を書き換えるステッ
プと、を有する方法がある。
路を備えたクロック同期回路を表現するハードウェア記
述言語による記述において、従来のゲーティッドクロッ
ク生成回路を表現するハードウェア記述言語による記述
を上記構成のゲーティッドクロック生成回路を表現する
ハードウェア記述言語による記述に修正する方法として
は、継続して変化するクロック信号の立ち下がりエッジ
にデータ信号の反転タイミングが同期するように前記ク
ロック信号に応じて前記データ信号を遅延させることに
よって生成される第１のゲート信号に基づいて前記クロ
ック信号の出力をＯＮ／ＯＦＦ制御するゲーティッドク
ロック生成回路を備えたクロック同期回路を表現する論
理合成前のハードウェア記述言語による記述から前記第
１のゲート信号を生成しているフリップフロップを表現
する記述を検索するステップと、前記第１のゲート信号
を生成しているフリップフロップが出力する信号をデー
タ入力とし且つ前記クロック信号をクロック入力とする
フリップフロップを表現するハードウェア記述言語によ
る記述を前記クロック同期回路を表現する論理合成前の
ハードウェア記述言語による記述に追加するステップ
と、追加したフリップフロップが出力する信号と修正前
のゲーティッドクロック生成回路が出力していた信号と
の論理積を出力するＡＮＤゲートを表現するハードウェ
ア記述言語による記述を前記クロック同期回路を表現す
る論理合成前のハードウェア記述言語による記述に追加
するステップと、追加したＡＮＤゲートが出力する信号
を修正後のゲーティッドクロック生成回路の出力信号と
するように前記クロック同期回路を表現する論理合成前
のハードウェア記述言語による記述を書き換えるステッ
プと、を有する方法がある。
【００３２】また、上記方法をコンピュータに実行させ
るプログラムとしては、継続して変化するクロック信号
の立ち下がりエッジにデータ信号の反転タイミングが同
期するように前記クロック信号に応じて前記データ信号
を遅延させることによって生成される第１のゲート信号
に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制御
するゲーティッドクロック生成回路を備えたクロック同
期回路を表現する論理合成前のハードウェア記述言語に
よる記述から前記第１のゲート信号を生成しているフリ
ップフロップを表現する記述を検索するステップと、前
記第１のゲート信号を生成しているフリップフロップが
出力する信号をデータ入力とし且つ前記クロック信号を
クロック入力とするフリップフロップを表現するハード
ウェア記述言語による記述を前記クロック同期回路を表
現する論理合成前のハードウェア記述言語による記述に
追加するステップと、追加したフリップフロップが出力
する信号と修正前のゲーティッドクロック生成回路が出
力していた信号との論理積を出力するＡＮＤゲートを表
現するハードウェア記述言語による記述を前記クロック
同期回路を表現する論理合成前のハードウェア記述言語
による記述に追加するステップと、追加したＡＮＤゲー
トが出力する信号を修正後のゲーティッドクロック生成
回路の出力信号とするように前記クロック同期回路を表
現する論理合成前のハードウェア記述言語による記述を
書き換えるステップと、をコンピュータに実行させるた
めのプログラムがある。
るプログラムとしては、継続して変化するクロック信号
の立ち下がりエッジにデータ信号の反転タイミングが同
期するように前記クロック信号に応じて前記データ信号
を遅延させることによって生成される第１のゲート信号
に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制御
するゲーティッドクロック生成回路を備えたクロック同
期回路を表現する論理合成前のハードウェア記述言語に
よる記述から前記第１のゲート信号を生成しているフリ
ップフロップを表現する記述を検索するステップと、前
記第１のゲート信号を生成しているフリップフロップが
出力する信号をデータ入力とし且つ前記クロック信号を
クロック入力とするフリップフロップを表現するハード
ウェア記述言語による記述を前記クロック同期回路を表
現する論理合成前のハードウェア記述言語による記述に
追加するステップと、追加したフリップフロップが出力
する信号と修正前のゲーティッドクロック生成回路が出
力していた信号との論理積を出力するＡＮＤゲートを表
現するハードウェア記述言語による記述を前記クロック
同期回路を表現する論理合成前のハードウェア記述言語
による記述に追加するステップと、追加したＡＮＤゲー
トが出力する信号を修正後のゲーティッドクロック生成
回路の出力信号とするように前記クロック同期回路を表
現する論理合成前のハードウェア記述言語による記述を
書き換えるステップと、をコンピュータに実行させるた
めのプログラムがある。
【００３３】
【発明の実施の形態】本発明の一実施形態について図面
を参照して説明する。本発明に係る第一実施形態のゲー
ティッドクロック生成回路の構成を図１に示す。尚、図
１４と同一の部分には同一の符号を付す。
を参照して説明する。本発明に係る第一実施形態のゲー
ティッドクロック生成回路の構成を図１に示す。尚、図
１４と同一の部分には同一の符号を付す。
【００３４】クロック信号ＣＬＫ１が入力される入力端
子１は、バッファ・ゲートＢＵＦ１を介して、バッファ
・ゲートＢＵＦ２の入力端子、バッファ・ゲートＢＵＦ
３の入力端子、およびインバータＩＮＶ１の入力端子に
それぞれ接続される。
子１は、バッファ・ゲートＢＵＦ１を介して、バッファ
・ゲートＢＵＦ２の入力端子、バッファ・ゲートＢＵＦ
３の入力端子、およびインバータＩＮＶ１の入力端子に
それぞれ接続される。
【００３５】バッファ・ゲートＢＵＦ２の出力端子は、
フリップフロップＦＦ１のクロック入力端子に接続され
る。また、バッファ・ゲートＢＵＦ３の出力端子は、Ａ
ＮＤゲートＡＮ１の第２入力端子に接続される。また、
インバータＩＮＶ１の出力端子は、フリップフロップＦ
Ｆ２のクロック入力端子に接続される。
フリップフロップＦＦ１のクロック入力端子に接続され
る。また、バッファ・ゲートＢＵＦ３の出力端子は、Ａ
ＮＤゲートＡＮ１の第２入力端子に接続される。また、
インバータＩＮＶ１の出力端子は、フリップフロップＦ
Ｆ２のクロック入力端子に接続される。
【００３６】データ信号Ｄａｔａ１が入力される入力端
子２が、フリップフロップＦＦ１のデータ入力端子およ
びフリップフロップＦＦ２のデータ入力端子に接続され
る。また、フリップフロップＦＦ１の出力端子がＡＮＤ
ゲートＡＮ１の第１入力端子に接続される。また、ＡＮ
ＤゲートＡＮ１の出力端子がＡＮＤゲートＡＮ２の第１
入力端子に接続される。また、フリップフロップＦＦ２
の出力端子がＡＮＤゲートＡＮ２の第２入力端子に接続
される。そして、ＡＮＤゲートＡＮ２の出力端子がゲー
ティッドクロック信号ＧＣＬＫ１を出力する出力端子３
に接続される。
子２が、フリップフロップＦＦ１のデータ入力端子およ
びフリップフロップＦＦ２のデータ入力端子に接続され
る。また、フリップフロップＦＦ１の出力端子がＡＮＤ
ゲートＡＮ１の第１入力端子に接続される。また、ＡＮ
ＤゲートＡＮ１の出力端子がＡＮＤゲートＡＮ２の第１
入力端子に接続される。また、フリップフロップＦＦ２
の出力端子がＡＮＤゲートＡＮ２の第２入力端子に接続
される。そして、ＡＮＤゲートＡＮ２の出力端子がゲー
ティッドクロック信号ＧＣＬＫ１を出力する出力端子３
に接続される。
【００３７】このような構成のゲーティッドクロック生
成回路の動作について図１の回路構成図及び図３のタイ
ミングチャート図を参照して説明する。尚、図１のゲー
ティッドクロック生成回路に入力するクロック信号ＣＬ
Ｋ１およびデータ信号Ｄａｔａ１の波形は、図１５
（ａ）と同一の信号波形とする。
成回路の動作について図１の回路構成図及び図３のタイ
ミングチャート図を参照して説明する。尚、図１のゲー
ティッドクロック生成回路に入力するクロック信号ＣＬ
Ｋ１およびデータ信号Ｄａｔａ１の波形は、図１５
（ａ）と同一の信号波形とする。
【００３８】入力端子１に入力されたクロック信号ＣＬ
Ｋ１は、バッファ・ゲートＢＵＦ１及びＢＵＦ２を介し
てフリップフロップＦＦ１のクロック入力端子に到達す
る。また、入力端子２に入力されたデータ信号Ｄａｔａ
１は、フリップフロップＦＦ１のデータ入力端子に到達
する。そうすると、フリップフロップＦＦ１の出力端子
からＡＮＤゲートＡＮ１の第１入力端子に送出されるゲ
ート信号Ｇａｔｅ１は、図３に示すようなデータ信号Ｄ
ａｔａ１の反転タイミングがクロック信号ＣＬＫ１の立
ち上がりエッジまで遅延した波形の信号となる。
Ｋ１は、バッファ・ゲートＢＵＦ１及びＢＵＦ２を介し
てフリップフロップＦＦ１のクロック入力端子に到達す
る。また、入力端子２に入力されたデータ信号Ｄａｔａ
１は、フリップフロップＦＦ１のデータ入力端子に到達
する。そうすると、フリップフロップＦＦ１の出力端子
からＡＮＤゲートＡＮ１の第１入力端子に送出されるゲ
ート信号Ｇａｔｅ１は、図３に示すようなデータ信号Ｄ
ａｔａ１の反転タイミングがクロック信号ＣＬＫ１の立
ち上がりエッジまで遅延した波形の信号となる。
【００３９】一方、入力端子１に入力されたクロック信
号ＣＬＫ１は、バッファ・ゲートＢＵＦ３を介してＡＮ
ＤゲートＡＮ１の第２入力端子にも到達する。ＡＮＤゲ
ートＡＮ１は、ゲート信号Ｇａｔｅ１とクロック信号Ｃ
ＬＫ１との論理積である信号をＡＮＤゲートＡＮ２の第
１入力端子に送出する。
号ＣＬＫ１は、バッファ・ゲートＢＵＦ３を介してＡＮ
ＤゲートＡＮ１の第２入力端子にも到達する。ＡＮＤゲ
ートＡＮ１は、ゲート信号Ｇａｔｅ１とクロック信号Ｃ
ＬＫ１との論理積である信号をＡＮＤゲートＡＮ２の第
１入力端子に送出する。
【００４０】そして、入力端子１に入力されたクロック
信号ＣＬＫ１は、バッファ・ゲートＢＵＦ１及びインバ
ータＩＮＶ１を介してフリップフロップＦＦ２のクロッ
ク入力端子に到達する。また、入力端子２に入力された
データ信号Ｄａｔａ１は、フリップフロップＦＦ２のデ
ータ入力端子に到達する。そうすると、フリップフロッ
プＦＦ２の出力端子からＡＮＤゲートＡＮ２の第２入力
端子に送出されるゲート信号Ｇａｔｅ２は、図３に示す
ようなデータ信号Ｄａｔａ１の反転タイミングがクロッ
ク信号ＣＬＫ１の立ち下がりエッジまで遅延した波形の
信号となる。
信号ＣＬＫ１は、バッファ・ゲートＢＵＦ１及びインバ
ータＩＮＶ１を介してフリップフロップＦＦ２のクロッ
ク入力端子に到達する。また、入力端子２に入力された
データ信号Ｄａｔａ１は、フリップフロップＦＦ２のデ
ータ入力端子に到達する。そうすると、フリップフロッ
プＦＦ２の出力端子からＡＮＤゲートＡＮ２の第２入力
端子に送出されるゲート信号Ｇａｔｅ２は、図３に示す
ようなデータ信号Ｄａｔａ１の反転タイミングがクロッ
ク信号ＣＬＫ１の立ち下がりエッジまで遅延した波形の
信号となる。
【００４１】フリップフロップＦＦ１のデータ入力端子
に入力されるデータ信号Ｄａｔａ１は、図１のゲーティ
ッドクロック生成回路を備えたクロック同期回路のいず
れかの部分で生成されている。クロック同期回路では回
路全体が同期設計されているため、データ信号Ｄａｔａ
１はクロック信号ＣＬＫ１の立ち上がりで変化する信号
から生成された信号である。このため、フリップフロッ
プＦＦ２が出力するゲート信号Ｇａｔｅ２は、フリップ
フロップＦＦ１が出力するゲート信号Ｇａｔｅ１よりク
ロック信号ＣＬＫ１の半周期だけ進んだ信号となる。
に入力されるデータ信号Ｄａｔａ１は、図１のゲーティ
ッドクロック生成回路を備えたクロック同期回路のいず
れかの部分で生成されている。クロック同期回路では回
路全体が同期設計されているため、データ信号Ｄａｔａ
１はクロック信号ＣＬＫ１の立ち上がりで変化する信号
から生成された信号である。このため、フリップフロッ
プＦＦ２が出力するゲート信号Ｇａｔｅ２は、フリップ
フロップＦＦ１が出力するゲート信号Ｇａｔｅ１よりク
ロック信号ＣＬＫ１の半周期だけ進んだ信号となる。
【００４２】上述したように、ＡＮＤゲートＡＮ２の第
１入力端子にはゲート信号Ｇａｔｅ１とクロック信号Ｃ
ＬＫ１との論理積である信号が入力され、ＡＮＤゲート
ＡＮ２の第２入力端子にはゲート信号Ｇａｔｅ２が入力
されるので、ＡＮＤゲートＡＮ２はゲート信号Ｇａｔｅ
１とゲート信号Ｇａｔｅ２とクロック信号ＣＬＫ１との
論理積であるゲーティッドクロック信号ＧＣＬＫ１を出
力端子３に送出する。尚、ゲート信号Ｇａｔｅ１および
ゲーティッドクロック信号ＧＣＬＫ１の波形は図１５
（ａ）と同一である。
１入力端子にはゲート信号Ｇａｔｅ１とクロック信号Ｃ
ＬＫ１との論理積である信号が入力され、ＡＮＤゲート
ＡＮ２の第２入力端子にはゲート信号Ｇａｔｅ２が入力
されるので、ＡＮＤゲートＡＮ２はゲート信号Ｇａｔｅ
１とゲート信号Ｇａｔｅ２とクロック信号ＣＬＫ１との
論理積であるゲーティッドクロック信号ＧＣＬＫ１を出
力端子３に送出する。尚、ゲート信号Ｇａｔｅ１および
ゲーティッドクロック信号ＧＣＬＫ１の波形は図１５
（ａ）と同一である。
【００４３】したがって、クロック信号が必要な期間を
データ信号によって入力することにより、その必要な期
間のみクロック信号がゲーティッドクロック信号ＧＣＬ
Ｋ１として出力されることになる。
データ信号によって入力することにより、その必要な期
間のみクロック信号がゲーティッドクロック信号ＧＣＬ
Ｋ１として出力されることになる。
【００４４】さらに、図１のゲーティッドクロック生成
回路ではグリッジが発生しないことを説明する。図３中
に示した期間Ｔ１、期間Ｔ２、期間Ｔ３の間のＡＮＤゲ
ートＡＮ１の入力信号並びにＡＮＤゲートＡＮ２の入力
信号及び出力信号の遷移の様子を図４に示す。また、図
３中に示した期間Ｔ４、期間Ｔ５、期間Ｔ６の間のＡＮ
ＤゲートＡＮ１の入力信号並びにＡＮＤゲートＡＮ２の
入力信号及び出力信号の遷移の様子を図５に示す。尚、
図４及び図５において、各丸印の中には左から順にクロ
ック信号ＣＬＫ１の論理状態、ゲート信号Ｇａｔｅ１の
論理状態、ゲート信号Ｇａｔｅ２の論理状態を示し、
「／」記号の右側にＡＮＤゲートＡＮ２の出力状態、す
なわちゲーティッドクロック信号ＧＣＬＫ１の論理状態
を示すものとする。
回路ではグリッジが発生しないことを説明する。図３中
に示した期間Ｔ１、期間Ｔ２、期間Ｔ３の間のＡＮＤゲ
ートＡＮ１の入力信号並びにＡＮＤゲートＡＮ２の入力
信号及び出力信号の遷移の様子を図４に示す。また、図
３中に示した期間Ｔ４、期間Ｔ５、期間Ｔ６の間のＡＮ
ＤゲートＡＮ１の入力信号並びにＡＮＤゲートＡＮ２の
入力信号及び出力信号の遷移の様子を図５に示す。尚、
図４及び図５において、各丸印の中には左から順にクロ
ック信号ＣＬＫ１の論理状態、ゲート信号Ｇａｔｅ１の
論理状態、ゲート信号Ｇａｔｅ２の論理状態を示し、
「／」記号の右側にＡＮＤゲートＡＮ２の出力状態、す
なわちゲーティッドクロック信号ＧＣＬＫ１の論理状態
を示すものとする。
【００４５】まず、図４について説明する。期間Ｔ１で
は、「１００／０」の状態である。期間Ｔ１から期間Ｔ
２へ遷移するとき、クロック信号ＣＬＫ１とゲート信号
Ｇａｔｅ２の２つの信号が反転し、「００１／０」の状
態に遷移しようとする。このとき、ゲーティッドクロッ
ク生成回路の配置配線により、２通りの遷移が考えられ
る。すなわち、クロック信号ＣＬＫ１がゲート信号Ｇａ
ｔｅ２より先に反転する場合は「１００／０」→「００
０／０」→「００１／０」と遷移し、ゲート信号Ｇａｔ
ｅ２がクロック信号ＣＬＫ１より先に反転する場合は
「１００／０」→「１０１／０」→「００１／０」と遷
移する。
は、「１００／０」の状態である。期間Ｔ１から期間Ｔ
２へ遷移するとき、クロック信号ＣＬＫ１とゲート信号
Ｇａｔｅ２の２つの信号が反転し、「００１／０」の状
態に遷移しようとする。このとき、ゲーティッドクロッ
ク生成回路の配置配線により、２通りの遷移が考えられ
る。すなわち、クロック信号ＣＬＫ１がゲート信号Ｇａ
ｔｅ２より先に反転する場合は「１００／０」→「００
０／０」→「００１／０」と遷移し、ゲート信号Ｇａｔ
ｅ２がクロック信号ＣＬＫ１より先に反転する場合は
「１００／０」→「１０１／０」→「００１／０」と遷
移する。
【００４６】これら２通りの遷移のどちらを経由しても
ゲーティッドクロック信号ＧＣＬＫ１の論理状態は０の
ままであるので、期間Ｔ１から期間Ｔ２へ遷移するとき
にゲーティッドクロック信号ＧＣＬＫ１にはグリッジが
発生しないことが分かる。
ゲーティッドクロック信号ＧＣＬＫ１の論理状態は０の
ままであるので、期間Ｔ１から期間Ｔ２へ遷移するとき
にゲーティッドクロック信号ＧＣＬＫ１にはグリッジが
発生しないことが分かる。
【００４７】また、期間Ｔ２では「００１／０」の状態
である。期間Ｔ２から期間Ｔ３へ遷移するとき、クロッ
ク信号ＣＬＫ１とゲート信号Ｇａｔｅ１の２つの信号が
反転し、「１１１／１」の状態に遷移しようとする。こ
のとき、ゲーティッドクロック生成回路の配置配線によ
り、２通りの遷移が考えられる。すなわち、クロック信
号ＣＬＫ１がゲート信号Ｇａｔｅ１より先に反転する場
合は「００１／０」→「１０１／０」→「１１１／１」
と遷移し、ゲート信号Ｇａｔｅ１がクロック信号ＣＬＫ
１より先に反転する場合は「００１／０」→「０１１／
０」→「１１１／１」と遷移する。
である。期間Ｔ２から期間Ｔ３へ遷移するとき、クロッ
ク信号ＣＬＫ１とゲート信号Ｇａｔｅ１の２つの信号が
反転し、「１１１／１」の状態に遷移しようとする。こ
のとき、ゲーティッドクロック生成回路の配置配線によ
り、２通りの遷移が考えられる。すなわち、クロック信
号ＣＬＫ１がゲート信号Ｇａｔｅ１より先に反転する場
合は「００１／０」→「１０１／０」→「１１１／１」
と遷移し、ゲート信号Ｇａｔｅ１がクロック信号ＣＬＫ
１より先に反転する場合は「００１／０」→「０１１／
０」→「１１１／１」と遷移する。
【００４８】これら２通りの遷移のどちらを経由しても
区間Ｔ３になるまでゲーティッドクロック信号ＧＣＬＫ
１の論理状態は０から１へ一度のみ変化するので、期間
Ｔ２から期間Ｔ３へ遷移するときにゲーティッドクロッ
ク信号ＧＣＬＫ１にはグリッジが発生しないことが分か
る。
区間Ｔ３になるまでゲーティッドクロック信号ＧＣＬＫ
１の論理状態は０から１へ一度のみ変化するので、期間
Ｔ２から期間Ｔ３へ遷移するときにゲーティッドクロッ
ク信号ＧＣＬＫ１にはグリッジが発生しないことが分か
る。
【００４９】次に、図５について説明する。期間Ｔ４で
は、「１１１／１」の状態である。期間Ｔ４から期間Ｔ
５へ遷移するとき、クロック信号ＣＬＫ１とゲート信号
Ｇａｔｅ２の２つの信号が反転し、「０１０／０」の状
態に遷移しようとする。このとき、ゲーティッドクロッ
ク生成回路の配置配線により、２通りの遷移が考えられ
る。すなわち、クロック信号ＣＬＫ１がゲート信号Ｇａ
ｔｅ２より先に反転する場合は「１１１／１」→「０１
１／０」→「０１０／０」と遷移し、ゲート信号Ｇａｔ
ｅ２がクロック信号ＣＬＫ１より先に反転する場合は
「１１１／１」→「１１０／０」→「０１０／０」と遷
移する。
は、「１１１／１」の状態である。期間Ｔ４から期間Ｔ
５へ遷移するとき、クロック信号ＣＬＫ１とゲート信号
Ｇａｔｅ２の２つの信号が反転し、「０１０／０」の状
態に遷移しようとする。このとき、ゲーティッドクロッ
ク生成回路の配置配線により、２通りの遷移が考えられ
る。すなわち、クロック信号ＣＬＫ１がゲート信号Ｇａ
ｔｅ２より先に反転する場合は「１１１／１」→「０１
１／０」→「０１０／０」と遷移し、ゲート信号Ｇａｔ
ｅ２がクロック信号ＣＬＫ１より先に反転する場合は
「１１１／１」→「１１０／０」→「０１０／０」と遷
移する。
【００５０】これら２通りの遷移のどちらを経由しても
ゲーティッドクロック信号ＧＣＬＫ１の論理状態は一旦
１から０に変化するとその後は０のままであるので、期
間Ｔ４から期間Ｔ５へ遷移するときにゲーティッドクロ
ック信号ＧＣＬＫ１にはグリッジが発生しないことが分
かる。
ゲーティッドクロック信号ＧＣＬＫ１の論理状態は一旦
１から０に変化するとその後は０のままであるので、期
間Ｔ４から期間Ｔ５へ遷移するときにゲーティッドクロ
ック信号ＧＣＬＫ１にはグリッジが発生しないことが分
かる。
【００５１】また、期間Ｔ５では、「０１０／０」の状
態である。期間Ｔ５から期間Ｔ６へ遷移するとき、クロ
ック信号ＣＬＫ１とゲート信号Ｇａｔｅ１の２つの信号
が反転し、「１００／０」の状態に遷移しようとする。
このとき、ゲーティッドクロック生成回路の配置配線に
より、２通りの遷移が考えられる。すなわち、クロック
信号ＣＬＫ１がゲート信号Ｇａｔｅ１より先に反転する
場合は「０１０／０」→「１１０／０」→「１００／
０」と遷移し、ゲート信号Ｇａｔｅ１がクロック信号Ｃ
ＬＫ１より先に反転する場合は「０１０／０」→「００
０／０」→「１００／０」と遷移する。
態である。期間Ｔ５から期間Ｔ６へ遷移するとき、クロ
ック信号ＣＬＫ１とゲート信号Ｇａｔｅ１の２つの信号
が反転し、「１００／０」の状態に遷移しようとする。
このとき、ゲーティッドクロック生成回路の配置配線に
より、２通りの遷移が考えられる。すなわち、クロック
信号ＣＬＫ１がゲート信号Ｇａｔｅ１より先に反転する
場合は「０１０／０」→「１１０／０」→「１００／
０」と遷移し、ゲート信号Ｇａｔｅ１がクロック信号Ｃ
ＬＫ１より先に反転する場合は「０１０／０」→「００
０／０」→「１００／０」と遷移する。
【００５２】これら２通りの遷移のどちらを経由しても
ゲーティッドクロック信号ＧＣＬＫ１の論理状態は０の
ままであるので、期間Ｔ５から期間Ｔ６へ遷移するとき
にゲーティッドクロック信号ＧＣＬＫ１にはグリッジが
発生しないことが分かる。
ゲーティッドクロック信号ＧＣＬＫ１の論理状態は０の
ままであるので、期間Ｔ５から期間Ｔ６へ遷移するとき
にゲーティッドクロック信号ＧＣＬＫ１にはグリッジが
発生しないことが分かる。
【００５３】このように図１のゲーティッドクロック生
成回路ではグリッジが発生しないので、図１のゲーティ
ッドクロック生成回路が出力するゲーティッドクロック
信号を入力する回路の誤作動を防ぐことができる。
成回路ではグリッジが発生しないので、図１のゲーティ
ッドクロック生成回路が出力するゲーティッドクロック
信号を入力する回路の誤作動を防ぐことができる。
【００５４】次に、本発明に係る第二実施形態のゲーテ
ィッドクロック生成回路の構成を図２に示す。尚、図１
６と同一の部分には同一の符号を付す。
ィッドクロック生成回路の構成を図２に示す。尚、図１
６と同一の部分には同一の符号を付す。
【００５５】クロック信号ＣＬＫ２が入力される入力端
子４は、インバータＩＮＶ２の入力端子およびバッファ
・ゲートＢＵＦ５の入力端子に接続される。
子４は、インバータＩＮＶ２の入力端子およびバッファ
・ゲートＢＵＦ５の入力端子に接続される。
【００５６】インバータＩＮＶ２の出力端子は、バッフ
ァ・ゲートＢＵＦ４の入力端子およびインバータＩＮＶ
３の入力端子に接続される。また、バッファ・ゲートＢ
ＵＦ５の出力端子は、ＡＮＤゲートＡＮ３の第２入力端
子に接続される。
ァ・ゲートＢＵＦ４の入力端子およびインバータＩＮＶ
３の入力端子に接続される。また、バッファ・ゲートＢ
ＵＦ５の出力端子は、ＡＮＤゲートＡＮ３の第２入力端
子に接続される。
【００５７】バッファ・ゲートＢＵＦ４の出力端子は、
フリップフロップＦＦ３のクロック入力端子に接続され
る。また、インバータＩＮＶ３の出力端子は、フリップ
フロップＦＦ４のクロック入力端子に接続される。
フリップフロップＦＦ３のクロック入力端子に接続され
る。また、インバータＩＮＶ３の出力端子は、フリップ
フロップＦＦ４のクロック入力端子に接続される。
【００５８】そして、データ信号Ｄａｔａ２が入力され
る入力端子５が、フリップフロップＦＦ３のデータ入力
端子に接続される。また、フリップフロップＦＦ３の出
力端子がＡＮＤゲートＡＮ３の第１入力端子およびフリ
ップフロップＦＦ４のデータ入力端子に接続される。ま
た、ＡＮＤゲートＡＮ３の出力端子がＡＮＤゲートＡＮ
４の第１入力端子に接続される。また、フリップフロッ
プＦＦ４の出力端子がＡＮＤゲートＡＮ４の第２入力端
子に接続される。そして、ＡＮＤゲートＡＮ４の出力端
子がゲーティッドクロック信号ＧＣＬＫ２を出力する出
力端子６に接続される。
る入力端子５が、フリップフロップＦＦ３のデータ入力
端子に接続される。また、フリップフロップＦＦ３の出
力端子がＡＮＤゲートＡＮ３の第１入力端子およびフリ
ップフロップＦＦ４のデータ入力端子に接続される。ま
た、ＡＮＤゲートＡＮ３の出力端子がＡＮＤゲートＡＮ
４の第１入力端子に接続される。また、フリップフロッ
プＦＦ４の出力端子がＡＮＤゲートＡＮ４の第２入力端
子に接続される。そして、ＡＮＤゲートＡＮ４の出力端
子がゲーティッドクロック信号ＧＣＬＫ２を出力する出
力端子６に接続される。
【００５９】このような構成のゲーティッドクロック生
成回路の動作について図２の回路構成図及び図６のタイ
ミングチャートを参照して説明する。入力端子４に入力
されたクロック信号ＣＬＫ２は、インバータＩＮＶ２で
反転されたのち、バッファ・ゲートＢＵＦ４を介してフ
リップフロップＦＦ３のクロック入力端子に到達する。
また、入力端子５に入力されたデータ信号Ｄａｔａ２
は、フリップフロップＦＦ３のデータ入力端子に到達す
る。そうすると、フリップフロップＦＦ３の出力端子か
らＡＮＤゲートＡＮ３の第１入力端子に送出されるゲー
ト信号Ｇａｔｅ３は、図６に示すようにデータ信号Ｄａ
ｔａ２の反転タイミングがクロック信号ＣＬＫ２の立ち
下がりエッジまで遅延した波形の信号となる。
成回路の動作について図２の回路構成図及び図６のタイ
ミングチャートを参照して説明する。入力端子４に入力
されたクロック信号ＣＬＫ２は、インバータＩＮＶ２で
反転されたのち、バッファ・ゲートＢＵＦ４を介してフ
リップフロップＦＦ３のクロック入力端子に到達する。
また、入力端子５に入力されたデータ信号Ｄａｔａ２
は、フリップフロップＦＦ３のデータ入力端子に到達す
る。そうすると、フリップフロップＦＦ３の出力端子か
らＡＮＤゲートＡＮ３の第１入力端子に送出されるゲー
ト信号Ｇａｔｅ３は、図６に示すようにデータ信号Ｄａ
ｔａ２の反転タイミングがクロック信号ＣＬＫ２の立ち
下がりエッジまで遅延した波形の信号となる。
【００６０】一方、入力端子４に入力されたクロック信
号ＣＬＫ２は、バッファ・ゲートＢＵＦ５を介してＡＮ
ＤゲートＡＮ３の第２入力端子にも到達する。ＡＮＤゲ
ートＡＮ３は、ゲート信号Ｇａｔｅ３とクロック信号Ｃ
ＬＫ２との論理積である信号をＡＮＤゲートＡＮ４の第
１入力端子に送出する。
号ＣＬＫ２は、バッファ・ゲートＢＵＦ５を介してＡＮ
ＤゲートＡＮ３の第２入力端子にも到達する。ＡＮＤゲ
ートＡＮ３は、ゲート信号Ｇａｔｅ３とクロック信号Ｃ
ＬＫ２との論理積である信号をＡＮＤゲートＡＮ４の第
１入力端子に送出する。
【００６１】そして、入力端子４に入力されたクロック
信号ＣＬＫ２は、インバータＩＮＶ２及びＩＮＶ３を介
してフリップフロップＦＦ４のクロック入力端子に到達
する。また、フリップフロップＦＦ３の出力端子から出
力されるゲート信号Ｇａｔｅ３がフリップフロップＦＦ
４のデータ入力端子に到達する。そうすると、フリップ
フロップＦＦ４の出力端子からＡＮＤゲートＡＮ４の第
２入力端子に送出されるゲート信号Ｇａｔｅ４は、ゲー
ト信号Ｇａｔｅ３の反転タイミングがクロック信号ＣＬ
Ｋ２の立ち上がりエッジまで遅延した波形の信号とな
る。
信号ＣＬＫ２は、インバータＩＮＶ２及びＩＮＶ３を介
してフリップフロップＦＦ４のクロック入力端子に到達
する。また、フリップフロップＦＦ３の出力端子から出
力されるゲート信号Ｇａｔｅ３がフリップフロップＦＦ
４のデータ入力端子に到達する。そうすると、フリップ
フロップＦＦ４の出力端子からＡＮＤゲートＡＮ４の第
２入力端子に送出されるゲート信号Ｇａｔｅ４は、ゲー
ト信号Ｇａｔｅ３の反転タイミングがクロック信号ＣＬ
Ｋ２の立ち上がりエッジまで遅延した波形の信号とな
る。
【００６２】フリップフロップＦＦ４が出力するゲート
信号Ｇａｔｅ４は、フリップフロップＦＦ３が出力する
ゲート信号Ｇａｔｅ３を遅延した信号であるので、フリ
ップフロップＦＦ４が出力するゲート信号Ｇａｔｅ４
は、フリップフロップＦＦ３が出力するゲート信号Ｇａ
ｔｅ３よりクロック信号ＣＬＫ１の半周期だけ遅れた信
号となる。
信号Ｇａｔｅ４は、フリップフロップＦＦ３が出力する
ゲート信号Ｇａｔｅ３を遅延した信号であるので、フリ
ップフロップＦＦ４が出力するゲート信号Ｇａｔｅ４
は、フリップフロップＦＦ３が出力するゲート信号Ｇａ
ｔｅ３よりクロック信号ＣＬＫ１の半周期だけ遅れた信
号となる。
【００６３】上述したように、ＡＮＤゲートＡＮ４の第
１入力端子にはゲート信号Ｇａｔｅ３とクロック信号Ｃ
ＬＫ２との論理積である信号が入力され、ＡＮＤゲート
ＡＮ４の第２入力端子にはゲート信号Ｇａｔｅ４が入力
されるので、ＡＮＤゲートＡＮ４はゲート信号Ｇａｔｅ
３とゲート信号Ｇａｔｅ４とクロック信号ＣＬＫ２との
論理積であるゲーティッドクロック信号ＧＣＬＫ２を出
力端子６に送出する。尚、ゲート信号Ｇａｔｅ３および
ゲーティッドクロック信号ＧＣＬＫ２の波形は図１７
（ａ）と同一である。
１入力端子にはゲート信号Ｇａｔｅ３とクロック信号Ｃ
ＬＫ２との論理積である信号が入力され、ＡＮＤゲート
ＡＮ４の第２入力端子にはゲート信号Ｇａｔｅ４が入力
されるので、ＡＮＤゲートＡＮ４はゲート信号Ｇａｔｅ
３とゲート信号Ｇａｔｅ４とクロック信号ＣＬＫ２との
論理積であるゲーティッドクロック信号ＧＣＬＫ２を出
力端子６に送出する。尚、ゲート信号Ｇａｔｅ３および
ゲーティッドクロック信号ＧＣＬＫ２の波形は図１７
（ａ）と同一である。
【００６４】したがって、クロック信号が必要な期間を
データ信号によって入力することにより、その必要な期
間のみクロック信号がゲーティッドクロック信号ＧＣＬ
Ｋ２として出力されることになる。
データ信号によって入力することにより、その必要な期
間のみクロック信号がゲーティッドクロック信号ＧＣＬ
Ｋ２として出力されることになる。
【００６５】さらに、図２のゲーティッドクロック生成
回路ではグリッジが発生しないことを説明する。図６中
に示した期間Ｔ７、期間Ｔ８、期間Ｔ９の間のＡＮＤゲ
ートＡＮ３の入力信号並びにＡＮＤゲートＡＮ４の入力
信号及び出力信号の遷移の様子を図７に示す。また、図
６中に示した期間Ｔ１０、期間Ｔ１１、期間Ｔ１２の間
のＡＮＤゲートＡＮ３の入力信号並びにＡＮＤゲートＡ
Ｎ４の入力信号及び出力信号の遷移の様子を図８に示
す。尚、図７及び図８において、各丸印の中には左から
順にクロック信号ＣＬＫ２の論理状態、ゲート信号Ｇａ
ｔｅ３の論理状態、ゲート信号Ｇａｔｅ４の論理状態を
示し、「／」記号の右側にＡＮＤゲートＡＮ４の出力状
態、すなわちゲーティッドクロック信号ＧＣＬＫ２の論
理状態を示すものとする。
回路ではグリッジが発生しないことを説明する。図６中
に示した期間Ｔ７、期間Ｔ８、期間Ｔ９の間のＡＮＤゲ
ートＡＮ３の入力信号並びにＡＮＤゲートＡＮ４の入力
信号及び出力信号の遷移の様子を図７に示す。また、図
６中に示した期間Ｔ１０、期間Ｔ１１、期間Ｔ１２の間
のＡＮＤゲートＡＮ３の入力信号並びにＡＮＤゲートＡ
Ｎ４の入力信号及び出力信号の遷移の様子を図８に示
す。尚、図７及び図８において、各丸印の中には左から
順にクロック信号ＣＬＫ２の論理状態、ゲート信号Ｇａ
ｔｅ３の論理状態、ゲート信号Ｇａｔｅ４の論理状態を
示し、「／」記号の右側にＡＮＤゲートＡＮ４の出力状
態、すなわちゲーティッドクロック信号ＧＣＬＫ２の論
理状態を示すものとする。
【００６６】まず、図７について説明する。期間Ｔ７で
は、「１００／０」の状態である。期間Ｔ７から期間Ｔ
８へ遷移するとき、クロック信号ＣＬＫ２とゲート信号
Ｇａｔｅ３の２つの信号が反転し、「０１０／０」の状
態に遷移しようとする。このとき、ゲーティッドクロッ
ク生成回路の配置配線により、２通りの遷移が考えられ
る。すなわち、クロック信号ＣＬＫ２がゲート信号Ｇａ
ｔｅ３より先に反転する場合は「１００／０」→「００
０／０」→「０１０／０」と遷移し、ゲート信号Ｇａｔ
ｅ３がクロック信号ＣＬＫ２より先に反転する場合は
「１００／０」→「１１０／０」→「０１０／０」と遷
移する。
は、「１００／０」の状態である。期間Ｔ７から期間Ｔ
８へ遷移するとき、クロック信号ＣＬＫ２とゲート信号
Ｇａｔｅ３の２つの信号が反転し、「０１０／０」の状
態に遷移しようとする。このとき、ゲーティッドクロッ
ク生成回路の配置配線により、２通りの遷移が考えられ
る。すなわち、クロック信号ＣＬＫ２がゲート信号Ｇａ
ｔｅ３より先に反転する場合は「１００／０」→「００
０／０」→「０１０／０」と遷移し、ゲート信号Ｇａｔ
ｅ３がクロック信号ＣＬＫ２より先に反転する場合は
「１００／０」→「１１０／０」→「０１０／０」と遷
移する。
【００６７】これら２通りの遷移のどちらを経由しても
ゲーティッドクロック信号ＧＣＬＫ２の論理状態は０の
ままであるので、期間Ｔ７から期間Ｔ８へ遷移するとき
にゲーティッドクロック信号ＧＣＬＫ２にはグリッジが
発生しないことが分かる。
ゲーティッドクロック信号ＧＣＬＫ２の論理状態は０の
ままであるので、期間Ｔ７から期間Ｔ８へ遷移するとき
にゲーティッドクロック信号ＧＣＬＫ２にはグリッジが
発生しないことが分かる。
【００６８】また、期間Ｔ８では、「０１０／０」の状
態である。期間Ｔ８から期間Ｔ９へ遷移するとき、クロ
ック信号ＣＬＫ２とゲート信号Ｇａｔｅ４の２つの信号
が反転し、「１１１／１」の状態に遷移しようとする。
このとき、ゲーティッドクロック生成回路の配置配線に
より、２通りの遷移が考えられる。すなわち、クロック
信号ＣＬＫ２がゲート信号Ｇａｔｅ４より先に反転する
場合は「０１０／０」→「１１０／０」→「１１１／
１」と遷移し、ゲート信号Ｇａｔｅ４がクロック信号Ｃ
ＬＫ２より先に反転する場合は「０１０／０」→「０１
１／０」→「１１１／１」と遷移する。
態である。期間Ｔ８から期間Ｔ９へ遷移するとき、クロ
ック信号ＣＬＫ２とゲート信号Ｇａｔｅ４の２つの信号
が反転し、「１１１／１」の状態に遷移しようとする。
このとき、ゲーティッドクロック生成回路の配置配線に
より、２通りの遷移が考えられる。すなわち、クロック
信号ＣＬＫ２がゲート信号Ｇａｔｅ４より先に反転する
場合は「０１０／０」→「１１０／０」→「１１１／
１」と遷移し、ゲート信号Ｇａｔｅ４がクロック信号Ｃ
ＬＫ２より先に反転する場合は「０１０／０」→「０１
１／０」→「１１１／１」と遷移する。
【００６９】これら２通りの遷移のどちらを経由しても
区間Ｔ９になるまでゲーティッドクロック信号ＧＣＬＫ
２の論理状態は０から１へ一度のみ変化するので、期間
Ｔ８から期間Ｔ９へ遷移するときにゲーティッドクロッ
ク信号ＧＣＬＫ２にはグリッジが発生しないことが分か
る。
区間Ｔ９になるまでゲーティッドクロック信号ＧＣＬＫ
２の論理状態は０から１へ一度のみ変化するので、期間
Ｔ８から期間Ｔ９へ遷移するときにゲーティッドクロッ
ク信号ＧＣＬＫ２にはグリッジが発生しないことが分か
る。
【００７０】次に、図８について説明する。期間Ｔ１０
では、「１１１／１」の状態である。期間Ｔ１０から期
間Ｔ１１へ遷移するとき、クロック信号ＣＬＫ２とゲー
ト信号Ｇａｔｅ３の２つの信号が反転し、「００１／
０」の状態に遷移しようとする。このとき、ゲーティッ
ドクロック生成回路の配置配線により、２通りの遷移が
考えられる。すなわち、クロック信号ＣＬＫ２がゲート
信号Ｇａｔｅ３より先に反転する場合は「１１１／１」
→「０１１／０」→「００１／０」と遷移し、ゲート信
号Ｇａｔｅ３がクロック信号ＣＬＫ２より先に反転する
場合は「１１１／１」→「１０１／０」→「００１／
０」と遷移する。
では、「１１１／１」の状態である。期間Ｔ１０から期
間Ｔ１１へ遷移するとき、クロック信号ＣＬＫ２とゲー
ト信号Ｇａｔｅ３の２つの信号が反転し、「００１／
０」の状態に遷移しようとする。このとき、ゲーティッ
ドクロック生成回路の配置配線により、２通りの遷移が
考えられる。すなわち、クロック信号ＣＬＫ２がゲート
信号Ｇａｔｅ３より先に反転する場合は「１１１／１」
→「０１１／０」→「００１／０」と遷移し、ゲート信
号Ｇａｔｅ３がクロック信号ＣＬＫ２より先に反転する
場合は「１１１／１」→「１０１／０」→「００１／
０」と遷移する。
【００７１】これら２通りの遷移のどちらを経由しても
ゲーティッドクロック信号ＧＣＬＫ２の論理状態は一旦
１から０に変化するとその後は０のままであるので、期
間Ｔ１０から期間Ｔ１１へ遷移するときにゲーティッド
クロック信号ＧＣＬＫ２にはグリッジが発生しないこと
が分かる。
ゲーティッドクロック信号ＧＣＬＫ２の論理状態は一旦
１から０に変化するとその後は０のままであるので、期
間Ｔ１０から期間Ｔ１１へ遷移するときにゲーティッド
クロック信号ＧＣＬＫ２にはグリッジが発生しないこと
が分かる。
【００７２】また、期間Ｔ１１では、「００１／０」の
状態である。期間Ｔ１１から期間Ｔ１２へ遷移すると
き、クロック信号ＣＬＫ２とゲート信号Ｇａｔｅ４の２
つの信号が反転し、「１００／０」の状態に遷移しよう
とする。このとき、ゲーティッドクロック生成回路の配
置配線により、２通りの遷移が考えられる。すなわち、
クロック信号ＣＬＫ２がゲート信号Ｇａｔｅ４より先に
反転する場合は「００１／０」→「１０１／０」→「１
００／０」と遷移し、ゲート信号Ｇａｔｅ４がクロック
信号ＣＬＫ２より先に反転する場合は「００１／０」→
「０００／０」→「１００／０」と遷移する。
状態である。期間Ｔ１１から期間Ｔ１２へ遷移すると
き、クロック信号ＣＬＫ２とゲート信号Ｇａｔｅ４の２
つの信号が反転し、「１００／０」の状態に遷移しよう
とする。このとき、ゲーティッドクロック生成回路の配
置配線により、２通りの遷移が考えられる。すなわち、
クロック信号ＣＬＫ２がゲート信号Ｇａｔｅ４より先に
反転する場合は「００１／０」→「１０１／０」→「１
００／０」と遷移し、ゲート信号Ｇａｔｅ４がクロック
信号ＣＬＫ２より先に反転する場合は「００１／０」→
「０００／０」→「１００／０」と遷移する。
【００７３】これら２通りの遷移のどちらを経由しても
ゲーティッドクロック信号ＧＣＬＫ２の論理状態は０の
ままであるので、期間Ｔ１１から期間Ｔ１２へ遷移する
ときにゲーティッドクロック信号ＧＣＬＫ２にはグリッ
ジが発生しないことが分かる。
ゲーティッドクロック信号ＧＣＬＫ２の論理状態は０の
ままであるので、期間Ｔ１１から期間Ｔ１２へ遷移する
ときにゲーティッドクロック信号ＧＣＬＫ２にはグリッ
ジが発生しないことが分かる。
【００７４】このように図２のゲーティッドクロック生
成回路ではグリッジが発生しないので、図２のゲーティ
ッドクロック生成回路が出力するゲーティッドクロック
信号を入力する回路の誤作動を防ぐことができる。
成回路ではグリッジが発生しないので、図２のゲーティ
ッドクロック生成回路が出力するゲーティッドクロック
信号を入力する回路の誤作動を防ぐことができる。
【００７５】上述したようにクロック同期回路は一般に
同期設計される。同期設計では、外部から入力されるク
ロック信号を反転させた信号である反転クロック信号を
用いるためには、その反転クロック信号も別の１つのク
ロック信号とみなして配置配線する必要がある。このよ
うにスキューを抑えなければならないクロック信号の数
が増えると、配置配線が困難になる上、クロック信号を
入出力するバッファ・ゲートの数が増大して、クロック
同期回路を搭載するチップの面積が大きくなり、コスト
が増加することになる。
同期設計される。同期設計では、外部から入力されるク
ロック信号を反転させた信号である反転クロック信号を
用いるためには、その反転クロック信号も別の１つのク
ロック信号とみなして配置配線する必要がある。このよ
うにスキューを抑えなければならないクロック信号の数
が増えると、配置配線が困難になる上、クロック信号を
入出力するバッファ・ゲートの数が増大して、クロック
同期回路を搭載するチップの面積が大きくなり、コスト
が増加することになる。
【００７６】したがって、図１８（ｃ）のようにフリッ
プフロップＦＦ２８〜ＦＦ３１に入力されるクロック信
号が２種類とみなされる回路ではなく、図１８（ａ）の
ようにフリップフロップＦＦ２０〜ＦＦ２３に入力され
るクロック信号を１種類とする回路や図１８（ｂ）のよ
うにフリップフロップＦＦ２４〜ＦＦ２７に入力される
クロック信号を１種類とする回路になるように設計する
ことが望ましい。
プフロップＦＦ２８〜ＦＦ３１に入力されるクロック信
号が２種類とみなされる回路ではなく、図１８（ａ）の
ようにフリップフロップＦＦ２０〜ＦＦ２３に入力され
るクロック信号を１種類とする回路や図１８（ｂ）のよ
うにフリップフロップＦＦ２４〜ＦＦ２７に入力される
クロック信号を１種類とする回路になるように設計する
ことが望ましい。
【００７７】尚、図１８（ａ）のクロック同期回路で
は、フリップフロップＦＦ２０〜ＦＦ２３すべてにクロ
ック信号ＣＬＫがインバータを介さずに入力されるた
め、フリップフロップＦＦ２０〜ＦＦ２３に入力される
クロック信号が１種類となる。また、図１８（ｂ）のク
ロック同期回路では、フリップフロップＦＦ２４〜ＦＦ
２７すべてにクロック信号ＣＬＫがインバータを介して
入力されるため、フリップフロップＦＦ２４〜ＦＦ２７
に入力されるクロック信号が１種類となる。また、図１
８（ｃ）のクロック同期回路では、フリップフロップＦ
Ｆ２８及びＦＦ２９にクロック信号ＣＬＫがインバータ
を介さずに入力され、フリップフロップＦＦ３０及びＦ
Ｆ３１にクロック信号ＣＬＫがインバータＩＮＶ２１を
介して入力されるため、フリップフロップＦＦ２８〜Ｆ
Ｆ３１に入力されるクロック信号が２種類とみなされ
る。
は、フリップフロップＦＦ２０〜ＦＦ２３すべてにクロ
ック信号ＣＬＫがインバータを介さずに入力されるた
め、フリップフロップＦＦ２０〜ＦＦ２３に入力される
クロック信号が１種類となる。また、図１８（ｂ）のク
ロック同期回路では、フリップフロップＦＦ２４〜ＦＦ
２７すべてにクロック信号ＣＬＫがインバータを介して
入力されるため、フリップフロップＦＦ２４〜ＦＦ２７
に入力されるクロック信号が１種類となる。また、図１
８（ｃ）のクロック同期回路では、フリップフロップＦ
Ｆ２８及びＦＦ２９にクロック信号ＣＬＫがインバータ
を介さずに入力され、フリップフロップＦＦ３０及びＦ
Ｆ３１にクロック信号ＣＬＫがインバータＩＮＶ２１を
介して入力されるため、フリップフロップＦＦ２８〜Ｆ
Ｆ３１に入力されるクロック信号が２種類とみなされ
る。
【００７８】ところが、上述した本発明に係るゲーティ
ッドクロック回路をクロック同期回路に用いた場合、例
えば図１のゲーティッドクロック回路を用いた場合、図
９に示すような回路構成になる。尚、図９において図１
と同一の部分には同一の符号を付す。
ッドクロック回路をクロック同期回路に用いた場合、例
えば図１のゲーティッドクロック回路を用いた場合、図
９に示すような回路構成になる。尚、図９において図１
と同一の部分には同一の符号を付す。
【００７９】図９のクロック同期回路ではフリップフロ
ップＦＦ２に供給されるクロック信号を別のクロック信
号とみなして設計を行う必要があった。このため、本発
明に係るゲーティッドクロック回路を備えたクロック同
期回路は、同期設計を行ううえで設計者にとって設計し
にくい回路構成となっていた。
ップＦＦ２に供給されるクロック信号を別のクロック信
号とみなして設計を行う必要があった。このため、本発
明に係るゲーティッドクロック回路を備えたクロック同
期回路は、同期設計を行ううえで設計者にとって設計し
にくい回路構成となっていた。
【００８０】そこで、まず従来のゲーティッドクロック
生成回路を用いてクロック同期回路を設計し、その後従
来のゲーティッドクロック生成回路部分を修正し、本発
明に係るゲーティッドクロック生成回路に変更するとよ
い。以下に、その方法について具体的に説明する。
生成回路を用いてクロック同期回路を設計し、その後従
来のゲーティッドクロック生成回路部分を修正し、本発
明に係るゲーティッドクロック生成回路に変更するとよ
い。以下に、その方法について具体的に説明する。
【００８１】クロック同期回路に設けられる従来のゲー
ティッドクロック生成回路部分を修正して本発明に係る
ゲーティッドクロック生成回路に変更する回路修正装置
を図１０に示す。図１０の回路修正装置は、回路図情報
若しくはネットリスト又はハードウェア記述言語（以
下、「ＨＤＬ」という）による記述等の入力データを入
力するための入力装置１１と、修正結果を出力する出力
装置１２と、入力データ及び修正結果を格納するハード
ディスク１３と、修正するために必要なデータを保持す
るメモリ１４と、修正を行うためのプログラムが記録さ
れた記録媒体１５と、記録媒体１５に記録されたプログ
ラムに従って修正を実行するＣＰＵ（Central Processo
r Unit）１６と、を備えている。尚、ＣＰＵ１６は、バ
ス１７を介して入力装置１１、出力装置１２、ハードデ
ィスク１３、メモリ１４、および記録媒体１５に接続さ
れる。
ティッドクロック生成回路部分を修正して本発明に係る
ゲーティッドクロック生成回路に変更する回路修正装置
を図１０に示す。図１０の回路修正装置は、回路図情報
若しくはネットリスト又はハードウェア記述言語（以
下、「ＨＤＬ」という）による記述等の入力データを入
力するための入力装置１１と、修正結果を出力する出力
装置１２と、入力データ及び修正結果を格納するハード
ディスク１３と、修正するために必要なデータを保持す
るメモリ１４と、修正を行うためのプログラムが記録さ
れた記録媒体１５と、記録媒体１５に記録されたプログ
ラムに従って修正を実行するＣＰＵ（Central Processo
r Unit）１６と、を備えている。尚、ＣＰＵ１６は、バ
ス１７を介して入力装置１１、出力装置１２、ハードデ
ィスク１３、メモリ１４、および記録媒体１５に接続さ
れる。
【００８２】ＣＰＵ１６は記録媒体１５に記録されたプ
ログラムを読み込み、そのプログラムに従って後述する
処理を実行する。メモリ１４は、入力データに追加する
回路部分の回路図情報及びネットリスト並びに入力デー
タに追加する回路部分を表現するＨＤＬによる記述のデ
ータを予め格納している。
ログラムを読み込み、そのプログラムに従って後述する
処理を実行する。メモリ１４は、入力データに追加する
回路部分の回路図情報及びネットリスト並びに入力デー
タに追加する回路部分を表現するＨＤＬによる記述のデ
ータを予め格納している。
【００８３】ネットリストが入力された場合に図１０の
回路修正装置が実行する処理手順について図１０の構成
図及び図１１のフローチャート図を参照して説明する。
回路修正装置が実行する処理手順について図１０の構成
図及び図１１のフローチャート図を参照して説明する。
【００８４】まず入力装置１１は、従来のゲーティッド
クロック生成回路が設けられたクロック同期回路のネッ
トリスト、例えば図１９に示す回路のネットリストを入
力する（ステップＳ１０）。尚、図１９において、図９
と同一の部分には同一の符号を付す。また入力装置１１
は、クロック信号が供給される端子の情報、すなわちク
ロック信号が供給される端子が入力端子１であることを
入力する（ステップＳ２０）。
クロック生成回路が設けられたクロック同期回路のネッ
トリスト、例えば図１９に示す回路のネットリストを入
力する（ステップＳ１０）。尚、図１９において、図９
と同一の部分には同一の符号を付す。また入力装置１１
は、クロック信号が供給される端子の情報、すなわちク
ロック信号が供給される端子が入力端子１であることを
入力する（ステップＳ２０）。
【００８５】入力装置１１が入力したデータは、ＣＰＵ
１６によってメモリ１４に転送される。そしてＣＰＵ１
６は、メモリ１４に転送されたデータに基づき、ネット
リストの中からクロック信号が供給される端子に接続さ
れている回路部分を検索して列挙する（ステップＳ３
０）。その際、バッファ・ゲート及びインバータは配線
とみなし、その先に接続されている回路部分を検索す
る。従って、フリップフロップＦＦ１、ＦＦ１０〜ＦＦ
１２、およびＡＮＤゲートＡＮ１が列挙される。
１６によってメモリ１４に転送される。そしてＣＰＵ１
６は、メモリ１４に転送されたデータに基づき、ネット
リストの中からクロック信号が供給される端子に接続さ
れている回路部分を検索して列挙する（ステップＳ３
０）。その際、バッファ・ゲート及びインバータは配線
とみなし、その先に接続されている回路部分を検索す
る。従って、フリップフロップＦＦ１、ＦＦ１０〜ＦＦ
１２、およびＡＮＤゲートＡＮ１が列挙される。
【００８６】次にＣＰＵ１６は、ステップＳ３０におい
て列挙された回路部分の中で、クロック信号がクロック
入力端子に入力されるフリップフロップ以外の回路部
分、すなわちＡＮＤゲートＡＮ１だけを抽出する（ステ
ップＳ４０）。ステップＳ４０では、ＡＮＤゲートＡＮ
１がクロック信号に基づいてゲーティッドクロック信号
を生成している回路部分であることが判別されている。
て列挙された回路部分の中で、クロック信号がクロック
入力端子に入力されるフリップフロップ以外の回路部
分、すなわちＡＮＤゲートＡＮ１だけを抽出する（ステ
ップＳ４０）。ステップＳ４０では、ＡＮＤゲートＡＮ
１がクロック信号に基づいてゲーティッドクロック信号
を生成している回路部分であることが判別されている。
【００８７】そしてＣＰＵ１６は、ステップＳ４０にお
いて抽出された回路部分の入力信号を生成しているフリ
ップフロップ、すなわちフリップフロップＦＦ１を抽出
する（ステップＳ５０）。
いて抽出された回路部分の入力信号を生成しているフリ
ップフロップ、すなわちフリップフロップＦＦ１を抽出
する（ステップＳ５０）。
【００８８】次にＣＰＵ１６は、ステップＳ４０におい
て抽出された回路部分の入力信号の反転タイミングがク
ロック信号の立ち上がりエッジと同期するか否かを判定
する（ステップＳ６０）。その際、ステップＳ４０にお
いて抽出された回路部分の入力信号の反転タイミングが
クロック信号の立ち上がりエッジと同期するか否かの情
報を入力装置１１が入力するようにしてもよく、クロッ
ク信号が供給される入力端子とフリップフロップとの間
に設けられているインバータを検索し、検索されたイン
バータの数に基づいてステップＳ４０において抽出され
た回路部分の入力信号の反転タイミングがクロック信号
の立ち上がりエッジと同期するか否かを判定してもよ
い。
て抽出された回路部分の入力信号の反転タイミングがク
ロック信号の立ち上がりエッジと同期するか否かを判定
する（ステップＳ６０）。その際、ステップＳ４０にお
いて抽出された回路部分の入力信号の反転タイミングが
クロック信号の立ち上がりエッジと同期するか否かの情
報を入力装置１１が入力するようにしてもよく、クロッ
ク信号が供給される入力端子とフリップフロップとの間
に設けられているインバータを検索し、検索されたイン
バータの数に基づいてステップＳ４０において抽出され
た回路部分の入力信号の反転タイミングがクロック信号
の立ち上がりエッジと同期するか否かを判定してもよ
い。
【００８９】ステップＳ４０において抽出された回路部
分の入力信号の反転タイミングがクロック信号の立ち上
がりエッジと同期していれば（ステップＳ６０のＹｅ
ｓ）、ＣＰＵ１６は、メモリ１４が予め格納していたデ
ータからフリップフロップを取り出し、ステップＳ５０
で抽出されたフリップフロップと同じデータ入力を持つ
フリップフロップとして新たにネットリストに追加した
のち（ステップＳ７０）、ステップＳ９０に移行する。
分の入力信号の反転タイミングがクロック信号の立ち上
がりエッジと同期していれば（ステップＳ６０のＹｅ
ｓ）、ＣＰＵ１６は、メモリ１４が予め格納していたデ
ータからフリップフロップを取り出し、ステップＳ５０
で抽出されたフリップフロップと同じデータ入力を持つ
フリップフロップとして新たにネットリストに追加した
のち（ステップＳ７０）、ステップＳ９０に移行する。
【００９０】一方、ステップＳ４０において抽出された
回路部分の入力信号の反転タイミングがクロック信号の
立ち上がりエッジと同期しておらず、クロック信号の立
ち下がりエッジと同期していれば（ステップＳ６０のＮ
ｏ）、ＣＰＵ１６は、メモリ１４が予め格納していたデ
ータからフリップフロップを取り出し、ステップＳ５０
で抽出されたフリップフロップの出力をデータ入力とす
るフリップフロップとして新たにネットリストに追加し
たのち（ステップＳ８０）、ステップＳ９０に移行す
る。
回路部分の入力信号の反転タイミングがクロック信号の
立ち上がりエッジと同期しておらず、クロック信号の立
ち下がりエッジと同期していれば（ステップＳ６０のＮ
ｏ）、ＣＰＵ１６は、メモリ１４が予め格納していたデ
ータからフリップフロップを取り出し、ステップＳ５０
で抽出されたフリップフロップの出力をデータ入力とす
るフリップフロップとして新たにネットリストに追加し
たのち（ステップＳ８０）、ステップＳ９０に移行す
る。
【００９１】尚、ステップＳ１０で図１９の回路のネッ
トリストを入力しているので、ＡＮＤゲートの入力信号
の反転タイミングがクロック信号の立ち上がりエッジと
同期する。したがって、ＣＰＵ１６はステップＳ８０の
処理は行わずステップＳ７０の処理を行う。すなわち、
ステップＳ５０において抽出されたフリップフロップＦ
Ｆ１と同じデータ入力を持つフリップフロップを新たに
ネットリストに追加する。
トリストを入力しているので、ＡＮＤゲートの入力信号
の反転タイミングがクロック信号の立ち上がりエッジと
同期する。したがって、ＣＰＵ１６はステップＳ８０の
処理は行わずステップＳ７０の処理を行う。すなわち、
ステップＳ５０において抽出されたフリップフロップＦ
Ｆ１と同じデータ入力を持つフリップフロップを新たに
ネットリストに追加する。
【００９２】ステップＳ９０では、ＣＰＵ１６は、メモ
リ１４が予め格納していたデータからインバータを取り
出し、クロック信号を入力するインバータとしてネット
リストに追加する。そしてＣＰＵ１６は、その追加した
インバータの出力を、ステップＳ７０またはステップＳ
８０において追加したフリップフロップのクロック入力
に接続するようにネットリストを書き換える（ステップ
Ｓ１００）。
リ１４が予め格納していたデータからインバータを取り
出し、クロック信号を入力するインバータとしてネット
リストに追加する。そしてＣＰＵ１６は、その追加した
インバータの出力を、ステップＳ７０またはステップＳ
８０において追加したフリップフロップのクロック入力
に接続するようにネットリストを書き換える（ステップ
Ｓ１００）。
【００９３】次にＣＰＵ１６は、メモリ１４が予め格納
していたデータからＡＮＤゲートを取り出してネットリ
ストに追加し（ステップＳ１１０）、ステップＳ４０で
抽出した回路部分の出力と、ステップＳ７０又はステッ
プＳ８０で追加したフリップフロップの出力とを、その
追加したＡＮＤゲートの入力に接続するようにネットリ
ストを書き換える（ステップＳ１２０）。
していたデータからＡＮＤゲートを取り出してネットリ
ストに追加し（ステップＳ１１０）、ステップＳ４０で
抽出した回路部分の出力と、ステップＳ７０又はステッ
プＳ８０で追加したフリップフロップの出力とを、その
追加したＡＮＤゲートの入力に接続するようにネットリ
ストを書き換える（ステップＳ１２０）。
【００９４】そしてＣＰＵ１６は、ステップＳ１１０で
追加したＡＮＤゲートの出力を、ステップＳ４０で抽出
した回路部分の出力に接続されていた出力端子に接続す
るようにネットリストを書き換えて（ステップＳ１３
０）、フローを終了する。さらにＣＰＵ１６は、フロー
処理を行って修正されたネットリストを修正結果として
ハードディスク１３に格納する。
追加したＡＮＤゲートの出力を、ステップＳ４０で抽出
した回路部分の出力に接続されていた出力端子に接続す
るようにネットリストを書き換えて（ステップＳ１３
０）、フローを終了する。さらにＣＰＵ１６は、フロー
処理を行って修正されたネットリストを修正結果として
ハードディスク１３に格納する。
【００９５】図１０の回路修正装置がこのような処理を
行うことによって、図１９に示すクロック同期回路のネ
ットリストが修正され、図９に示すクロック同期回路の
ネットリストに変更される。
行うことによって、図１９に示すクロック同期回路のネ
ットリストが修正され、図９に示すクロック同期回路の
ネットリストに変更される。
【００９６】しかしながら、図１０の回路修正装置が上
述したようにネットリストを入力して修正する場合、修
正した回路が動作しなくなるおそれがある。例えば、修
正した回路が図９に示すクロック同期回路の場合、追加
したフリップフロップＦＦ２のデータ入力端子に入力さ
れるデータ信号は、図１９に示す修正前のクロック同期
回路におけるフリップフロップＦＦ１のデータ入力端子
に入力されるデータ信号Ｄａｔａ１であり、修正前のデ
ータパスはクロック信号ＣＬＫ１の立ち上がりエッジか
ら次の立ち上がりエッジまでの１周期以内に、フリップ
フロップＦＦ１のデータ入力端子に到達すればよいが、
追加したフリップフロップＦＦ２のデータ入力端子には
クロック信号ＣＬＫ１の立ち上がりエッジから次の立ち
下がりエッジまでに到達する必要がある。つまり、従来
許容されていた遅延時間の半分でフリップフロップＦＦ
２に到達する必要がある。このように、遅延時間への制
約が厳しくなるため、修正したクロック同期回路が正常
に動作する保証がなくなる。
述したようにネットリストを入力して修正する場合、修
正した回路が動作しなくなるおそれがある。例えば、修
正した回路が図９に示すクロック同期回路の場合、追加
したフリップフロップＦＦ２のデータ入力端子に入力さ
れるデータ信号は、図１９に示す修正前のクロック同期
回路におけるフリップフロップＦＦ１のデータ入力端子
に入力されるデータ信号Ｄａｔａ１であり、修正前のデ
ータパスはクロック信号ＣＬＫ１の立ち上がりエッジか
ら次の立ち上がりエッジまでの１周期以内に、フリップ
フロップＦＦ１のデータ入力端子に到達すればよいが、
追加したフリップフロップＦＦ２のデータ入力端子には
クロック信号ＣＬＫ１の立ち上がりエッジから次の立ち
下がりエッジまでに到達する必要がある。つまり、従来
許容されていた遅延時間の半分でフリップフロップＦＦ
２に到達する必要がある。このように、遅延時間への制
約が厳しくなるため、修正したクロック同期回路が正常
に動作する保証がなくなる。
【００９７】そこで、回路図情報やネットリストなどす
でに回路図になったものを修正するのではなく、論理合
成前のＨＤＬによる記述を用いて修正を行うようにする
とよい。論理合成前のＨＤＬによる記述を用いて修正を
行うことによって、論理合成の際に遅延時間に対する制
約を満たすかどうかを判断することができ、正常に動作
する回路であるかを確認することができる。また、論理
合成時に遅延時間を含めた最適化を行うことも可能とな
る。
でに回路図になったものを修正するのではなく、論理合
成前のＨＤＬによる記述を用いて修正を行うようにする
とよい。論理合成前のＨＤＬによる記述を用いて修正を
行うことによって、論理合成の際に遅延時間に対する制
約を満たすかどうかを判断することができ、正常に動作
する回路であるかを確認することができる。また、論理
合成時に遅延時間を含めた最適化を行うことも可能とな
る。
【００９８】論理合成前のＨＤＬによる記述が入力され
た場合に図１０の回路修正装置が実行する処理手順につ
いて図１３のフローチャート図を参照して説明する。
た場合に図１０の回路修正装置が実行する処理手順につ
いて図１３のフローチャート図を参照して説明する。
【００９９】まず入力装置１１が、例えば図１９のクロ
ック同期回路と論理的に等価となる図２０のＨＤＬによ
る記述を入力する（ステップＳ２１０）。図２０に示す
記述は、ＶＨＤＬ（VHSIC Hardware Description Langu
age）による記述であり、図１９のクロック同期回路の
一部２０と論理的に等価となる記述以外は省略してい
る。尚、以下の説明においては説明を簡単にするため、
図２０において省略した記述については処理の対象にし
ないこととする。
ック同期回路と論理的に等価となる図２０のＨＤＬによ
る記述を入力する（ステップＳ２１０）。図２０に示す
記述は、ＶＨＤＬ（VHSIC Hardware Description Langu
age）による記述であり、図１９のクロック同期回路の
一部２０と論理的に等価となる記述以外は省略してい
る。尚、以下の説明においては説明を簡単にするため、
図２０において省略した記述については処理の対象にし
ないこととする。
【０１００】また入力装置１１は、ＨＤＬによる記述中
の「clk1」がクロック信号を表現する記述であることを
入力する（ステップＳ２２０）。
の「clk1」がクロック信号を表現する記述であることを
入力する（ステップＳ２２０）。
【０１０１】入力装置１１が入力したデータは、ＣＰＵ
１６によってメモリ１４に転送される。そしてＣＰＵ１
６は、メモリ１４に転送されたデータに基づき、ＨＤＬ
による記述の中から「clk1」を入力として使用している
プロセス文あるいは同時処理文を検索して列挙する（ス
テップＳ２３０）。したがって、図２０に示すＨＤＬに
よる記述の中から、プロセス文Ａ１および同時処理文Ｂ
１が検索され列挙される。
１６によってメモリ１４に転送される。そしてＣＰＵ１
６は、メモリ１４に転送されたデータに基づき、ＨＤＬ
による記述の中から「clk1」を入力として使用している
プロセス文あるいは同時処理文を検索して列挙する（ス
テップＳ２３０）。したがって、図２０に示すＨＤＬに
よる記述の中から、プロセス文Ａ１および同時処理文Ｂ
１が検索され列挙される。
【０１０２】次にＣＰＵ１６は、ステップＳ２３０にお
いて列挙されたプロセス文あるいは同時処理文の中で、
信号のエッジを表現する記述「event」に「clk1」を入
力しているもの以外のプロセス文あるいは同時処理文を
抽出する（ステップＳ２４０）。したがって、同時処理
文Ｂ１のみが抽出される。尚、同時処理文Ｂ１は「clk
1」および「gate1」を入力してゲーティッドクロック信
号となる「gclk1」を出力する記述である。
いて列挙されたプロセス文あるいは同時処理文の中で、
信号のエッジを表現する記述「event」に「clk1」を入
力しているもの以外のプロセス文あるいは同時処理文を
抽出する（ステップＳ２４０）。したがって、同時処理
文Ｂ１のみが抽出される。尚、同時処理文Ｂ１は「clk
1」および「gate1」を入力してゲーティッドクロック信
号となる「gclk1」を出力する記述である。
【０１０３】そしてＣＰＵ１６は、ステップＳ２４０に
おいて抽出されたプロセス文あるいは同時処理文の入力
となる信号を出力するプロセス文あるいは同時処理文を
抽出する（ステップＳ２５０）。したがって、同時処理
文Ｂ１の入力信号である「gate1」を出力するプロセス
文Ａ１が抽出される。
おいて抽出されたプロセス文あるいは同時処理文の入力
となる信号を出力するプロセス文あるいは同時処理文を
抽出する（ステップＳ２５０）。したがって、同時処理
文Ｂ１の入力信号である「gate1」を出力するプロセス
文Ａ１が抽出される。
【０１０４】次にＣＰＵ１６は、ステップＳ２４０にお
いて抽出されたプロセス文あるいは同期処理文の入力信
号のエッジが「clk1」の立ち上がりエッジと同期するか
否かを判定する（ステップＳ２６０）。ステップＳ２４
０において抽出されたプロセス文の入力信号のエッジ
は、「event」記述部分が「clk1'event and clk1='1'」
であれば立ち上がりエッジに同期、「clk1'event and c
lk1='0'」であれば立ち下がりエッジに同期していると
判別できる。
いて抽出されたプロセス文あるいは同期処理文の入力信
号のエッジが「clk1」の立ち上がりエッジと同期するか
否かを判定する（ステップＳ２６０）。ステップＳ２４
０において抽出されたプロセス文の入力信号のエッジ
は、「event」記述部分が「clk1'event and clk1='1'」
であれば立ち上がりエッジに同期、「clk1'event and c
lk1='0'」であれば立ち下がりエッジに同期していると
判別できる。
【０１０５】ステップＳ２４０において抽出されたプロ
セス文あるいは同期処理文の入力信号のエッジが「clk
1」の立ち上がりエッジと同期していれば（ステップＳ
２６０のＹｅｓ）、ＣＰＵ１６は、ステップＳ２５０で
抽出されたプロセス文あるいは同時処理文がフリップフ
ロップのみを表現する記述であるかを判定する。フリッ
プフロップ以外の回路を表現する記述が含まれている場
合は、フリップフロップのみを表現する記述とフリップ
フロップ以外の回路を表現する記述とに分離する。
セス文あるいは同期処理文の入力信号のエッジが「clk
1」の立ち上がりエッジと同期していれば（ステップＳ
２６０のＹｅｓ）、ＣＰＵ１６は、ステップＳ２５０で
抽出されたプロセス文あるいは同時処理文がフリップフ
ロップのみを表現する記述であるかを判定する。フリッ
プフロップ以外の回路を表現する記述が含まれている場
合は、フリップフロップのみを表現する記述とフリップ
フロップ以外の回路を表現する記述とに分離する。
【０１０６】そしてＣＰＵ１６は、メモリ１４が予め格
納していたデータからフリップフロップを表現する記述
を取り出し、ステップＳ２５０で抽出されたプロセス文
あるいは同時処理文に表現されているフリップフロップ
と同じデータ入力を持つフリップフロップを表現する記
述として新たにＨＤＬによる記述に追加したのち（ステ
ップＳ２７０）、ステップＳ２９０に移行する。
納していたデータからフリップフロップを表現する記述
を取り出し、ステップＳ２５０で抽出されたプロセス文
あるいは同時処理文に表現されているフリップフロップ
と同じデータ入力を持つフリップフロップを表現する記
述として新たにＨＤＬによる記述に追加したのち（ステ
ップＳ２７０）、ステップＳ２９０に移行する。
【０１０７】一方、ステップＳ２４０において抽出され
たプロセス文あるいは同期処理文の入力信号のエッジが
「clk1」の立ち上がりエッジと同期しておらず「clk1」
の立ち下がりエッジと同期していれば（ステップＳ２６
０のＮｏ）、ＣＰＵ１６は、ステップＳ２５０で抽出さ
れたプロセス文あるいは同時処理文がフリップフロップ
のみを表現する記述であるかを判定する。フリップフロ
ップ以外の回路を表現する記述が含まれている場合は、
フリップフロップのみを表現する記述とフリップフロッ
プ以外の回路を表現する記述とに分離する。
たプロセス文あるいは同期処理文の入力信号のエッジが
「clk1」の立ち上がりエッジと同期しておらず「clk1」
の立ち下がりエッジと同期していれば（ステップＳ２６
０のＮｏ）、ＣＰＵ１６は、ステップＳ２５０で抽出さ
れたプロセス文あるいは同時処理文がフリップフロップ
のみを表現する記述であるかを判定する。フリップフロ
ップ以外の回路を表現する記述が含まれている場合は、
フリップフロップのみを表現する記述とフリップフロッ
プ以外の回路を表現する記述とに分離する。
【０１０８】そしてＣＰＵ１６は、メモリ１４が予め格
納していたデータからフリップフロップを表現する記述
を取り出し、ステップＳ２５０で抽出されたプロセス文
あるいは同時処理文に表現されているフリップフロップ
の出力をデータ入力とするフリップフロップを表現する
記述として新たにＨＤＬによる記述に追加したのち（ス
テップＳ２８０）、ステップＳ２９０に移行する。
納していたデータからフリップフロップを表現する記述
を取り出し、ステップＳ２５０で抽出されたプロセス文
あるいは同時処理文に表現されているフリップフロップ
の出力をデータ入力とするフリップフロップを表現する
記述として新たにＨＤＬによる記述に追加したのち（ス
テップＳ２８０）、ステップＳ２９０に移行する。
【０１０９】尚、ステップＳ２１０で図２０のＨＤＬに
よる記述を入力しているので、ステップＳ２４０で抽出
された同時処理文Ｂ１の入力信号のエッジはクロック信
号の立ち上がりエッジと同期する。したがって、ＣＰＵ
１６はステップＳ２８０の処理は行わずステップＳ２７
０の処理を行う。具体的には、以下のような処理を行
う。
よる記述を入力しているので、ステップＳ２４０で抽出
された同時処理文Ｂ１の入力信号のエッジはクロック信
号の立ち上がりエッジと同期する。したがって、ＣＰＵ
１６はステップＳ２８０の処理は行わずステップＳ２７
０の処理を行う。具体的には、以下のような処理を行
う。
【０１１０】プロセス文Ａ１の記述のうちフリップフロ
ップ以外を表現する部分を分離して、図１２のプロセス
文Ａ２として追加する。さらに、フリップフロップのデ
ータ入力端子に入力されるデータ信号を示す新たな信号
名「data_input_to_ff1」を新たに導入する。それに伴
い、プロセス文Ａ１を図１２のプロセス文Ａ３に変更す
る。つまり、プロセス文Ａ１をプロセス文Ａ２とプロセ
ス文Ａ３とに分離する。このような分離を行っても、論
理的には分離前と等価である。
ップ以外を表現する部分を分離して、図１２のプロセス
文Ａ２として追加する。さらに、フリップフロップのデ
ータ入力端子に入力されるデータ信号を示す新たな信号
名「data_input_to_ff1」を新たに導入する。それに伴
い、プロセス文Ａ１を図１２のプロセス文Ａ３に変更す
る。つまり、プロセス文Ａ１をプロセス文Ａ２とプロセ
ス文Ａ３とに分離する。このような分離を行っても、論
理的には分離前と等価である。
【０１１１】そして、信号「data_input_to_ff1」をデ
ータ入力端子に入力するフリップフロップを表現するプ
ロセス文を新たにＨＤＬによる記述に追加する。以上が
ステップ２７０における具体的な処理である。
ータ入力端子に入力するフリップフロップを表現するプ
ロセス文を新たにＨＤＬによる記述に追加する。以上が
ステップ２７０における具体的な処理である。
【０１１２】ステップＳ２９０では、ＣＰＵ１６は、メ
モリ１４が予め格納していたデータからインバータを表
現する記述を取り出し、クロック信号を入力するインバ
ータを表現する記述としてＨＤＬによる記述に追加す
る。すなわち、ＣＰＵ１６は新たな信号名「inv_clk1」
を導入し、図１２に示す同時処理文Ｂ２を新たにＨＤＬ
による記述に追加する。
モリ１４が予め格納していたデータからインバータを表
現する記述を取り出し、クロック信号を入力するインバ
ータを表現する記述としてＨＤＬによる記述に追加す
る。すなわち、ＣＰＵ１６は新たな信号名「inv_clk1」
を導入し、図１２に示す同時処理文Ｂ２を新たにＨＤＬ
による記述に追加する。
【０１１３】そしてＣＰＵ１６は、その追加した記述に
表現されているインバータの出力がステップＳ２７０ま
たはステップＳ２８０において追加した記述に表現され
ているフリップフロップのクロック入力に接続されるよ
うにＨＤＬによる記述を書き換える（ステップＳ３０
０）。すなわち、信号「inv_clk1」をステップＳ２７０
またはステップＳ２８０で追加したプロセス文中の「ev
ent」に導入する。そうすると、図１２に示すプロセス
文Ａ４となる。
表現されているインバータの出力がステップＳ２７０ま
たはステップＳ２８０において追加した記述に表現され
ているフリップフロップのクロック入力に接続されるよ
うにＨＤＬによる記述を書き換える（ステップＳ３０
０）。すなわち、信号「inv_clk1」をステップＳ２７０
またはステップＳ２８０で追加したプロセス文中の「ev
ent」に導入する。そうすると、図１２に示すプロセス
文Ａ４となる。
【０１１４】次にＣＰＵ１６は、メモリ１４が予め格納
していたデータからＡＮＤゲートを表現する記述を取り
出してＨＤＬによる記述に追加する（ステップＳ３１
０）。
していたデータからＡＮＤゲートを表現する記述を取り
出してＨＤＬによる記述に追加する（ステップＳ３１
０）。
【０１１５】また、ステップＳ２４０で抽出したプロセ
ス文あるいは同時処理文の出力と、ステップＳ２７０又
はステップＳ２８０で追加した記述に表現されているフ
リップフロップの出力とを、その追加した記述に表現さ
れているＡＮＤゲートの入力に接続するために、新たな
信号名「gate1_tmp」を導入してＨＤＬによる記述を書
き換える（ステップＳ３２０）。そうすると、プロセス
文Ｂ１は図１２に示す同時処理文Ｂ３に変更される。
ス文あるいは同時処理文の出力と、ステップＳ２７０又
はステップＳ２８０で追加した記述に表現されているフ
リップフロップの出力とを、その追加した記述に表現さ
れているＡＮＤゲートの入力に接続するために、新たな
信号名「gate1_tmp」を導入してＨＤＬによる記述を書
き換える（ステップＳ３２０）。そうすると、プロセス
文Ｂ１は図１２に示す同時処理文Ｂ３に変更される。
【０１１６】そしてＣＰＵ１６は、ステップＳ３１０で
追加した記述に表現されているＡＮＤゲートの出力信号
を、ステップＳ２３０で抽出したプロセス文あるいは同
時処理文の出力信号と同一にするようにＨＤＬによる記
述を書き換え（ステップＳ３３０）、フローを終了す
る。そうすると、ステップＳ３１０で追加した記述は図
１２に示す同期処理文Ｂ４となる。
追加した記述に表現されているＡＮＤゲートの出力信号
を、ステップＳ２３０で抽出したプロセス文あるいは同
時処理文の出力信号と同一にするようにＨＤＬによる記
述を書き換え（ステップＳ３３０）、フローを終了す
る。そうすると、ステップＳ３１０で追加した記述は図
１２に示す同期処理文Ｂ４となる。
【０１１７】さらにＣＰＵ１６は、フロー処理を行って
修正されたＨＤＬによる記述を修正結果としてハードデ
ィスク１３に格納する。図１０の回路修正装置がこのよ
うな処理を行うことによって、図２０に示すＨＤＬによ
る記述が修正され、図１２に示すＨＤＬによる記述に変
更される。図１２に示すＨＤＬによる記述は、図９のク
ロック同期回路を表現している。尚、図１２に示すＨＤ
Ｌによる記述は、図９のクロック同期回路の一部２１と
論理的に等価となる記述以外は省略している。
修正されたＨＤＬによる記述を修正結果としてハードデ
ィスク１３に格納する。図１０の回路修正装置がこのよ
うな処理を行うことによって、図２０に示すＨＤＬによ
る記述が修正され、図１２に示すＨＤＬによる記述に変
更される。図１２に示すＨＤＬによる記述は、図９のク
ロック同期回路を表現している。尚、図１２に示すＨＤ
Ｌによる記述は、図９のクロック同期回路の一部２１と
論理的に等価となる記述以外は省略している。
【０１１８】この後、修正されたＨＤＬによる記述を論
理合成する際に、設計者が遅延時間に対する制約を適切
に与えて論理合成すれば、追加された回路部分を含めた
クロック同期回路全体が動作可能であるかを設計者が判
断できる。また、クロック同期回路が動作可能で有る場
合、遅延時間のみならず、ファンアウト数や信号遷移時
間等のその他の制約も含めて調整できる。これにより、
回路図情報やネットリストを用いた場合よりも意図通り
に動作する可能性の高いクロック同期回路を論理合成す
ることができ、設計したクロック同期回路の信頼性が高
くなる。
理合成する際に、設計者が遅延時間に対する制約を適切
に与えて論理合成すれば、追加された回路部分を含めた
クロック同期回路全体が動作可能であるかを設計者が判
断できる。また、クロック同期回路が動作可能で有る場
合、遅延時間のみならず、ファンアウト数や信号遷移時
間等のその他の制約も含めて調整できる。これにより、
回路図情報やネットリストを用いた場合よりも意図通り
に動作する可能性の高いクロック同期回路を論理合成す
ることができ、設計したクロック同期回路の信頼性が高
くなる。
【０１１９】
【発明の効果】本発明によると、ゲーティッド生成回路
は、継続して変化するクロック信号の立ち上がり又は立
ち下がりエッジのいずれか一方に反転タイミングが同期
する第１のゲート信号と、前記第１のゲート信号に対し
て前記クロック信号の半周期分だけ位相がずれた第２の
ゲート信号と、に基づいて前記クロック信号の出力をＯ
Ｎ／ＯＦＦ制御するので、配置配線で定まる遅延時間に
よって前記クロック信号の立ち上がり又は立ち下がりエ
ッジに対して前記第１のゲート信号や前記第２のゲート
信号の反転タイミングがずれた場合でも、グリッジが発
生することがない。これにより、冗長な回路を挿入する
などして配置配線をやり直したり再設計をして遅延時間
を調整する必要がなくなる。
は、継続して変化するクロック信号の立ち上がり又は立
ち下がりエッジのいずれか一方に反転タイミングが同期
する第１のゲート信号と、前記第１のゲート信号に対し
て前記クロック信号の半周期分だけ位相がずれた第２の
ゲート信号と、に基づいて前記クロック信号の出力をＯ
Ｎ／ＯＦＦ制御するので、配置配線で定まる遅延時間に
よって前記クロック信号の立ち上がり又は立ち下がりエ
ッジに対して前記第１のゲート信号や前記第２のゲート
信号の反転タイミングがずれた場合でも、グリッジが発
生することがない。これにより、冗長な回路を挿入する
などして配置配線をやり直したり再設計をして遅延時間
を調整する必要がなくなる。
【０１２０】また、本発明によると、回路図情報又はネ
ットリストの修正方法は、継続して変化するクロック信
号の立ち上がりエッジにデータ信号の反転タイミングが
同期するように前記クロック信号に応じて前記データ信
号を遅延させることによって生成される第１のゲート信
号に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制
御するゲーティッドクロック生成回路を備えたクロック
同期回路の回路図情報又はネットリストに対して前記ク
ロック信号を反転させるインバータを追加するステップ
と、前記第１のゲート信号を生成しているフリップフロ
ップを前記回路図情報又はネットリストから検索するス
テップと、前記第１のゲート信号を生成しているフリッ
プフロップのデータ入力とデータ入力を同一にし且つ前
記インバータが出力する信号をクロック入力とするフリ
ップフロップを前記回路図情報又はネットリストに追加
するステップと、追加したフリップフロップが出力する
信号と修正前のゲーティッドクロック生成回路が出力し
ていた信号との論理積を出力するＡＮＤゲートを前記回
路図情報又はネットリストに追加するステップと、追加
したＡＮＤゲートが出力する信号を修正後のゲーティッ
ドクロック生成回路の出力信号とするステップと、を有
するので、前記第１のゲート信号に基づいてクロック信
号の出力をＯＮ／ＯＦＦ制御するゲーティッドクロック
生成回路を備えたクロック同期回路の回路図情報又はネ
ットリストを、前記第１のゲート信号及び前記第１のゲ
ート信号に対して前記クロック信号の半周期分だけ位相
が進んだ第２のゲート信号に基づいてクロック信号の出
力をＯＮ／ＯＦＦ制御するゲーティッドクロック生成回
路を備えたクロック同期回路の回路図情報又はネットリ
ストに修正することができる。これにより、設計者は従
来と同様に前記第１のゲート信号に基づいてクロック信
号の出力をＯＮ／ＯＦＦ制御するゲーティッドクロック
生成回路を備えたクロック同期回路を設計すればよく、
クロック信号の種類を増やして設計を行う必要がなくな
る。
ットリストの修正方法は、継続して変化するクロック信
号の立ち上がりエッジにデータ信号の反転タイミングが
同期するように前記クロック信号に応じて前記データ信
号を遅延させることによって生成される第１のゲート信
号に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制
御するゲーティッドクロック生成回路を備えたクロック
同期回路の回路図情報又はネットリストに対して前記ク
ロック信号を反転させるインバータを追加するステップ
と、前記第１のゲート信号を生成しているフリップフロ
ップを前記回路図情報又はネットリストから検索するス
テップと、前記第１のゲート信号を生成しているフリッ
プフロップのデータ入力とデータ入力を同一にし且つ前
記インバータが出力する信号をクロック入力とするフリ
ップフロップを前記回路図情報又はネットリストに追加
するステップと、追加したフリップフロップが出力する
信号と修正前のゲーティッドクロック生成回路が出力し
ていた信号との論理積を出力するＡＮＤゲートを前記回
路図情報又はネットリストに追加するステップと、追加
したＡＮＤゲートが出力する信号を修正後のゲーティッ
ドクロック生成回路の出力信号とするステップと、を有
するので、前記第１のゲート信号に基づいてクロック信
号の出力をＯＮ／ＯＦＦ制御するゲーティッドクロック
生成回路を備えたクロック同期回路の回路図情報又はネ
ットリストを、前記第１のゲート信号及び前記第１のゲ
ート信号に対して前記クロック信号の半周期分だけ位相
が進んだ第２のゲート信号に基づいてクロック信号の出
力をＯＮ／ＯＦＦ制御するゲーティッドクロック生成回
路を備えたクロック同期回路の回路図情報又はネットリ
ストに修正することができる。これにより、設計者は従
来と同様に前記第１のゲート信号に基づいてクロック信
号の出力をＯＮ／ＯＦＦ制御するゲーティッドクロック
生成回路を備えたクロック同期回路を設計すればよく、
クロック信号の種類を増やして設計を行う必要がなくな
る。
【０１２１】また、本発明によると、回路図情報又はネ
ットリストの修正方法は、継続して変化するクロック信
号の立ち下がりエッジにデータ信号の反転タイミングが
同期するように前記クロック信号に応じて前記データ信
号を遅延させることによって生成される第１のゲート信
号に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制
御するゲーティッドクロック生成回路を備えたクロック
同期回路の回路図情報又はネットリストから前記第１の
ゲート信号を生成しているフリップフロップを検索する
ステップと、前記第１のゲート信号を生成しているフリ
ップフロップが出力する信号をデータ入力とし且つ前記
クロック信号をクロック入力とするフリップフロップを
前記回路図情報又はネットリストに追加するステップ
と、追加したフリップフロップの出力信号と修正前のゲ
ーティッドクロック生成回路の出力信号との論理積を出
力するＡＮＤゲートを前記回路図情報又はネットリスト
に追加するステップと、追加したＡＮＤゲートの出力信
号を修正後のゲーティッドクロック生成回路の出力信号
とするステップと、を有するので、前記第１のゲート信
号に基づいてクロック信号の出力をＯＮ／ＯＦＦ制御す
るゲーティッドクロック生成回路を備えたクロック同期
回路の回路図情報又はネットリストを、前記第１のゲー
ト信号及び前記第１のゲート信号に対して前記クロック
信号の半周期分だけ位相が遅れた第２のゲート信号に基
づいてクロック信号の出力をＯＮ／ＯＦＦ制御するゲー
ティッドクロック生成回路を備えたクロック同期回路の
回路図情報又はネットリストに修正することができる。
これにより、設計者は従来と同様に前記第１のゲート信
号に基づいてクロック信号の出力をＯＮ／ＯＦＦ制御す
るゲーティッドクロック生成回路を備えたクロック同期
回路を設計すればよく、クロック信号の種類を増やして
設計を行う必要がなくなる。
ットリストの修正方法は、継続して変化するクロック信
号の立ち下がりエッジにデータ信号の反転タイミングが
同期するように前記クロック信号に応じて前記データ信
号を遅延させることによって生成される第１のゲート信
号に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制
御するゲーティッドクロック生成回路を備えたクロック
同期回路の回路図情報又はネットリストから前記第１の
ゲート信号を生成しているフリップフロップを検索する
ステップと、前記第１のゲート信号を生成しているフリ
ップフロップが出力する信号をデータ入力とし且つ前記
クロック信号をクロック入力とするフリップフロップを
前記回路図情報又はネットリストに追加するステップ
と、追加したフリップフロップの出力信号と修正前のゲ
ーティッドクロック生成回路の出力信号との論理積を出
力するＡＮＤゲートを前記回路図情報又はネットリスト
に追加するステップと、追加したＡＮＤゲートの出力信
号を修正後のゲーティッドクロック生成回路の出力信号
とするステップと、を有するので、前記第１のゲート信
号に基づいてクロック信号の出力をＯＮ／ＯＦＦ制御す
るゲーティッドクロック生成回路を備えたクロック同期
回路の回路図情報又はネットリストを、前記第１のゲー
ト信号及び前記第１のゲート信号に対して前記クロック
信号の半周期分だけ位相が遅れた第２のゲート信号に基
づいてクロック信号の出力をＯＮ／ＯＦＦ制御するゲー
ティッドクロック生成回路を備えたクロック同期回路の
回路図情報又はネットリストに修正することができる。
これにより、設計者は従来と同様に前記第１のゲート信
号に基づいてクロック信号の出力をＯＮ／ＯＦＦ制御す
るゲーティッドクロック生成回路を備えたクロック同期
回路を設計すればよく、クロック信号の種類を増やして
設計を行う必要がなくなる。
【０１２２】また、本発明によると、ハードウェア記述
による記述の修正方法は、継続して変化するクロック信
号の立ち上がりエッジにデータ信号の反転タイミングが
同期するように前記クロック信号に応じて前記データ信
号を遅延させることによって生成される第１のゲート信
号に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制
御するゲーティッドクロック生成回路を備えたクロック
同期回路を表現する論理合成前のＨＤＬによる記述に対
して前記クロック信号を反転させるインバータを表現す
るＨＤＬによる記述を追加するステップと、前記第１の
ゲート信号を生成しているフリップフロップを表現する
記述を前記クロック同期回路を表現する論理合成前のＨ
ＤＬによる記述から検索するステップと、前記第１のゲ
ート信号を生成しているフリップフロップのデータ入力
とデータ入力を同一にし且つ前記インバータが出力する
信号をクロック入力とするフリップフロップを表現する
ＨＤＬによる記述を前記クロック同期回路を表現する論
理合成前のＨＤＬによる記述に追加するステップと、追
加したフリップフロップが出力する信号と修正前のゲー
ティッドクロック生成回路が出力していた信号との論理
積を出力するＡＮＤゲートを表現するＨＤＬによる記述
を前記クロック同期回路を表現する論理合成前のＨＤＬ
による記述に追加するステップと、追加したＡＮＤゲー
トが出力する信号を修正後のゲーティッドクロック生成
回路の出力信号とするように前記クロック同期回路を表
現する論理合成前のＨＤＬによる記述を書き換えるステ
ップと、を有するので、前記第１のゲート信号に基づい
てクロック信号の出力をＯＮ／ＯＦＦ制御するゲーティ
ッドクロック生成回路を備えたクロック同期回路を表現
する論理合成前のＨＤＬによる記述を、前記第１のゲー
ト信号及び前記第１のゲート信号に対して前記クロック
信号の半周期分だけ位相が進んだ第２のゲート信号に基
づいてクロック信号の出力をＯＮ／ＯＦＦ制御するゲー
ティッドクロック生成回路を備えたクロック同期回路を
表現する論理合成前のＨＤＬによる記述に修正すること
ができる。これにより、設計者は従来と同様に前記第１
のゲート信号に基づいてクロック信号の出力をＯＮ／Ｏ
ＦＦ制御するゲーティッドクロック生成回路を備えたク
ロック同期回路を設計すればよく、クロック信号の種類
を増やして設計を行う必要がなくなる。また、論理合成
前のＨＤＬによる記述を用いて修正を行っているので、
論理合成の際に遅延時間に対する制約を満たすかどうか
を判断することができ、正常に動作する回路であるかを
確認することができる。また、論理合成時に遅延時間を
含めた最適化を行うことも可能となる。これにより、ク
ロック同期回路の信頼性が向上する。
による記述の修正方法は、継続して変化するクロック信
号の立ち上がりエッジにデータ信号の反転タイミングが
同期するように前記クロック信号に応じて前記データ信
号を遅延させることによって生成される第１のゲート信
号に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制
御するゲーティッドクロック生成回路を備えたクロック
同期回路を表現する論理合成前のＨＤＬによる記述に対
して前記クロック信号を反転させるインバータを表現す
るＨＤＬによる記述を追加するステップと、前記第１の
ゲート信号を生成しているフリップフロップを表現する
記述を前記クロック同期回路を表現する論理合成前のＨ
ＤＬによる記述から検索するステップと、前記第１のゲ
ート信号を生成しているフリップフロップのデータ入力
とデータ入力を同一にし且つ前記インバータが出力する
信号をクロック入力とするフリップフロップを表現する
ＨＤＬによる記述を前記クロック同期回路を表現する論
理合成前のＨＤＬによる記述に追加するステップと、追
加したフリップフロップが出力する信号と修正前のゲー
ティッドクロック生成回路が出力していた信号との論理
積を出力するＡＮＤゲートを表現するＨＤＬによる記述
を前記クロック同期回路を表現する論理合成前のＨＤＬ
による記述に追加するステップと、追加したＡＮＤゲー
トが出力する信号を修正後のゲーティッドクロック生成
回路の出力信号とするように前記クロック同期回路を表
現する論理合成前のＨＤＬによる記述を書き換えるステ
ップと、を有するので、前記第１のゲート信号に基づい
てクロック信号の出力をＯＮ／ＯＦＦ制御するゲーティ
ッドクロック生成回路を備えたクロック同期回路を表現
する論理合成前のＨＤＬによる記述を、前記第１のゲー
ト信号及び前記第１のゲート信号に対して前記クロック
信号の半周期分だけ位相が進んだ第２のゲート信号に基
づいてクロック信号の出力をＯＮ／ＯＦＦ制御するゲー
ティッドクロック生成回路を備えたクロック同期回路を
表現する論理合成前のＨＤＬによる記述に修正すること
ができる。これにより、設計者は従来と同様に前記第１
のゲート信号に基づいてクロック信号の出力をＯＮ／Ｏ
ＦＦ制御するゲーティッドクロック生成回路を備えたク
ロック同期回路を設計すればよく、クロック信号の種類
を増やして設計を行う必要がなくなる。また、論理合成
前のＨＤＬによる記述を用いて修正を行っているので、
論理合成の際に遅延時間に対する制約を満たすかどうか
を判断することができ、正常に動作する回路であるかを
確認することができる。また、論理合成時に遅延時間を
含めた最適化を行うことも可能となる。これにより、ク
ロック同期回路の信頼性が向上する。
【０１２３】また、本発明によると、ハードウェア記述
による記述の修正方法は、継続して変化するクロック信
号の立ち下がりエッジにデータ信号の反転タイミングが
同期するように前記クロック信号に応じて前記データ信
号を遅延させることによって生成される第１のゲート信
号に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制
御するゲーティッドクロック生成回路を備えたクロック
同期回路を表現する論理合成前のＨＤＬによる記述から
前記第１のゲート信号を生成しているフリップフロップ
を表現する記述を検索するステップと、前記第１のゲー
ト信号を生成しているフリップフロップが出力する信号
をデータ入力とし且つ前記クロック信号をクロック入力
とするフリップフロップを表現するＨＤＬによる記述を
前記クロック同期回路を表現する論理合成前のＨＤＬに
よる記述に追加するステップと、追加したフリップフロ
ップが出力する信号と修正前のゲーティッドクロック生
成回路が出力していた信号との論理積を出力するＡＮＤ
ゲートを表現するＨＤＬによる記述を前記クロック同期
回路を表現する論理合成前のＨＤＬによる記述に追加す
るステップと、追加したＡＮＤゲートが出力する信号を
修正後のゲーティッドクロック生成回路の出力信号とす
るように前記クロック同期回路を表現する論理合成前の
ＨＤＬによる記述を書き換えるステップと、を有するの
で、前記第１のゲート信号に基づいてクロック信号の出
力をＯＮ／ＯＦＦ制御するゲーティッドクロック生成回
路を備えたクロック同期回路を表現する論理合成前のＨ
ＤＬによる記述を、前記第１のゲート信号及び前記第１
のゲート信号に対して前記クロック信号の半周期分だけ
位相が遅れた第２のゲート信号に基づいてクロック信号
の出力をＯＮ／ＯＦＦ制御するゲーティッドクロック生
成回路を備えたクロック同期回路を表現する論理合成前
のＨＤＬによる記述に修正することができる。これによ
り、設計者は従来と同様に前記第１のゲート信号に基づ
いてクロック信号の出力をＯＮ／ＯＦＦ制御するゲーテ
ィッドクロック生成回路を備えたクロック同期回路を設
計すればよく、クロック信号の種類を増やして設計を行
う必要がなくなる。また、論理合成前のＨＤＬによる記
述を用いて修正を行っているので、論理合成の際に遅延
時間に対する制約を満たすかどうかを判断することがで
き、正常に動作する回路であるかを確認することができ
る。また、論理合成時に遅延時間を含めた最適化を行う
ことも可能となる。これにより、クロック同期回路の信
頼性が向上する。
による記述の修正方法は、継続して変化するクロック信
号の立ち下がりエッジにデータ信号の反転タイミングが
同期するように前記クロック信号に応じて前記データ信
号を遅延させることによって生成される第１のゲート信
号に基づいて前記クロック信号の出力をＯＮ／ＯＦＦ制
御するゲーティッドクロック生成回路を備えたクロック
同期回路を表現する論理合成前のＨＤＬによる記述から
前記第１のゲート信号を生成しているフリップフロップ
を表現する記述を検索するステップと、前記第１のゲー
ト信号を生成しているフリップフロップが出力する信号
をデータ入力とし且つ前記クロック信号をクロック入力
とするフリップフロップを表現するＨＤＬによる記述を
前記クロック同期回路を表現する論理合成前のＨＤＬに
よる記述に追加するステップと、追加したフリップフロ
ップが出力する信号と修正前のゲーティッドクロック生
成回路が出力していた信号との論理積を出力するＡＮＤ
ゲートを表現するＨＤＬによる記述を前記クロック同期
回路を表現する論理合成前のＨＤＬによる記述に追加す
るステップと、追加したＡＮＤゲートが出力する信号を
修正後のゲーティッドクロック生成回路の出力信号とす
るように前記クロック同期回路を表現する論理合成前の
ＨＤＬによる記述を書き換えるステップと、を有するの
で、前記第１のゲート信号に基づいてクロック信号の出
力をＯＮ／ＯＦＦ制御するゲーティッドクロック生成回
路を備えたクロック同期回路を表現する論理合成前のＨ
ＤＬによる記述を、前記第１のゲート信号及び前記第１
のゲート信号に対して前記クロック信号の半周期分だけ
位相が遅れた第２のゲート信号に基づいてクロック信号
の出力をＯＮ／ＯＦＦ制御するゲーティッドクロック生
成回路を備えたクロック同期回路を表現する論理合成前
のＨＤＬによる記述に修正することができる。これによ
り、設計者は従来と同様に前記第１のゲート信号に基づ
いてクロック信号の出力をＯＮ／ＯＦＦ制御するゲーテ
ィッドクロック生成回路を備えたクロック同期回路を設
計すればよく、クロック信号の種類を増やして設計を行
う必要がなくなる。また、論理合成前のＨＤＬによる記
述を用いて修正を行っているので、論理合成の際に遅延
時間に対する制約を満たすかどうかを判断することがで
き、正常に動作する回路であるかを確認することができ
る。また、論理合成時に遅延時間を含めた最適化を行う
ことも可能となる。これにより、クロック同期回路の信
頼性が向上する。
【図１】 本発明に係る第一実施形態のゲーティッ
ドクロック生成回路の構成を示す図である。
ドクロック生成回路の構成を示す図である。
【図２】 本発明に係る第二実施形態のゲーティッ
ドクロック生成回路の構成を示す図である。
ドクロック生成回路の構成を示す図である。
【図３】 図１のゲーティッドクロック生成回路の
動作を示すタイミングチャート図である。
動作を示すタイミングチャート図である。
【図４】 図３の期間Ｔ１〜Ｔ３での状態遷移を示
す図である。
す図である。
【図５】 図３の期間Ｔ４〜Ｔ６での状態遷移を示
す図である。
す図である。
【図６】 図２のゲーティッドクロック生成回路の
動作を示すタイミングチャート図である。
動作を示すタイミングチャート図である。
【図７】 図６の期間Ｔ７〜Ｔ９での状態遷移を示
す図である。
す図である。
【図８】 図６の期間Ｔ１０〜Ｔ１２での状態遷移
を示す図である。
を示す図である。
【図９】 図１のゲーティッドクロック生成回路を
備えるクロック同期回路の構成を示す図である。
備えるクロック同期回路の構成を示す図である。
【図１０】 回路修正装置の構成を示す図である。
【図１１】 ネットリストの修正処理を示すフロー
チャート図である。
チャート図である。
【図１２】 図９のクロック同期回路を表現するＨ
ＤＬによる記述を示す図である。
ＤＬによる記述を示す図である。
【図１３】 ＨＤＬによる記述の修正処理を示すフ
ローチャート図である。
ローチャート図である。
【図１４】 従来のゲーティッドクロック生成回路
の構成を示す図である。
の構成を示す図である。
【図１５】 図１４のゲーティッドクロック生成回
路の動作を示すタイミングチャート図である。
路の動作を示すタイミングチャート図である。
【図１６】 従来のゲーティッドクロック生成回路
の他の構成を示す図である。
の他の構成を示す図である。
【図１７】 図１６のゲーティッドクロック生成回
路の動作を示すタイミングチャート図である。
路の動作を示すタイミングチャート図である。
【図１８】 クロック同期回路の構成を示す図であ
る。
る。
【図１９】 図１４のゲーティッドクロック生成回
路を備えるクロック同期回路の構成を示す図である。
路を備えるクロック同期回路の構成を示す図である。
【図２０】 図１９のクロック同期回路を表現する
ＨＤＬによる記述を示す図である。
ＨＤＬによる記述を示す図である。
１、２、４、５ 入力端子 ３、６ 出力端子 １１ 入力装置 １２ 出力装置 １３ ハードディスク １４ メモリ １５ 記録媒体 １６ ＣＰＵ Ａ１〜Ａ４ プロセス文 Ｂ１〜Ｂ４ 同時処理文 ＡＮ１〜ＡＮ４ ＡＮＤゲート ＢＵＦ１〜ＢＵＦ５ バッファ・ゲート ＦＦ１〜ＦＦ４ フリップフロップ ＩＮＶ１〜ＩＮＶ３ インバータ
Claims (5)
- 【請求項１】データ信号及び継続して変化するクロック
信号を入力し、前記クロック信号の立ち上がりエッジ又
は立ち下がりエッジのいずれか一方に前記データ信号の
反転タイミングが同期するように前記クロック信号に応
じて前記データ信号を遅延させることによって第１のゲ
ート信号を生成する手段と、 前記クロック信号と前記データ信号又は前記第１のゲー
ト信号とを入力し、前記クロック信号に応じて前記デー
タ信号又は前記第１のゲート信号を遅延させることによ
って前記第１のゲート信号に対して前記クロック信号の
半周期分だけ位相がずれた第２のゲート信号を生成する
手段と、 前記第１のゲート信号及び前記第２のゲート信号に基づ
いて前記クロック信号の出力をＯＮ／ＯＦＦ制御する手
段と、 を備えることを特徴とするゲーティッドクロック生成回
路。 - 【請求項２】継続して変化するクロック信号の立ち上が
りエッジにデータ信号の反転タイミングが同期するよう
に前記クロック信号に応じて前記データ信号を遅延させ
ることによって生成される第１のゲート信号に基づいて
前記クロック信号の出力をＯＮ／ＯＦＦ制御するゲーテ
ィッドクロック生成回路を備えたクロック同期回路の回
路図情報又はネットリストに対して前記クロック信号を
反転させるインバータを追加するステップと、 前記第１のゲート信号を生成しているフリップフロップ
を前記回路図情報又はネットリストから検索するステッ
プと、 前記第１のゲート信号を生成しているフリップフロップ
のデータ入力とデータ入力を同一にし且つ前記インバー
タが出力する信号をクロック入力とするフリップフロッ
プを前記回路図情報又はネットリストに追加するステッ
プと、 追加したフリップフロップが出力する信号と修正前のゲ
ーティッドクロック生成回路が出力していた信号との論
理積を出力するＡＮＤゲートを前記回路図情報又はネッ
トリストに追加するステップと、 追加したＡＮＤゲートが出力する信号を修正後のゲーテ
ィッドクロック生成回路の出力信号とするステップと、 を有することを特徴とする回路図情報又はネットリスト
の修正方法。 - 【請求項３】継続して変化するクロック信号の立ち下が
りエッジにデータ信号の反転タイミングが同期するよう
に前記クロック信号に応じて前記データ信号を遅延させ
ることによって生成される第１のゲート信号に基づいて
前記クロック信号の出力をＯＮ／ＯＦＦ制御するゲーテ
ィッドクロック生成回路を備えたクロック同期回路の回
路図情報又はネットリストから前記第１のゲート信号を
生成しているフリップフロップを検索するステップと、 前記第１のゲート信号を生成しているフリップフロップ
が出力する信号をデータ入力とし且つ前記クロック信号
をクロック入力とするフリップフロップを前記回路図情
報又はネットリストに追加するステップと、 追加したフリップフロップの出力信号と修正前のゲーテ
ィッドクロック生成回路の出力信号との論理積を出力す
るＡＮＤゲートを前記回路図情報又はネットリストに追
加するステップと、 追加したＡＮＤゲートの出力信号を修正後のゲーティッ
ドクロック生成回路の出力信号とするステップと、 を有することを特徴とする回路図情報又はネットリスト
の修正方法。 - 【請求項４】継続して変化するクロック信号の立ち上が
りエッジにデータ信号の反転タイミングが同期するよう
に前記クロック信号に応じて前記データ信号を遅延させ
ることによって生成される第１のゲート信号に基づいて
前記クロック信号の出力をＯＮ／ＯＦＦ制御するゲーテ
ィッドクロック生成回路を備えたクロック同期回路を表
現する論理合成前のハードウェア記述言語による記述に
対して前記クロック信号を反転させるインバータを表現
するハードウェア記述言語による記述を前記クロック同
期回路を表現する論理合成前のハードウェア記述言語に
よる記述に追加するステップと、 前記第１のゲート信号を生成しているフリップフロップ
を表現する記述を前記クロック同期回路を表現する論理
合成前のハードウェア記述言語による記述から検索する
ステップと、 前記第１のゲート信号を生成しているフリップフロップ
のデータ入力とデータ入力を同一にし且つ前記インバー
タが出力する信号をクロック入力とするフリップフロッ
プを表現するハードウェア記述言語による記述を追加す
るステップと、 追加したフリップフロップが出力する信号と修正前のゲ
ーティッドクロック生成回路が出力していた信号との論
理積を出力するＡＮＤゲートを表現するハードウェア記
述言語による記述を前記クロック同期回路を表現する論
理合成前のハードウェア記述言語による記述に追加する
ステップと、 追加したＡＮＤゲートが出力する信号を修正後のゲーテ
ィッドクロック生成回路の出力信号とするように前記ク
ロック同期回路を表現する論理合成前のハードウェア記
述言語による記述を書き換えるステップと、 を有することを特徴とするハードウェア記述言語による
記述の修正方法。 - 【請求項５】継続して変化するクロック信号の立ち下が
りエッジにデータ信号の反転タイミングが同期するよう
に前記クロック信号に応じて前記データ信号を遅延させ
ることによって生成される第１のゲート信号に基づいて
前記クロック信号の出力をＯＮ／ＯＦＦ制御するゲーテ
ィッドクロック生成回路を備えたクロック同期回路を表
現する論理合成前のハードウェア記述言語による記述か
ら前記第１のゲート信号を生成しているフリップフロッ
プを表現する記述を検索するステップと、 前記第１のゲート信号を生成しているフリップフロップ
が出力する信号をデータ入力とし且つ前記クロック信号
をクロック入力とするフリップフロップを表現するハー
ドウェア記述言語による記述を前記クロック同期回路を
表現する論理合成前のハードウェア記述言語による記述
に追加するステップと、 追加したフリップフロップが出力する信号と修正前のゲ
ーティッドクロック生成回路が出力していた信号との論
理積を出力するＡＮＤゲートを表現するハードウェア記
述言語による記述を前記クロック同期回路を表現する論
理合成前のハードウェア記述言語による記述に追加する
ステップと、 追加したＡＮＤゲートが出力する信号を修正後のゲーテ
ィッドクロック生成回路の出力信号とするように前記ク
ロック同期回路を表現する論理合成前のハードウェア記
述言語による記述を書き換えるステップと、 を有することを特徴とするハードウェア記述言語による
記述の修正方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100885916B1 (ko) | 2007-02-28 | 2009-02-26 | 삼성전자주식회사 | 클럭 게이티드 회로 |
| US7917882B2 (en) * | 2007-10-26 | 2011-03-29 | Mips Technologies, Inc. | Automated digital circuit design tool that reduces or eliminates adverse timing constraints due to an inherent clock signal skew, and applications thereof |
| TWI743327B (zh) * | 2017-04-02 | 2021-10-21 | 南韓商三星電子股份有限公司 | 使用受控反相時脈之低電力整合時脈閘控單元 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3920830B2 (ja) * | 2003-09-19 | 2007-05-30 | 三洋電機株式会社 | インターフェース回路、データ処理回路、データ処理システム、集積回路 |
| JP4351941B2 (ja) * | 2004-03-26 | 2009-10-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| DE102004031669B3 (de) * | 2004-06-30 | 2006-02-09 | Infineon Technologies Ag | Taktsteuerzelle |
| JP4738216B2 (ja) * | 2006-03-13 | 2011-08-03 | 株式会社東芝 | 半導体集積回路装置、及びその回路挿入手法 |
| JP5460251B2 (ja) * | 2009-11-13 | 2014-04-02 | 株式会社日立製作所 | 情報処理装置 |
| US8984467B2 (en) * | 2011-08-17 | 2015-03-17 | Synopsys, Inc. | Method and apparatus for automatic relative placement generation for clock trees |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1563848A (en) * | 1977-02-09 | 1980-04-02 | Hewlett Packard Ltd | Cmi-encoder |
| US4368514A (en) * | 1980-04-25 | 1983-01-11 | Timeplex, Inc. | Multi-processor system |
| JPS6216615A (ja) * | 1985-07-15 | 1987-01-24 | Ricoh Co Ltd | ノイズ除去回路 |
| EP0309849A1 (de) * | 1987-09-28 | 1989-04-05 | Siemens Aktiengesellschaft | Anordnung zur Entzerrung der Impulsbreiten eines Digitalsignals |
| JPH02290322A (ja) | 1989-01-04 | 1990-11-30 | Nec Corp | クロック信号切替回路 |
| JPH0474206A (ja) | 1990-07-16 | 1992-03-09 | Nec Gumma Ltd | クロック切換回路 |
| US5315181A (en) * | 1993-07-07 | 1994-05-24 | Maxtor Corporation | Circuit for synchronous, glitch-free clock switching |
| TW379293B (en) * | 1994-04-01 | 2000-01-11 | Ibm | Apparatus and method for generating a clock in a microprocessor |
| JPH08330915A (ja) | 1995-05-29 | 1996-12-13 | Oki Electric Ind Co Ltd | クロック信号切替回路 |
| US5537062A (en) * | 1995-06-07 | 1996-07-16 | Ast Research, Inc. | Glitch-free clock enable circuit |
| US5980092A (en) * | 1996-11-19 | 1999-11-09 | Unisys Corporation | Method and apparatus for optimizing a gated clock structure using a standard optimization tool |
| US5808486A (en) * | 1997-04-28 | 1998-09-15 | Ag Communication Systems Corporation | Glitch free clock enable circuit |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100885916B1 (ko) | 2007-02-28 | 2009-02-26 | 삼성전자주식회사 | 클럭 게이티드 회로 |
| US7917882B2 (en) * | 2007-10-26 | 2011-03-29 | Mips Technologies, Inc. | Automated digital circuit design tool that reduces or eliminates adverse timing constraints due to an inherent clock signal skew, and applications thereof |
| TWI743327B (zh) * | 2017-04-02 | 2021-10-21 | 南韓商三星電子股份有限公司 | 使用受控反相時脈之低電力整合時脈閘控單元 |
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