JP2000305965A - クロックツリーシンセシス方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】ソフトマクロ内部のＦ／Ｆに供給されるクロッ
クラインを共通化し、ＬＳＩチップ内部に実装されるソ
フトマクロが保有する固有のスキュースペックを満足さ
せるＣＴＳ方法の提供。 【解決手段】回路接続情報に従ってチップ内にチップＣ
ＴＳバッファを均等配置するととも各回路ブロックの配
置及び配線を行い、配線処理データに基づきソフトマク
ロの外形情報を算出し、該ソフトマクロ外形情報を用い
てチップ上に配線された配線データとソフトマクロ内部
に配置されているチップＣＴＳバッファとの削除を行
い、ソフトマクロ内に、予め用意されたソフトマクロ専
用ＣＴＳバッファの中から前ソフトマクロスキュー仕様
に対応させて選択されたソフトマクロ専用ＣＴＳバッフ
ァを配置し、ソフトマクロ内の専用ＣＴＳバッファの配
置が完了した後に、チップ内のＣＴＳバッファの再配置
処理を行い、その際、チップＣＴＳバッファと前記ソフ
トマクロのクロックラインの接続はソフトマクロ仮想ク
ロック端子を用いて行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法及び装置に関し、特にクロックツリーシンセシ
ス方法に関する。

【０００２】

【従来の技術】例えばＳＯＣ（System On Chip；シス
テムオンチップ）に代表される、大規模ＬＳＩの開発過
程における、ＬＳＩチップ内に供給されるクロック供給
ラインに発生するクロック遅延差分（以後「クロックス
キュー」という）を低減させるための手法として、クロ
ックツリーシンセシス方法（Clock Tree Synthesys：
「ＣＴＳ」という）が用いられている。すなわち同期回
路を例えば最小サイクルで動作させるには、ＬＳＩチッ
プ内の全てのクロック使用回路にクロック信号を同一時
間で伝搬させることが必要とされており、このＣＴＳ
は、クロックスキューを最小化するため、クロック配線
網内にバッファ回路を最適化させて挿入し、ツリー状レ
イアウトを構成するものである。

【０００３】まず従来のＣＴＳについてその概略を説明
しておく。ＣＴＳを行うためには、回路ネットリスト内
のクロックラインに、ダミーＣＴＳバッファを一つ設
け、クロックラインによりすべてのフリップフロップ
（Ｆ／Ｆ）を接続する。

【０００４】図６は、従来のＣＴＳの処理工程を説明す
るためのフローチャートである。図６を参照すると、ま
ず回路ネットリスト読み込み処理で、設計された回路ネ
ットリスト情報の読み込み処理を行う（ステップ５０
１）。

【０００５】次に、ＣＴＳにより合成されるＣＴＳバッ
ファのＬＳＩチップ配置情報決定に利用されるＬＳＩチ
ップサイズ情報の設定を、チップエリア設定処理にて行
う（ステップ５０２）。

【０００６】ＣＴＳバッファのＬＳＩチップ上の配置位
置に関しては、ハードマクロ等を代表とする配置不可能
領域を除き、ＬＳＩチップ上にて、ＣＴＳバッファが均
等間隔となるように配置される（ステップ５０３）。

【０００７】次に回路ネットリストブロック配置処理に
おいて、回路ネットリスト内のブロックの配置を行う
（ステップ５０４）。

【０００８】最後に、配線処理において、回路ネットリ
スト情報に従い、レイアウト配線処理を行う（ステップ
５０５）。

【０００９】この配線処理においては、図７に示すよう
に、外部クロック入力端子６３からフリップフロップ
（Ｆ／Ｆ）のクロック端子までの間に接続されるＣＴＳ
バッファの段数が、すべてのフリップフロップについて
等しくなるように配線される（図７ではインバータ４
段）。

【００１０】またフリップフロップ（Ｆ／Ｆ）のクロッ
ク端子に接続される最終段のＣＴＳバッファについて
は、レイアウト配置上、フリップフロップ（Ｆ／Ｆ）に
クロック端子に最も近い位置にあるＣＴＳバッファと接
続される。

【００１１】この結果、回路ネットリスト情報内に、ソ
フトマクロを有している場合には、たとえソフトマクロ
内のフリップフロップ（Ｆ／Ｆ）に関するクロック供給
ラインを、回路ネットリスト上にて共通化を行おうとし
てもクロックラインの共通化として（例えば図４に示す
回路ネットリストが参照される）、レイアウト完了後の
ＬＳＩチップ上では、クロック供給ラインが異なる事態
が発生する。例えば図７を参照すると、ソフトマクロ１
０内のフリップフロップＦ／Ｆ１とＦ／Ｆ２のクロック
端子へは、それぞれ、バッファＩＮＶ８、ＩＮＶ１０の
出力に接続されたライン６１、６２からクロックが供給
される。このため、図８（ｂ）、図８（ｃ）に示すよう
に、ソフトマクロ内のフリップフロップＦ／Ｆ１とＦ／
Ｆ２のクロック端子間でクロックスキュー（ソフトマク
ロ内クロックスキュー）が生じる。

【００１２】このように、ソフトマクロ内部のフリップ
フロップＦ／Ｆに供給されるクロックラインを同一もの
とする等の制御は不可能であった。

【００１３】次にＣＴＳの作用について説明する。

【００１４】ＣＴＳは、回路ネットリスト情報内のダミ
ーＣＴＳバッファに接続されるすべてのフリップフロッ
プに供給されるクロックを、外部端子より入力されるク
ロック波形に対し、一定遅延以内（「チップＣＴＳスペ
ック」という；図８参照）に収めるもので、フリップフ
ロップに供給されるクロックスキューを一定時間以内に
収める。

【００１５】このチップＣＴＳスペックは、ＬＳＩチッ
プ規模の増大に伴い増大しており、例えば１０nsを超え
るスペックとなる状況も発生している。

【００１６】またＳＯＣ（シリコン・オン・チップ）等
に用いられるソフトマクロについてみると、ソフトマク
ロ自身で単一の機能を実現しており、このためソフトマ
クロ自体で、固有のクロックスキュースペック（「固有
スキュースペック」という）を有している。

【００１７】この固有スキュースペックについては、多
くの場合、チップＣＴＳスペックに比べると、その値は
小さなものとされており（通常１ns以下）、当然のこと
ながら、高精度が要求されることになる。

【００１８】

【発明が解決しようとする課題】上述したように、従来
のＣＴＳにおいては、ソフトマクロ内、ソフトマクロ外
を問わず、各フリップフロップ（Ｆ／Ｆ）に対して無条
件で、フリップフロップのクロック端子を、該フリップ
フロップの近傍に配置されているクロックバッファに接
続してしまうため、ソフトマクロ内に存在する複数のフ
リップフリップ（Ｆ／Ｆ）間において、高精度のスキュ
ースペックが要求されているにもかかわらず、チップＣ
ＴＳスペックを満足できる程度の結線しか実現できなか
った。

【００１９】このため、ソフトマクロ内に存在する複数
のフリップフリップ（Ｆ／Ｆ）間のクロックスキュー
が、ソフトマクロの固有スキュースペックを超え、ＬＳ
Ｉの誤動作を引き起こす原因ともなっていた。

【００２０】この問題に対処すべく、大規模ＬＳＩ開発
内にソフトマクロを利用する場合において、固有スキュ
ースペックを満足させるために創案された手法が、ＰＬ
Ｌ（Phaes Locked Loop；位相同期ループ）回路を用
いた階層化設計手法である。

【００２１】この階層化設計手法は、ＬＳＩチップ上を
機能別に分類し、その機能別分類マクロ内におけるクロ
ックスキューの解消のためにＰＬＬ回路を用いてクロッ
ク位相同期を行うようにしたものであり、クロックスキ
ューを解消し、固有スキュースペックを満足させるとと
もに、外部クロック入力と機能マクロ間のクロック供給
ラインに発生するクロックスキューについては、ＣＴＳ
手法を利用することでクロックスキューを低減するとい
うものである。

【００２２】図９は、階層化設計手法により設計された
ＬＳＩチップを模式的に示す図である。図９に示すよう
に、ソフトマクロ（機能マクロ）７０〜７２はいずれも
ＰＬＬ回路を備えており、ソフトマクロに入力されるク
ロック信号はＰＬＬ回路に入力され、ＰＬＬ回路の出力
は、クロックバッファを介して複数のフリップフロップ
のクロック入力端子に分配され（各パスのクロックバッ
ファの段数は等しい）、フリップフロップ（Ｆ／Ｆ）の
クロック入力端子に供給されるクロック信号がＰＬＬ回
路に入力され、ソフトマクロへ入力されるクロック信号
との位相合わせが行われる。

【００２３】しかしながら、こ階層化設計手法において
は、ＬＳＩ設計回路内で機能別分類（機能別に分類され
たマクロを「機能マクロ」という）を、回路ネットリス
ト情報上にて行わなければならず、回路設計における複
雑さを発生させるばかりか、機能マクロ内の固有マクロ
スペック解消に利用されるＰＬＬ回路を、機能マクロ毎
に具備することが必要とされ、設計回路規模、消費電力
を増大させる、という問題点を有している。

【００２４】また、機能マクロ毎のレイアウト工程を別
途必要とするため、設計フロー上の複雑化を発生させる
のみでなく、機能マクロ間の接続を行う設計階層（チッ
プ設計階層）においては、機能マクロ上の通過配線が不
可能となるためにレイアウト設計上の困難さを生じると
いう問題点も有している。

【００２５】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、ソフトマクロ内部
のフリップフロップに供給されるクロックラインを共通
化することを可能とする方法及び装置を提供することに
ある。

【００２６】また本発明の他の目的は、従来法では不可
能とされていた、ＬＳＩチップ内部に実装されるソフト
マクロが保有する固有のスキュースペックを満足させる
方法及び装置を提供することにある。これ以外の本発明
の目的、特徴等は以下の説明で容易に明らかとされるで
あろう。

【００２７】

【課題を解決するための手段】前記目的を達成する本発
明は、（ａ）入力された回路接続情報に従ってチップ内
に遅延均等用バッファを配置するととも各回路ブロック
の配置及び概略配線を行なうステップと、（ｂ）前記チ
ップの配置配線データに基づきソフトマクロの外形情報
を算出し、前記ソフトマクロ外形情報を用いて、前記チ
ップ上に配線された配線データと前記ソフトマクロ内部
に配置されている前記遅延均等用バッファとの削除を行
うステップと、（ｃ）前記ソフトマクロ外形に仮想クロ
ック端子を設定するステップと、（ｄ）前記ソフトマク
ロ外形情報を用いて、前記ソフトマクロ内に、予め用意
されたソフトマクロ専用の遅延均等用バッファの中から
前記ソフトマクロスキュー仕様に対応させて選択された
遅延均等用バッファを配置するステップと、（ｅ）前記
ソフトマクロ内の専用遅延均等用バッファの配置が完了
した後に、前記チップ内の前記ソフトマクロ以外の領域
に遅延均等用バッファを再配置し、前記ソフトマクロ内
の専用の遅延均等用バッファと、前記ソフトマクロ外の
遅延均等用バッファとのクロックラインの接続は、前記
ソフトマクロ仮想クロック端子を用いて行うステップ
と、を含み、前記ソフトマクロ内部のフリップフロップ
（Ｆ／Ｆ）に供給されるクロック配線を共通化可能とし
たことを特徴とする。

【００２８】また本発明は、半導体集積回路の自動設計
装置において、入力された回路接続情報に従ってチップ
内に遅延均等用バッファをＣＴＳ法で均等配置するとと
もに各ブロックの配置及び配線を行なう手段と、前記チ
ップの配置・配線データに基づきソフトマクロの外形情
報を算出し前記ソフトマクロ外形情報に基づき前記チッ
プ上に配線された配線と前記ソフトマクロ内部に配置さ
れている前記遅延均等用バッファとを削除する手段と、
前記ソフトマクロ外形情報を用いて、前記ソフトマクロ
内に、予め用意されたソフトマクロ専用の遅延均等用バ
ッファの中から前記ソフトマクロスキュー仕様に対応さ
せて選択された遅延均等用バッファをＣＴＳ法に従って
均等配置する手段と、前記チップ内の前記ソフトマクロ
以外の領域に遅延均等用バッファをＣＴＳ法に従って再
配置する手段と、を備える。

【００２９】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、クロックツリーシンセシス手法におい
て、ネットリストにてＬＳＩチップ内部に取り込まれる
機能マクロ（「ソフトマクロ」ともいう）内でＣＴＳバ
ッファを分離させ、ソフトマクロ専用の複数のＣＴＳバ
ッファを選択可能とするとともに、ソフトマクロ内部の
フリップフロップ（Ｆ／Ｆ）に供給されるクロック配線
を共通化することを可能とし、ソフトマクロの要求する
固有のクロックスキューを満足させるようにしたもので
ある。

【００３０】本発明は、（ａ）回路接続情報を入力する
ステップと、（ｂ）遅延均等用バッファ（「ＣＴＳバッ
ファ」という）のバッファ名及び遅延時間を規定したソ
フトマクロＣＴＳバッファ情報を入力し、ソフトマクロ
に要求されるクロックスキュー仕様から、前記ソフトマ
クロスキュー仕様を利用して、ソフトマクロで用いるＣ
ＴＳバッファを選択するステップと、（ｃ）前記回路接
続情報に従ってチップ内にＣＴＳバッファを配置するス
テップと、（ｄ）前記回路接続情報に従って前記チップ
内にブロックを配置・配線するステップと、（ｅ）ステ
ップ（ｄ）の配置配線結果データに基づきソフトマクロ
の外形情報を算出するステップと、（ｆ）前記ソフトマ
クロ外形情報を利用して、完了したチップ上の配線デー
タ、及びソフトマクロ内部に配置されているＣＴＳバッ
ファの削除を行うとともに、チップ内でＣＴＳバッファ
の配置禁止領域を設定するステップと、（ｇ）前記ソフ
トマクロ外形情報に対して、仮想クロック端子の生成を
行うステップと、（ｈ）前記ソフトマクロ外形情報を利
用して、前記ソフトマクロ内に前記選択されたＣＴＳバ
ッファを配置し、その際、前記ソフトマクロのクロック
供給ラインの開始点は、前記ソフトマクロ仮想クロック
端子を用いるステップと、（ｉ）前記ソフトマクロ内の
ＣＴＳバッファの配置が完了した後に、チップ内のＣＴ
Ｓバッファの再配置処理を行い、その際、ＣＴＳバッフ
ァとソフトマクロのクロックラインの接続は、前記ソフ
トマクロ仮想クロック端子を用いて行うステップと、
（ｊ）回路ブックの再配置・配線処理を行い、再配線処
理が完了した後のＬＳＩチップデータを利用して前記ソ
フトマクロ内のＣＴＳバッファの遅延値を算出し、前記
算出された遅延値に相当する遅延素子をＣＴＳバッファ
のネットに挿入するステップと、を含む。

【００３１】本発明は、半導体集積回路の自動設計装置
において、入力された回路接続情報に基づきチップ内の
クロックラインに遅延均等用バッファをＣＴＳ法に従っ
て配置するとともに回路ブロックの配置及び配線を行な
う手段（図１の１０１、１０５、１０６）と、配置・配
線データに基づきソフトマクロの外形情報を算出し、前
記ソフトマクロ外形情報に基づき前記チップ上に配線さ
れた配線と前記ソフトマクロ内部に配置されている前記
遅延均等用バッファとを削除する手段（図２の１０９−
１１１）と、前記ソフトマクロ外形に仮想クロック端子
を設定する手段（図２の１１３）と、前記ソフトマクロ
外形情報を用いて、前記ソフトマクロ内に、予め用意さ
れたソフトマクロ専用の遅延均等用バッファの中から前
記ソフトマクロスキュー仕様に対応させて選択された遅
延均等用バッファをＣＴＳ法に従って配置する手段（図
２の１１４）と、前記チップ内の前記ソフトマクロ以外
の領域に遅延均等用バッファをＣＴＳ法に従って再配置
・配線し、前記ソフトマクロ内の専用の遅延均等用バッ
ファと、前記ソフトマクロ外の遅延均等用バッファとの
クロックラインを接続する手段（図２の１１５、１１
６）と、を備える。また本発明においては、回路ブロッ
クの再配置配線が終了した後のデータに基づき、ソフト
マクロ内の遅延均等用バッファの遅延値を算出し、該遅
延値に相当する素子を遅延均等バッファのネットに挿入
する手段（図２の１１７、１１８）を備える。

【００３２】

【実施例】本発明の実施例について図面を参照して説明
する。図１及び図２は、本発明の一実施例の構成及び処
理手順を示す図である。図１及び図２を参照すると、本
発明は、ＣＴＳ合成を行う回路ネットリストの読み込み
処理を行う回路ネットリスト読み込み処理１０１と、Ｃ
ＴＳ合成の際に必要となるＬＳＩチップサイズの設定を
行うチップエリア設定処理１０２と、ネットリストによ
りＬＳＩチップに搭載されるソフトマクロのスキュース
ペックの読み込みを行うソフトマクロスキュースペック
読み込み処理１０３と、ソフトマクロ内に利用するＣＴ
Ｓバッファの選択を行うソフトマクロＣＴＳバッファ選
択処理１０４と、チップＣＴＳバッファの合成処理を行
うチップＣＴＳバッファ配置処理１０５と、回路ネット
リスト定義ブロックの配置を行う回路ネットリストブロ
ック配置処理１０６と、ネットリストブロック間の配線
処理を行う配線処理１０７と、を備えている。

【００３３】そして、ソフトマクロが存在する場合にお
いて、ソフトマクロ外形情報の算出を行うソフトマクロ
外形情報算出処理１０９と、配線処理の完了したＬＳＩ
チップデータより配線データの削除を行う配線データ削
除処理１１０と、配置済みとなったＬＳＩチップ上のＣ
ＴＳバッファの削除を行うソフトマクロ外形情報内ＣＴ
Ｓバッファ削除処理１１１と、チップＣＴＳバッファの
配置禁止領域の設定を行うチップＣＴＳバッファ配置禁
止領域設定処理１１２と、ソフトマクロ外形上に仮想ク
ロック端子を発生させるソフトマクロ仮想クロック端子
生成処理１１３と、ソフトマクロ内ＣＴＳバッファの合
成を行うソフトマクロＣＴＳ配置処理１１４と、一度Ｃ
ＴＳ合成が完了したＬＳＩチップデータについてＣＴＳ
再合成を行うチップＣＴＳ再配置処理１１５と、ＣＴＳ
再配置処理が完了した後に、ＬＳＩチップの配線処理を
行う再配線処理１１６と、ソフトマクロ内ＣＴＳネット
の配線遅延の算出を行うソフトマクロＣＴＳネット遅延
算出処理１１７と、ソフトマクロＣＴＳネット算出処理
にて算出された遅延値に相当する遅延素子を前記チップ
ＣＴＳ再配置処理により合成されたＣＴＳネットに挿入
するチップＣＴＳネット遅延挿入処理１１８とを備え、
またマクロフラグを参照してソフトマクロの有無を判断
する判断処理１０８を備え、ソフトマクロが存在しない
状態で、ＣＴＳ処理の高速化を同時に実現するため、マ
クロフラグが０の場合、ソフトマクロ外形情報算出処理
以降、前記チップＣＴＳネット遅延挿入処理をスキップ
させる条件分岐により構成されている。上記各処理は、
計算機支援設計（ＣＡＤ）システム、設計自動化（ＥＤ
Ａ）システムを構成するワークステーション等コンピュ
ータ上で実行されるプログラムによりその機能を実現す
るようにしてもよい。この場合、該プログラムを記録し
た記録媒体から該プログラムをコンピュータに読み出
し、主記憶にロードして実行することで、本発明を実施
することができる。

【００３４】図３は、本発明の一実施例におけるソフト
マクロＣＴＳバッファ定義ファイルの一例を示す図であ
る。図４は、本発明の一実施例を説明するための図であ
り、ＣＴＳ合成を行う回路ネットリスト図である。図５
は、本発明の一実施例を説明するための図であり、本発
明により合成されるＣＴＳを含むＬＳＩチップの回路構
成を模式的に示す図である。

【００３５】ソフトマクロＣＴＳバッファ定義ファイル
は、図３に示すように、各バッファ名（タイプ）とその
伝搬遅延時間の仕様が規定されている。

【００３６】以下、本発明の一実施例の処理・動作につ
いて、図１乃至図５を参照して説明する。まず、回路ネ
ットリスト読み込み処理（ステップ１０１）において、
回路ネットリスト情報１０の読み込みを行う。図４は、
読み込まれる回路ネットリストを模式的に示している。
図４に示すネットリストでは、ソフトマクロ２０内のフ
リップフロップＦ／Ｆ１、Ｆ／Ｆ２とソフトマクロ外の
フリップフロップＦ／Ｆ１〜Ｆ／Ｆ４へのクロック供給
ラインが共通化される仕様とされている。

【００３７】その後、チップエリア情報読み込み処理
（ステップ１０２）において、ＣＴＳ合成を行うＬＳＩ
チップサイズの設定を行う。

【００３８】その後、ソフトマクロスキュースペック読
み込み処理（ステップ１０３）において、ソフトマクロ
に要求されるクロックスキュースペック１１の読み込み
を行う。この読み込まれるスキュースペックについて
は、数値データ（例えば「100ps」）等からなる。

【００３９】また、ソフトマクロスキュースペック読み
込み処理（ステップ１０３）において、回路ネットリス
ト内にソフトマクロの有無判断を行うため、数値データ
が未定義もしくは「０ps」である場合には、ソフトマク
ロの有無を示すマクロフラグに“０”をセットする。

【００４０】この後、読み込まれたソフトマクロスキュ
ースペックを利用し、ソフトマクロＣＴＳバッファ選択
処理（ステップ１０４）において、ソフトマクロＣＴＳ
バッファ定義ファイル１２を参照して、ソフトマクロス
キュースペックに応じた遅延時間のＣＴＳバッファを選
択することで、ソフトマクロ内にて利用するＣＴＳバッ
ファの選択を完了する。

【００４１】その後、ＬＳＩチップ内でチップＣＴＳバ
ッファ配置処理（ステップ１０５）を行う。このチップ
ＣＴＳバッファ配置処理（ステップ１０５）において配
置されるチップＣＴＳバッファは、従来法のＣＴＳバッ
ファの配置と同様にして、ＬＳＩチップ内に均等配置さ
れる。

【００４２】チップＣＴＳバッファ配置処理（ステップ
１０５）が完了した後、回路ネットリストに存在するブ
ロックの配置処理を行い（ステップ１０６）、配線処理
を行う（ステップ１０７）。

【００４３】その後、マクロフラグの値を参照して、ソ
フトマクロの有無の判断を行う（ステップ１０８）。

【００４４】ここでは、ソフトマクロが存在しているた
め、ステップ１０８でNOの判定を行い、次のステップで
あるソフトマクロ外形情報算出処理（ステップ１０９）
に移る。一方、ソフトマクロが存在しない場合には処理
を終了する。

【００４５】次にステップ１０７で配線処理が終了した
チップデータを利用し、ソフトマクロの外形情報の算出
を行う（ステップ１０９）。

【００４６】ステップ１０９のソフトマクロ外形情報算
出処理が終了した後のチップデータを利用して、配線デ
ータ削除処理（ステップ１１０）では、ステップ１０７
にて完了したＬＳＩチップ上の配線データの削除を行
う。

【００４７】次に、ステップ１０９にて算出されたソフ
トマクロ外形情報を利用して、ソフトマクロ外形情報内
ＣＴＳバッファ削除処理（ステップ１１１）にて、ソフ
トマクロ内部に配置されているチップＣＴＳバッファの
削除を行う。

【００４８】次にステップ１０７にて作成された、ソフ
トマクロ外形情報を利用して、チップＣＴＳバッファ配
置禁止領域設定処理（ステップ１１２）において、ＬＳ
Ｉチップ内のＣＴＳバッファの配置禁止領域の設定を行
う。

【００４９】次に、ステップ９にて算出されたソフトマ
クロ外形情報に対して、仮想クロック端子の生成を行う
（ステップ１１３）。

【００５０】ステップ１１３まで終了したのち、ソフト
マクロ内部のＣＴＳバッファの配置処理を行う（ステッ
プ１１４）。このソフトマクロ内のＣＴＳバッファの配
置処理を行うために必要となるソフトマクロエリア情報
については、ステップ１０９にて算出されたソフトマク
ロ外形情報を利用する。

【００５１】また、ソフトマクロ内に配置を行うＣＴＳ
バッファ種類に関しては、ステップ１１４にて選択され
たＣＴＳバッファを利用する。

【００５２】また、クロック供給ラインの開始点（ＣＴ
Ｓバッファのネットリスト上のスタート点）に関して
は、ステップ１１３により生成された、ソフトマクロ仮
想クロック端子を利用する。

【００５３】これにより、ソフトマクロＣＴＳ合成処理
を専用のＣＴＳバッファを利用し、かつソフトマクロ内
部のＦ／Ｆに対するクロック供給ラインを共通化する事
が可能となり、ソフトマクロの有する固有ソフトマクロ
スキュースペックを満足する事が可能となる。

【００５４】ソフトマクロＣＴＳの合成が完了した後
に、チップ内のＣＴＳバッファの再配置処理を行う（ス
テップ１１５）。

【００５５】このチップＣＴＳ再配置処理については、
ステップ１１２で作成されたチップＣＴＳバッファ配置
禁止領域の設定により、ソフトマクロ内部に対するチッ
プＣＴＳバッファの配置は行われない。

【００５６】また、チップＣＴＳバッファとソフトマク
ロのクロックラインの接続に関しては、ステップ１１３
で設定されたソフトマクロ仮想クロック端子に接続を行
う。

【００５７】ここまでの工程により、ソフトマクロＣＴ
Ｓ合成処理ならびチップＣＴＳ合成処理が完了し、再度
ＬＳＩチップ内すべての再配線処理（ステップ１１６）
を行う。

【００５８】再配線処理が完了した後のＬＳＩチップデ
ータを利用し、ソフトマクロＣＴＳ遅延の算出を行う
（ステップ１１７）。

【００５９】その後、ステップ１１７にて算出された遅
延値に相当する遅延素子をチップＣＴＳネットに挿入を
行う（ステップ１１８）ことにより完了する。

【００６０】この遅延素子の挿入により、ソフトマクロ
ＣＴＳバッファの個別配置により発生する遅延差分が吸
収される。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
ソフトマクロ内部のＣＴＳバッファの配置処理と、チッ
プＣＴＳバッファの配置処理を、それぞれ種類の異なる
ＣＴＳバッファを利用して、分離して実行する構成とし
たことにより、ソフトマクロ内部のフリップフロップに
供給されるクロックラインを共通化することを可能とす
る、という効果を奏する。

【００６２】また本発明によれば、ソフトマクロ内のＣ
ＴＳバッファで保証するクロックスキューをソフトマク
ロ毎に個別に設定することができるため、従来法では不
可能とされていた、ＬＳＩチップ内部に実装されるソフ
トマクロが保有する固有のスキュースペックを満足させ
ることを容易に実現可能とする、という効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成及び処理を説明するた
めの図（その１）である。

【図２】本発明の一実施例の構成及び処理を説明するた
めの図（その２）である。

【図３】本発明の一実施例を説明するための図であり、
ソフトマクロＣＴＳバッファ定義ファイルの一例を示す
図である。

【図４】本発明の一実施例を説明するための図であり、
入力となる回路ネットリストの一例を示す図である。

【図５】本発明の一実施例を説明するための図であり、
作成されるＬＳＩチップの構成を模式的に示す図であ
る。

【図６】従来のＣＴＳ方法の処理手順を示すフローチャ
ートである。

【図７】従来のＣＴＳ方法により作成されるＬＳＩチッ
プの構成を模式的に示す図である。

【図８】従来のＣＴＳ方法により作成されたＬＳＩチッ
プにおけるタイミングチャートを示す図である。

【図９】従来の階層化設計手法により作成されるＬＳＩ
チップの構成を模式的に示す図である。

【符号の説明】

１０ 回路ネットリスト １１ ソフトマクロスキュースペック １２ ソフトマクロＣＴＳバッファ定義ファイル ２０ ソフトマクロ ２２ ダミーCTSバッファ ４０ ソフトマクロ ４１、４２ 遅延素子 ４３ 外部クロック端子 ６０ ソフトマクロ ６１、６２ クロックライン ６３ 外部クロック端子 ７０、７１ 機能マクロ ７２ ソフトマクロ ７３ 外部クロック端子 １０１ 回路ネットリスト読み込み処理 １０２ チップエリア設定処理 １０３ ソフトマクロスキュースペック読み込み処理 １０４ ソフトマクロＣＴＳバッファ選択処理 １０５ チップＣＴＳ合成処理 １０６ 回路ネットリストブロック配置処理 １０７ 配線処理 １０９ ソフトマクロ外形情報算出処理 １１０ 配線データ削除処理 １１１ ソフトマクロ外形情報内ＣＴＳバッファ削除処
理 １１２ チップＣＴＳバッファ配置禁止領域設定処理 １１３ ソフトマクロ仮想クロック端子生成処理 １１４ ソフトマクロＣＴＳ合成処理 １１５ チップＣＴＳ再合成処理 １１６ 再配線処理 １１７ ソフトマクロＣＴＳネット遅延算出処理 １１８ チップＣＴＳネット遅延挿入処理

フロントページの続き Ｆターム(参考） 5B046 AA08 BA03 BA05 5F064 AA04 BB19 BB26 DD02 DD04 DD10 DD14 DD25 EE02 EE03 EE05 EE47 EE54 HH06 HH11

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体集積回路の自動配置配線装置におい
   て、 入力された回路接続情報に従ってチップ内のクロックラ
   インに遅延均等用バッファをＣＴＳ（クロックツリーシ
   ンセシス）法で均等配置するとともに回路ブロックの配
   置及び配線を行なう手段と、 前記配置・配線処理結果データに基づき、ソフトマクロ
   の外形情報を算出し、前記ソフトマクロの外形情報に基
   づき、前記チップ上に配線された配線と前記ソフトマク
   ロ内部に配置されている前記遅延均等用バッファとを削
   除する手段と、 前記ソフトマクロの外形情報を用いて、前記ソフトマク
   ロ内に、予め用意されているソフトマクロ専用の遅延均
   等用バッファの中から前記ソフトマクロスキュー仕様に
   対応させて選択された遅延均等用バッファをＣＴＳ法に
   従って均等配置する手段と、 前記チップ内の前記ソフトマクロ以外の領域に遅延均等
   用バッファをＣＴＳ法に従って再配置する手段と、 を備えたことを特徴とする自動配置配線装置。
2. 【請求項２】（ａ）入力された回路接続情報に従ってチ
   ップ内に遅延均等用バッファを配置するととも回路ブロ
   ックの配置及び配線を行なうステップと、 （ｂ）前記チップの配置・配線データに基づき、ソフト
   マクロの外形情報を算出し、前記ソフトマクロ外形情報
   を用いて、前記チップ上に配線された配線データと前記
   ソフトマクロ内部の領域に配置されている前記遅延均等
   用バッファの削除を行うステップと、 （ｃ）前記ソフトマクロの外形に仮想クロック端子を設
   定するステップと、 （ｄ）前記ソフトマクロの外形情報を用いて、前記ソフ
   トマクロ内に、予め用意されたソフトマクロ専用の遅延
   均等用バッファの中から前記ソフトマクロスキュー仕様
   に対応させて選択された遅延均等用バッファを配置する
   ステップと、 （ｅ）前記ソフトマクロ内の専用遅延均等用バッファの
   配置が完了した後に、前記チップ内の前記ソフトマクロ
   以外の領域に遅延均等用バッファを再配置し、前記ソフ
   トマクロ内の専用の遅延均等用バッファと、前記ソフト
   マクロ外の遅延均等用バッファとのクロックラインの接
   続は、前記ソフトマクロの仮想クロック端子を用いて行
   うステップと、 を含み、前記ソフトマクロ内部のクロック使用回路に供
   給されるクロック配線を共通化可能としたことを特徴と
   するクロックツリーシンセシス方法。
3. 【請求項３】（ｆ）前記再配線処理が完了した後のＬＳ
   Ｉチップデータを利用して前記ソフトマクロ内の遅延均
   等用バッファの遅延を算出し、前記算出された遅延値に
   相当する遅延素子を遅延均等用バッファのネットに挿入
   するステップを含むことを特徴とする請求項２記載のク
   ロックツリーシンセシス方法。
4. 【請求項４】（ａ）回路接続情報を入力するステップ
   と、 （ｂ）遅延均等用バッファ（「ＣＴＳバッファ」とい
   う）のバッファ名及び遅延時間を規定したソフトマクロ
   ＣＴＳバッファ情報を入力し、ソフトマクロに要求され
   るクロックスキュー仕様から、前記ソフトマクロスキュ
   ー仕様を利用して、ソフトマクロで用いるＣＴＳバッフ
   ァを選択するステップと、 （ｃ）前記回路接続情報に従ってチップ内にＣＴＳバッ
   ファを配置するステップと、 （ｄ）前記回路接続情報に従って前記チップ内にブロッ
   クを配置・配線するステップと、 （ｅ）ステップ（ｄ）の配置配線結果データに基づき、
   ソフトマクロの外形情報を算出するステップと、 （ｆ）前記ソフトマクロの外形情報を利用して、完了し
   たチップ上の配線データ、及びソフトマクロ内部に配置
   されているＣＴＳバッファの削除を行うとともに、チッ
   プ内でＣＴＳバッファの配置禁止領域を設定するステッ
   プと、 （ｇ）前記ソフトマクロの外形情報に対して、仮想クロ
   ック端子の生成を行うステップと、 （ｈ）前記ソフトマクロの外形情報を利用して、前記ソ
   フトマクロ内に前記選択されたＣＴＳバッファを配置
   し、その際、前記ソフトマクロのクロック供給ラインの
   開始点は、前記ソフトマクロ仮想クロック端子を用いる
   ステップと、 （ｉ）前記ソフトマクロ内のＣＴＳバッファの配置が完
   了した後に、チップ内のＣＴＳバッファの再配置処理を
   行い、その際、ＣＴＳバッファとソフトマクロのクロッ
   クラインの接続は、前記ソフトマクロ仮想クロック端子
   を用いて行うステップと、 （ｊ）回路ブックの再配置・配線処理を行い、再配線処
   理が完了した後のＬＳＩチップデータを利用して前記ソ
   フトマクロ内のＣＴＳバッファの遅延値を算出し、前記
   算出された遅延値に相当する遅延素子をＣＴＳバッファ
   のネットに挿入するステップと、 を含む、ことを特徴とするクロックツリーシンセシス方
   法。
5. 【請求項５】（ａ）回路接続情報を入力する処理、 （ｂ）遅延均等用バッファ（「ＣＴＳバッファ」とい
   う）のバッファ名及び遅延時間を規定したソフトマクロ
   ＣＴＳバッファ情報を入力し、ソフトマクロに要求され
   るクロックスキュー仕様から、前記ソフトマクロスキュ
   ー仕様を利用して、ソフトマクロで用いるＣＴＳバッフ
   ァを選択する処理と、 （ｃ）前記回路接続情報に従ってチップ内にチップＣＴ
   Ｓバッファを配置する処理と、 （ｄ）前記回路接続情報に従ってチップ内にブロックを
   配置・配線する処理と、 （ｅ）前記配置・配線処理結果データに基づきソフトマ
   クロの外形情報を算出する処理と、 （ｆ）前記ソフトマクロの外形情報を利用して、完了し
   たチップ上の配線データ、ソフトマクロ内に配置されて
   いるチップＣＴＳバッファの削除を行うとともに、チッ
   プ内でチップＣＴＳバッファの配置禁止領域を設定する
   処理と、 （ｇ）前記ソフトマクロの外形情報に対して仮想クロッ
   ク端子の生成を行う処理と、 （ｈ）前記ソフトマクロの外形情報を利用して、ソフト
   マクロ内において選択されたＣＴＳバッファを配置し、
   その際、前記ソフトマクロのクロック供給ラインの開始
   点は、前記ソフトマクロ仮想クロック端子を用いる処理
   と、 （ｉ）前記ソフトマクロ内のＣＴＳバッファの配置が完
   了した後に、チップ内のＣＴＳバッファの再配置処理を
   行い、その際、チップＣＴＳバッファとソフトマクロの
   クロックラインの接続は、前記ソフトマクロ仮想クロッ
   ク端子を用いて行う処理と、 （ｊ）回路ブロックの再配置及び再配線を行うステップ
   と、 （ｋ）再配線処理が完了した後のＬＳＩチップデータを
   利用し前記ソフトマクロ内のＣＴＳバッファの遅延値を
   算出し、前記算出された遅延値に相当する遅延素子をチ
   ップＣＴＳバッファのネットに挿入する処理と、 の前記（ａ）乃至（ｊ）の各処理を設計自動化システム
   を構成するコンピュータ上で実行させるためのプログラ
   ムを記録した記録媒体。