JPH0474206A - クロック切換回路 - Google Patents
クロック切換回路Info
- Publication number
- JPH0474206A JPH0474206A JP2187668A JP18766890A JPH0474206A JP H0474206 A JPH0474206 A JP H0474206A JP 2187668 A JP2187668 A JP 2187668A JP 18766890 A JP18766890 A JP 18766890A JP H0474206 A JPH0474206 A JP H0474206A
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- JP
- Japan
- Prior art keywords
- clock
- output
- circuit
- signal
- flip
- Prior art date
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- Pending
Links
- 230000002401 inhibitory effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、コンピュータなどに使用するクロック信号を
切換えるクロック切換回路に関し、特に、位相または周
波数の異なる複数のクロック信号を切換えるクロック切
換回路に関する。
切換えるクロック切換回路に関し、特に、位相または周
波数の異なる複数のクロック信号を切換えるクロック切
換回路に関する。
［従来の技術］
従来この種のクロック切換回路は、単純な切換スイッチ
または第３図に示すように構成のものであった。第３図
のクロック切換回路は、ＡＮＤ回路４１．４２と、ＯＲ
回路４３と、ＮＯＴ回路４４とからなり、クロック選択
信号４０３により第１のクロック信号４０１，４０２を
切換えて最終クロック出力信号４０４とするものである
。
または第３図に示すように構成のものであった。第３図
のクロック切換回路は、ＡＮＤ回路４１．４２と、ＯＲ
回路４３と、ＮＯＴ回路４４とからなり、クロック選択
信号４０３により第１のクロック信号４０１，４０２を
切換えて最終クロック出力信号４０４とするものである
。
［発明が解決しようとする課題］
上述した従来のクロック切換回路は、位相または周波数
の異なるクロック信号を切換える場合、第４図のタイミ
ングチャートに示すように、切換えタイミングによりグ
リッジが発生する可能性を持ち、クロック信号を使用す
る回路が正常に動作しなくなる場合があった。このため
、クロック信号切換後、リセット処理を行ない、回路を
再起動させる必要があった。
の異なるクロック信号を切換える場合、第４図のタイミ
ングチャートに示すように、切換えタイミングによりグ
リッジが発生する可能性を持ち、クロック信号を使用す
る回路が正常に動作しなくなる場合があった。このため
、クロック信号切換後、リセット処理を行ない、回路を
再起動させる必要があった。
［課題を解決するための手段］
本発明のクロック切換回路は、選択されたクロック信号
以外の出力が禁止されてから、選択されたクロック信号
を受け付ける第１のゲート回路と、前記第１のゲート回
路の出力する受付タイミング信号により、クロック出力
の許可信号を発生するフリップフロップ回路と、前記フ
リップフロップ回路より出力されるクロック出力の許可
信号によりクロック信号を出力する第２のゲート回路と
、他のクロックが選択された場合、前記第２のゲート回
路より出力されるクロック信号出力が出力を禁止された
場合と同一のレベルになると前記フリップフロップ回路
のクロック出力許可信号を禁止する第３のゲート回路と
で構成される回路を２回路以上持ち、その出力信号をま
とめる第４のゲート回路を具備することを特徴とする。
以外の出力が禁止されてから、選択されたクロック信号
を受け付ける第１のゲート回路と、前記第１のゲート回
路の出力する受付タイミング信号により、クロック出力
の許可信号を発生するフリップフロップ回路と、前記フ
リップフロップ回路より出力されるクロック出力の許可
信号によりクロック信号を出力する第２のゲート回路と
、他のクロックが選択された場合、前記第２のゲート回
路より出力されるクロック信号出力が出力を禁止された
場合と同一のレベルになると前記フリップフロップ回路
のクロック出力許可信号を禁止する第３のゲート回路と
で構成される回路を２回路以上持ち、その出力信号をま
とめる第４のゲート回路を具備することを特徴とする。
本発明のクロック切換回路は、第１のクロック信号を、
第２のクロック信号の出力が禁止されてから受け付ける
第１のＮＡＮＤＡＮＤ回路記第１のＮＡＮＤＡＮＤ回路
する受付タイミング信号によりクロックの受付タイミン
グ信号を発生する第１のフリップフロップ回路と、前記
第１のフリップフロップ回路より出力されるクロックの
受付タイミング信号によりクロック信号を出力する第１
のＡＮＤ回路と、前記第２のクロックが選択された場合
、前記第１のＡＮＤ回路から出力される第１のクロック
出力信号が出力を禁止された場合と同一レベルになると
前記第１のフリ、ツブフロ、ツブ回路のクロック出力許
可信号を禁止する第１のＯＲ回路と、前記第１のクロッ
ク信号の出力が禁止されてから前記第２のクロック信号
を受け付ける第２のＮＡＮＤＡＮＤ回路記第２のＮＡＮ
ＤＡＮＤ回路する受付タイミング信号によりクロックの
受付タイミング信号を発生する第２のフリップフロップ
回路と、前記第２のフリップフロップ回路より出力され
るクロックの受付タイミング信号によりクロック信号を
出力する第２のＡＮＤ回路と、前記第１のクロックが選
択された場合、前記第２のＡＮＤ回路から出力される第
１のクロック出力信号が出力を禁止された場合と同一レ
ベルになると前記第２のフリップフロップ回路のクロッ
ク出力許可信号を禁止する第２のＯＲ回路と、前記第１
のＡＮＤ回路の出力と前記第２のＡＮＤ回路の出力とを
入力とする第２のＯＲ回路とを具備することを特徴とす
る。
第２のクロック信号の出力が禁止されてから受け付ける
第１のＮＡＮＤＡＮＤ回路記第１のＮＡＮＤＡＮＤ回路
する受付タイミング信号によりクロックの受付タイミン
グ信号を発生する第１のフリップフロップ回路と、前記
第１のフリップフロップ回路より出力されるクロックの
受付タイミング信号によりクロック信号を出力する第１
のＡＮＤ回路と、前記第２のクロックが選択された場合
、前記第１のＡＮＤ回路から出力される第１のクロック
出力信号が出力を禁止された場合と同一レベルになると
前記第１のフリ、ツブフロ、ツブ回路のクロック出力許
可信号を禁止する第１のＯＲ回路と、前記第１のクロッ
ク信号の出力が禁止されてから前記第２のクロック信号
を受け付ける第２のＮＡＮＤＡＮＤ回路記第２のＮＡＮ
ＤＡＮＤ回路する受付タイミング信号によりクロックの
受付タイミング信号を発生する第２のフリップフロップ
回路と、前記第２のフリップフロップ回路より出力され
るクロックの受付タイミング信号によりクロック信号を
出力する第２のＡＮＤ回路と、前記第１のクロックが選
択された場合、前記第２のＡＮＤ回路から出力される第
１のクロック出力信号が出力を禁止された場合と同一レ
ベルになると前記第２のフリップフロップ回路のクロッ
ク出力許可信号を禁止する第２のＯＲ回路と、前記第１
のＡＮＤ回路の出力と前記第２のＡＮＤ回路の出力とを
入力とする第２のＯＲ回路とを具備することを特徴とす
る。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
第１図、第２図を参照してこの実施例の動作を説明する
。
。
クロック選択信号３０１をハイレベルにして、第１のク
ロック信号１０１を選択しようとする場合、ＯＲ回路１
３の出力である出力禁止信号１０２がハイレベルとなり
フロップフロップ回路１４は、リセットが解除されて受
付タイミング信号工０５を受付可能となる。
ロック信号１０１を選択しようとする場合、ＯＲ回路１
３の出力である出力禁止信号１０２がハイレベルとなり
フロップフロップ回路１４は、リセットが解除されて受
付タイミング信号工０５を受付可能となる。
一方、それまで出力されていた第２のクロック出力信号
２０Ｂがロウレベルになった時ＮＯＴ回路３１により反
転された反転信号３０２によりＯＲ回路２３の出力であ
る出力禁止信号２０２がロウレベルになり、フリップフ
ロップ回路２４をリセットする。するとフリップフロッ
プ回路２４の出力である出力許可信号２０３がロウレベ
ルになるため、ＡＮＤ回路２２の出力である第２のクロ
ック出力信号２０８は出力が禁止され、以後ロウレベル
のままとなる。
２０Ｂがロウレベルになった時ＮＯＴ回路３１により反
転された反転信号３０２によりＯＲ回路２３の出力であ
る出力禁止信号２０２がロウレベルになり、フリップフ
ロップ回路２４をリセットする。するとフリップフロッ
プ回路２４の出力である出力許可信号２０３がロウレベ
ルになるため、ＡＮＤ回路２２の出力である第２のクロ
ック出力信号２０８は出力が禁止され、以後ロウレベル
のままとなる。
ところで、フリップフロップ回路２４がリセットされる
と、出力許可信号２０３の反転信号２０４によりＮＡＮ
Ｄ回路１１は第１のクロック信号１０１を反転して受付
タイミング信号１０５を出力する。この受付タイミング
信号１０５の立ち上がりでフリップフロップ回路１４の
出力である出力許可信号１０３がハイレベルにセットさ
れ、ＡＮＤ回路１２より第１のクロック出力信号１０６
が出力される。受付タイミング信号１０５は第１のクロ
ック信号１０１を反転させたものであるから、第１のク
ロック出力は、ロウレベルから出力されることとなる。
と、出力許可信号２０３の反転信号２０４によりＮＡＮ
Ｄ回路１１は第１のクロック信号１０１を反転して受付
タイミング信号１０５を出力する。この受付タイミング
信号１０５の立ち上がりでフリップフロップ回路１４の
出力である出力許可信号１０３がハイレベルにセットさ
れ、ＡＮＤ回路１２より第１のクロック出力信号１０６
が出力される。受付タイミング信号１０５は第１のクロ
ック信号１０１を反転させたものであるから、第１のク
ロック出力は、ロウレベルから出力されることとなる。
第１のクロック出力信号１０６が出力される時には、第
２のクロック出力信号２０６はすでにロウレベルとなっ
ているためＯＲ回路３０により第１のクロック出力信号
１０Ｂが最終クロック出力信号３０３として得られる。
２のクロック出力信号２０６はすでにロウレベルとなっ
ているためＯＲ回路３０により第１のクロック出力信号
１０Ｂが最終クロック出力信号３０３として得られる。
次に、クロック選択信号３０１をロウレベルにして、第
２のクロック信号２０１を選択しようとした場合は、Ｎ
ＯＴ回路３１により反転された反転信号３０２によりＯ
Ｒ回路２３の出力である出力禁止信号２０２がハイレベ
ルになり、フリップフロップ回路２４は受付タイミング
信号２０５を受付可能とする。
２のクロック信号２０１を選択しようとした場合は、Ｎ
ＯＴ回路３１により反転された反転信号３０２によりＯ
Ｒ回路２３の出力である出力禁止信号２０２がハイレベ
ルになり、フリップフロップ回路２４は受付タイミング
信号２０５を受付可能とする。
また、第１のクロック出力信号１０６がロウレベルにな
ってから、クロック選択信号３０１を受けたＯＲ回路１
３により、フリップフロップ回路１４がリセットされて
、出力許可信号１０３がロウレベルとなる。すると、Ａ
ＮＤ回路１２により第１のクロック出力信号１０６は以
後ロウレベルのままとなる。
ってから、クロック選択信号３０１を受けたＯＲ回路１
３により、フリップフロップ回路１４がリセットされて
、出力許可信号１０３がロウレベルとなる。すると、Ａ
ＮＤ回路１２により第１のクロック出力信号１０６は以
後ロウレベルのままとなる。
この時、出力許可信号１０３の反転信号１０４がハイレ
ベルとなり、ＮＡＮＤ回路２１から、第２のクロック信
号２０１を反転させた受付タイミング信号２０５が出力
され、この受付タイミング信号の立ち上がりでフリップ
フロップ回路２４がセットされＡＮＤ回路２２により第
２のクロック出力信号２０６が出力される。第１のクロ
ック出力信号１０６は、すてにロウレベルとなっている
ため、ＯＲ回路３０により第２のクロック出力信号２０
Ｅ３がそのまま最終クロック出力信号３０３となる。
ベルとなり、ＮＡＮＤ回路２１から、第２のクロック信
号２０１を反転させた受付タイミング信号２０５が出力
され、この受付タイミング信号の立ち上がりでフリップ
フロップ回路２４がセットされＡＮＤ回路２２により第
２のクロック出力信号２０６が出力される。第１のクロ
ック出力信号１０６は、すてにロウレベルとなっている
ため、ＯＲ回路３０により第２のクロック出力信号２０
Ｅ３がそのまま最終クロック出力信号３０３となる。
以上の動作により得られる最終クロック出力信号３０３
は、それまで選択されていたクロック信号をＡ１新たに
選択されるクロック信号をＢとすると、クロック切換時
におけるロウレベルの連続出力時間Ｔは、 ＊Ａの立ち下がる直前で、かつＢが立ち下った直後に、
クロックを切換えた場合、最大となり、Ｔ＜Ａのロウレ
ベル時量子Ｂのロウレベル時量子Ｂの１周期 ＊クロックを切換えてからＡが立ち下った直後にＢが立
ち下った場合、最小となり、 ＴＵＢのロウレベル時間 となり、グリッジを発生することなく切換えることがで
きる。
は、それまで選択されていたクロック信号をＡ１新たに
選択されるクロック信号をＢとすると、クロック切換時
におけるロウレベルの連続出力時間Ｔは、 ＊Ａの立ち下がる直前で、かつＢが立ち下った直後に、
クロックを切換えた場合、最大となり、Ｔ＜Ａのロウレ
ベル時量子Ｂのロウレベル時量子Ｂの１周期 ＊クロックを切換えてからＡが立ち下った直後にＢが立
ち下った場合、最小となり、 ＴＵＢのロウレベル時間 となり、グリッジを発生することなく切換えることがで
きる。
［発明の効果コ
以上説明したように本発明は、クロック切換時、ロウレ
ベルのタイミングを合わせることにより、グリッジの発
生を防止することができるという効果を奏する。
ベルのタイミングを合わせることにより、グリッジの発
生を防止することができるという効果を奏する。
図 面 の 簡 単 な 説 間第１図
は本発明の一実施例の回路図、第２図は第１図の動作を
示すタイミングチャート、第３図は従来例の回路図、第
４図は第３図の動作を示すタイミングチャートである。
は本発明の一実施例の回路図、第２図は第１図の動作を
示すタイミングチャート、第３図は従来例の回路図、第
４図は第３図の動作を示すタイミングチャートである。
１１．２１・・・ＮＡＮＤＡＮＤ回路、２２・・・ＡＮ
Ｄ回路、１３．２３．３０・・・ＯＲ回路、１４゜２４
・・・フリップフロップ回路、３１・・・ＮＯＴ回路、
１０１・・・第１のクロック信号、２０１−・・第２の
クロック信号、１０２，２０２・・・出力禁止信号、１
０３，２０３・・・出力許可信号、１０４゜２０４・・
・反転信号、１０５，２０５・・・受付タイミング信号
、１０６・・・第１のクロック出力信号、２０６・・・
第２のクロック出力信号、３０１・・・クロック選択信
号、３０２・・・反転信号、３０３・・・最終クロック
出力信号。
Ｄ回路、１３．２３．３０・・・ＯＲ回路、１４゜２４
・・・フリップフロップ回路、３１・・・ＮＯＴ回路、
１０１・・・第１のクロック信号、２０１−・・第２の
クロック信号、１０２，２０２・・・出力禁止信号、１
０３，２０３・・・出力許可信号、１０４゜２０４・・
・反転信号、１０５，２０５・・・受付タイミング信号
、１０６・・・第１のクロック出力信号、２０６・・・
第２のクロック出力信号、３０１・・・クロック選択信
号、３０２・・・反転信号、３０３・・・最終クロック
出力信号。
Claims (1)
- 【特許請求の範囲】 １、選択されたクロック信号以外の出力が禁止されてか
ら、選択されたクロック信号を受け付ける第１のゲート
回路と、前記第１のゲート回路の出力する受付タイミン
グ信号により、クロック出力の許可信号を発生するフリ
ップフロップ回路と、前記フリップフロップ回路より出
力されるクロック出力の許可信号によりクロック信号を
出力する第２のゲート回路と、他のクロックが選択され
た場合、前記第２のゲート回路より出力されるクロック
信号出力が出力を禁止された場合と同一のレベルになる
と前記フリップフロップ回路のクロック出力許可信号を
禁止する第３のゲート回路とで構成される回路を２回路
以上持ち、その出力信号をまとめる第４のゲート回路を
具備することを特徴とするクロック切換回路。 ２、第１のクロック信号を、第２のクロック信号の出力
が禁止されてから受け付ける第１のＮＡＮＤ回路と、前
記第１のＮＡＮＤ回路の出力する受付タイミング信号に
よりクロックの受付タイミング信号を発生する第１のフ
リップフロップ回路と、前記第１のフリップフロップ回
路より出力されるクロックの受付タイミング信号により
クロック信号を出力する第１のＡＮＤ回路と、前記第２
のクロックが選択された場合、前記第１のＡＮＤ回路か
ら出力される第１のクロック出力信号が出力を禁止され
た場合と同一レベルになると前記第１のフリップフロッ
プ回路のクロック出力許可信号を禁止する第１のＯＲ回
路と、前記第１のクロック信号の出力が禁止されてから
前記第２のクロック信号を受け付ける第２のＮＡＮＤ回
路と、前記第２のＮＡＮＤ回路の出力する受付タイミン
グ信号によりクロックの受付タイミング信号を発生する
第２のフリップフロップ回路と、前記第２のフリップフ
ロップ回路より出力されるクロックの受付タイミング信
号によりクロック信号を出力する第２のＡＮＤ回路と、
前記第１のクロックが選択された場合、前記第２のＡＮ
Ｄ回路から出力される第１のクロック出力信号が出力を
禁止された場合と同一レベルになると前記第２のフリッ
プフロップ回路のクロック出力許可信号を禁止する第２
のＯＲ回路と、前記第１のＡＮＤ回路の出力と前記第２
のＡＮＤ回路の出力とを入力とする第２のＯＲ回路とを
具備することを特徴とするクロック切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187668A JPH0474206A (ja) | 1990-07-16 | 1990-07-16 | クロック切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187668A JPH0474206A (ja) | 1990-07-16 | 1990-07-16 | クロック切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474206A true JPH0474206A (ja) | 1992-03-09 |
Family
ID=16210075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187668A Pending JPH0474206A (ja) | 1990-07-16 | 1990-07-16 | クロック切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474206A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396708B1 (ko) * | 2001-12-12 | 2003-09-02 | 주식회사 하이닉스반도체 | 클럭 변환 회로 |
| KR100473384B1 (ko) * | 2000-12-14 | 2005-03-07 | 매그나칩 반도체 유한회사 | 클럭 스위치 회로 |
| US7082579B2 (en) | 2001-06-12 | 2006-07-25 | Sharp Kabushiki Kaisha | Gated clock generating circuit and method of modifying the circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116222A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | クロツク信号切換回路 |
-
1990
- 1990-07-16 JP JP2187668A patent/JPH0474206A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116222A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | クロツク信号切換回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473384B1 (ko) * | 2000-12-14 | 2005-03-07 | 매그나칩 반도체 유한회사 | 클럭 스위치 회로 |
| US7082579B2 (en) | 2001-06-12 | 2006-07-25 | Sharp Kabushiki Kaisha | Gated clock generating circuit and method of modifying the circuit |
| KR100396708B1 (ko) * | 2001-12-12 | 2003-09-02 | 주식회사 하이닉스반도체 | 클럭 변환 회로 |
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