JPH0659768A - フリップフロップ使用のｌｓｉ装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のクロック・ドライバでクロックを分割
して駆動し、各ＦＦに入力する場合、クロック・ドライ
バの遅れ時間の差により発生するクロックのスキュ−時
間の影響により誤動作が発生する。本発明は、スキュ−
による誤動作を容易に防止できるようにする。 【構成】 ＬＳＩ内に複数のフリップフロップを接続す
る場合に、それぞれのフリップフロップを入力デ−タを
格納するタイミングと格納したデ−タを出力するタイミ
ングとを別個に制御できるフリップフロップセルに置き
換えることにより、クロックのスキュ−による誤動作を
防止できるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力クロックの前縁と
後縁のタイミングで入力デ−タの格納タイミングと出力
タイミングを変化させるフリップフロップセルを使用す
ることにより、クロックのパルス幅をクロックのスキュ
−より大きくして、スキュ−による誤動作を防止するこ
とが可能なＬＳＩ装置に関するものである。

【０００２】

【従来の技術】従来のＬＳＩにおいては、クロックの遅
延制御回路を設けて、論理モジュ−ルへ分配するクロッ
クの位相制御を行うことにより、各モジュ−ルに出力す
るクロックのスキュ−を補正し、各モジュ−ルの誤動作
を防止していた。図３は、従来のＬＳＩの構成例を示す
図である。ＬＳＩ２に内蔵されたＦＦ３，ＦＦ４は、エ
ッジ・トリガのＤタイプフリップフロップである。クロ
ックＣＬＫ−Ｐは、複数のクロック・ドライバ３０およ
び４０により分割して駆動し、それぞれＣＬＫ１−Ｐお
よびＣＬＫ２−Ｐとして、ＦＦ３およびＦＦ４の入力ク
ロックとなる。また、デ−タＤＴ−Ｐは、ＦＦ３の入力
デ−タとなる。ＦＦ３の出力デ−タＤＴ１−Ｐは、ＦＦ
４の入力デ−タとなる。さらに、ＦＦ４の出力デ−タ
は、ＤＴ２−Ｐとなる。図４は、図３における動作タイ
ミングチャ−トである。いま、ＣＬＫ１−ＰとＣＬＫ２
−Ｐの間にスキュ−が発生したものと仮定する。すなわ
ち、正常の場合には、クロック・ドライバ３０で図４の
ＣＬＫ１−Ｐに示す位相のクロックを出力し、クロック
・ドライバ４０で図４のＣＬＫ２−Ｐの『早くする』と
記載された位相のクロックを出力する。しかし、何等か
ら原因でＣＬＫ２−Ｐが『遅い』と記載された位相のク
ロックになってしまった場合には、ＦＦ３がＣＬＫ１−
Ｐの立上りにより入力デ−タＤＴ−Ｐから出力デ−タＤ
Ｔ１−Ｐを作成した後、この出力デ−タＤＴ１−Ｐの入
力と同期してＣＬＫ２−Ｐの立上りが発生するために、
入力デ−タＤＴ１−ＰからＦＦ４はＣＬＫ２−Ｐの立上
りにより出力デ−タＤＴ２−Ｐを作成してしまう（図４
の『誤動作』）。

【０００３】これでは、ＤＴ２−ＰとＤＴ１−Ｐとが同
じタイミングでラッチされてしまう。すなわち、１回の
クロック・タイミングで入力デ−タＤＴ−Ｐから出力デ
−タＤＴ２−Ｐにスル−してしまうという誤動作が発生
することになる。ＣＬＫ１−Ｐに対してＣＬＫ２−Ｐが
先行する場合には、ＦＦ３がＣＬＫ１−Ｐの立上りによ
り入力デ−タＤＴ−Ｐから出力デ−タＤＴ１−Ｐを作成
するより前に、ＣＬＫ２−Ｐの立上りが発生するので、
入力デ−タＤＴ−Ｐから出力デ−タＤＴ１−Ｐを作成す
るより前の入力デ−タＤＴ１−ＰからＦＦ４はＣＬＫ２
−Ｐの立上りにより出力デ−タＤＴ２−Ｐを作成するこ
とになり、正常に動作する。そのため、ＣＬＫ１−Ｐの
スキュ−がＣＬＫ２−Ｐに対して遅くなるように設計す
る必要がある。しかしながら、ＬＳＩのゲ−ト規模が大
きくなると、ＦＦやクロック・ドライバの数も大幅に増
加して、複雑に入り組んでしまうので、クロックのスキ
ュ−を正常に動作させるように補正することは、非常に
困難となる。また、ＬＳＩ設計の自動化に伴って、クロ
ック・ドライバの自動追加等が行われるようになってき
ているが、この場合でも、クロックのスキュ−を正常に
動作するように補正することは極めて難かしい。

【０００４】

【発明が解決しようとする課題】このように、従来のＬ
ＳＩ設計においては、ＬＳＩ内でＦＦを複数個接続し、
クロックを複数のクロック・ドライバで分割して駆動
し、各ＦＦにそれらを入力する場合、クロック・ドライ
バの遅れ時間の差により発生するクロックのスキュ−時
間の影響によって誤動作が発生することがあった。これ
を防止するため、前段のＦＦに入力するクロックを、後
段のＦＦに入力するクロックよりも遅らせる等の処理が
必要となり、ＬＳＩの設計が複雑になっていた。本発明
の目的は、このような従来の課題を解決し、ＬＳＩ内で
ＦＦを複数個接続して、クロックを複数のクロック・ド
ライバで分割して駆動し、それらをＦＦに入力する場合
に、前段のＦＦに入力するクロックを後段のＦＦに入力
するクロックよりも遅らせる等の処理を不要にすること
ができ、かつスキュ−時間の影響による誤動作を防止で
きるフリップフロップ使用のＬＳＩ装置を提供すること
にある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明によるフリップフロップ使用のＬＳＩ装置
は、フリップフロップ・セル（１０，２０）を複数個接
続し、フリップフロップ・セルに入力するクロック（Ｃ
ＬＫ−Ｐ）を複数のクロック・ドライバ（３０，４０）
で分割して各フリップフロップ・セル（１０，２０）の
入力クロックとして駆動するＬＳＩ装置において、フリ
ップフロップ・セル（１０，２０）には、入力デ−タを
格納するタイミングと格納したデ−タを出力するタイミ
ングをそれぞれ別個に制御する前段および後段のフリッ
プフロップ（１１，１２）と、入力クロック（ＣＬＫ１
−Ｐ）の前縁で入力デ−タ（ＤＴ−Ｐ）を格納し、入力
クロックの後縁で格納したデ−タを出力する手段（１
３）とを設け、入力クロックのパルス幅をクロック・ド
ライバ（３０，４０）の遅れ時間の差により発生するク
ロックのスキュ−時間より大きくすることを特徴として
いる。

【０００６】

【作用】本発明においては、ＬＳＩの設計で、入力デ−
タを格納するタイミングと格納したデ−タを出力するタ
イミングを別個に制御するようなＦＦセルを使用する。
このＦＦセルは、入力デ−タを格納するタイミングと格
納したデ−タを出力するタイミングを別個に制御するこ
とができるため、入力デ−タを格納してから格納したデ
−タを出力するまでの時間を、クロック・ドライバの遅
れ時間の差により発生するクロックのスキュ−時間より
大きくすることができるので、スキュ−時間の影響によ
り誤動作することがない。

【０００７】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示フリップフロ
ップ使用のＬＳＩの構成図である。一般に、ＬＳＩは非
常に多数のＦＦで構成されているため、これらのＦＦを
複数のクロック・ドライバを用いてドライブする必要が
あるが、図１では、理解を容易にするためにＦＦとクロ
ック・ドライバの数を減少して、それぞれ４個、２個と
して説明する。図１において、１０，２０はそれぞれＦ
Ｆセル、１１，１２，２１，２２はＦＦセルに内蔵され
るＦＦ、１３，２３はそれぞれインバ−タ、３０，４０
はクロック・ドライバである。ＬＳＩ１内のＦＦセル１
０と２０は、入力デ−タを格納するタイミングと格納し
たデ−タを出力するタイミングとを、ＦＦセル１０，２
０に入力するクロック信号を用いて別個に制御すること
ができる。これらのＦＦセル１０，２０は、いずれもＦ
Ｆ１１，１２，２１，２２とインバ−タ１３，２３とで
構成されている。ＦＦ１１，１２，２１，２２は、ここ
ではエッジ・トリガのＤタイプＦＦとして説明するが、
これに限定されず、同等の効果が得られる別のタイプの
ＦＦを用いることも可能である。クロックＣＬＫ−Ｐ
は、複数のクロック・ドライバ３０，４０により分割し
て駆動し、それぞれＣＬＫ１−ＰおよびＣＬＫ２−Ｐと
してＦＦセル１０および２０の入力クロックとなる。デ
−タＤＴ−Ｐは、ＦＦセル１０の入力デ−タとなり、こ
のＦＦセル１０の出力デ−タＤＴ１０−Ｐは、ＦＦセル
２０の入力デ−タとなる。さらに、ＦＦセル２０の出力
デ−タはＤＴ２０−Ｐとなる。

【０００８】図２は、図１における動作タイミングチャ
−トである。図１に示すように、ＣＬＫ１−ＰはＦＦ１
１およびインバ−タ１３の入力クロックとなり、インバ
−タ１３の出力はＣＬＫ１−ＮとしてＦＦ１２の入力ク
ロックとなる。ＦＦセル２０内において、デ−タＤＴ１
０−Ｐは、ＦＦ２１の入力デ−タとなる。ＦＦ２１の出
力デ−タＤＴ２Ｄ−Ｐは、ＦＦ２２の入力デ−タとな
る。ＦＦ２１の出力デ−タは、ＤＴ２０−Ｐとなる。一
方、ＣＬＫ２−Ｐは、ＦＦ２１およびインバ−タ２３の
入力クロックとなり、インバ−タ２３の出力はＣＬＫ２
−ＮとしてＦＦ２２の入力クロックとなる。ＦＦセル１
０および２０のセット入力ＳＥＴ、およびリセット入力
ＲＳＴは、必要に応じて使用される。図１の本発明と図
３の従来の各構成を比較すれば明らかなように、従来に
おける前段のＦＦ３と後段のＦＦ４に対応して、本発明
では、前段のＦＦセル１０と後段のＦＦセル２０が設け
られる。前段および後段のＦＦセルは、いずれも入力側
ＦＦと出力側ＦＦとからなり、入力側ＦＦは入力デ−タ
を格納するタイミングを決定し、出力側ＦＦは格納した
デ−タを出力するタイミングを決定している。つまり、
クロックをインバ−タ１３，２３により反転させること
により、一周期遅れたタイミングでデ−タを出力させて
いる。すなわち、入力デ−タの格納タイミングと出力タ
イミングを、入力クロックの前縁と後縁のタイミングで
それぞれ変化させる。そして、クロックのパルス幅をク
ロックのスキュ−よりも大きくすることにより、誤動作
を防止することができる。

【０００９】図２の本発明と図４の従来のタイミングチ
ャ−トを比較すれば明らかなように、従来ではＣＬＫ１
−Ｐの立上りに比べてＣＬＫ２−Ｐの立上りが前になる
ようにクロックを分割しているのに対して、本発明で
は、ＣＬＫ１−Ｐの立上りに比べてＣＬＫ２−Ｐの立上
りをスキュ−距離よりもさらに遅らせる。すなわち、Ｆ
Ｆセル１０では、クロックＣＬＫ１−Ｐによりデ−タＤ
Ｔ−ＰをＤＴ１Ｄ−Ｐで格納し、ＤＴ１０−Ｐで出力す
るので、スキュ−が生じても、ＣＬＫ２−Ｐの立上りと
出力デ−タが一致しないことになり、誤動作を防止でき
る。ＦＦセル１０内において、ＦＦ１１はＣＬＫ１−Ｐ
の立上りにより入力デ−タＤＴ−Ｐから格納デ−タＤＴ
１Ｄ−Ｐを作り出し、ＦＦ１２はＣＬＫ１−Ｐの立下り
（つまり、ＣＬＫ１−Ｎの立上り）により格納デ−タＤ
Ｔ１Ｄ−Ｐから出力デ−タＤＴ１０−Ｐを作り出してい
る。同じように、ＦＦ２０内においては、ＦＦ２１はＣ
ＬＫ２−Ｐの立上りにより入力デ−タＤＴ１０−Ｐから
格納デ−タＤＴ２Ｄ−Ｐを作り出し、ＦＦ２２はＣＬＫ
２−Ｐの立下り（ＣＬＫ２−Ｎの立上り）により格納デ
−タＤＴ２Ｄ−Ｐから出力デ−タＤＴ２０−Ｐを作り出
す。ＦＦセル１０内のＦＦ１２が、出力デ−タＤＴ１０
−Ｐを作り出すＣＬＫ１−Ｐの立下りより以前にＣＬＫ
２−Ｐの立上りが発生するために、誤動作は発生しな
い。

【００１０】

【発明の効果】以上説明したように、本発明によれば、
クロックのスキュ−を複雑に補正する必要がなく、ＬＳ
Ｉの論理設計においてクロックのスキュ−による誤動作
を容易に防止できる。その結果、複数のＬＳＩの統合等
におけるＬＳＩ設計の自動化においても、クロックのス
キュ−による誤動作を容易に防止することができる。

【００１１】

【図面の簡単な説明】

【図１】本発明の一実施例を示すフリップフロップ使用
のＬＳＩ装置の構成図である。

【図２】図１における動作タイミングチャ−トである。

【図３】従来のフリップフロップ使用のＬＳＩ装置の構
成図である。

【図４】図３における動作タイミングチャ−トである。

【符号の説明】

１，２ ＬＳＩ ３，４，１１，１２，２１，２２ フリップフロップ
（ＦＦ） １０，２０ フリップフロップセル（ＦＦセル） １２，２３ インバ−タ ３０，４０ クロック・ドライバ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 フリップフロップ・セルを複数個接続
   し、該フリップフロップ・セルに入力するクロックを複
   数のクロック・ドライバで分割して各フリップフロップ
   ・セルの入力クロックとして駆動するＬＳＩ装置におい
   て、上記フリップフロップ・セルには、入力デ−タを格
   納するタイミングと格納したデ−タを出力するタイミン
   グをそれぞれ別個に制御する前段および後段のフリップ
   フロップと、上記入力クロックの前縁で入力デ−タを格
   納し、該入力クロックの後縁で格納したデ−タを出力す
   る手段とを設け、該入力クロックのパルス幅を上記クロ
   ック・ドライバの遅れ時間の差により発生するクロック
   のスキュ−時間より大きくすることを特徴とするフリッ
   プフロップ使用のＬＳＩ装置。