JP5262217B2 - 電圧選択回路、電気泳動表示装置、及び電子機器 - Google Patents

Description

本発明は、電圧選択回路、電気泳動表示装置、及び電子機器に関するものである。

アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成を備え、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示する構成であった。
特開２００３−８４３１４号公報 特願２００７−２９５９９６

ところで、本願出願人は、特許文献１記載の電気泳動表示装置をさらに改良した電気泳動素子を提案した（特許文献２参照）。かかる電気泳動表示装置では、ラッチ回路への画像信号の書き込み動作と、電気泳動素子に電圧印加して画像を表示させる動作とを独立に制御可能とされていた。例えば、画像信号の書き込み時にはラッチ回路の電源電圧を例えば５Ｖとして駆動回路の負荷や消費電力を抑えられるようにし、画像を表示させる際にはラッチ回路の電源電圧を例えば１５Ｖとして高コントラストの表示を得られるようにしていた。またこのような動作は、特許文献１記載の電気泳動表示装置にも適用可能なものであった。

ところで、上記のように画像信号の書き込み時と画像表示動作時とでラッチ回路の電源電圧を異ならせる場合、ラッチ回路に電源電圧を供給する電源系に、図１８に示すような電圧選択回路を備える必要があった。
図１８（ａ）に示す電圧選択回路６４１及び図１８（ｂ）に示す電圧選択回路６４２は、いずれも、駆動用ハイレベル電位ＶＨ（例えば１５Ｖ）と画素書込用ハイレベル電位ＶＬ（例えば５Ｖ）と電池電位ＶＢ（例えば２Ｖ）とから選択した電位を出力端子Ｎｏｕｔから出力する回路である。

図１８（ａ）に示す電圧選択回路６４１は、Ｐ−ＭＯＳトランジスタＰＭ１とレベルシフタＬＳ１とを有する第１スイッチング回路ＳＣ１１と、Ｐ−ＭＯＳトランジスタＰＭ２１とレベルシフタＬＳ２１とを有する第２スイッチング回路ＳＣ１２と、Ｐ−ＭＯＳトランジスタＰＭ３１とレベルシフタＬＳ３１とを有する第３スイッチング回路ＳＣ１３とを備えている。

電圧選択回路６４１では、Ｐ−ＭＯＳトランジスタＰＭ１にはもちろん高耐圧トランジスタが用いられていた。それに加えて、Ｐ−ＭＯＳトランジスタＰＭ１、ＰＭ２１、ＰＭ３１の各ドレイン端子が共通の出力配線ＤＬ（出力端子Ｎｏｕｔ）に接続されていたため、第１スイッチング回路ＳＣ１１から出力される駆動用ハイレベル電位ＶＨを遮断することができるように、Ｐ−ＭＯＳトランジスタＰＭ２１、ＰＭ３１にも高耐圧トランジスタが用いられていた。
また、Ｐ−ＭＯＳトランジスタＰＭ２１のゲート端子に接続されたレベルシフタＬＳ２１とＰ−ＭＯＳトランジスタＰＭ３１のゲート端子に接続されたレベルシフタＬＳ３１も、Ｐ−ＭＯＳトランジスタＰＭ２１、ＰＭ３１のそれぞれのゲート端子に駆動用ハイレベル電位ＶＨを供給する必要があるため、高耐圧トランジスタを用いて構成する必要があった。

一方、図１８（ｂ）に示す電圧選択回路６４２では、第１スイッチング回路ＳＣ１１は電圧選択回路６４１と共通である。その一方で、第２スイッチング回路ＳＣ２２はＮ−ＭＯＳトランジスタＮＭ１とレベルシフタＬＳ２１とを有し、第３スイッチング回路ＳＣ２３はＮ−ＭＯＳトランジスタＮＭ２とレベルシフタＬＳ３２とを有する構成である。

第２及び第３スイッチング回路ＳＣ２２、ＳＣ２３にＮ−ＭＯＳトランジスタを備えた電圧選択回路６４２においても、第１スイッチング回路ＳＣ１１から出力される駆動用ハイレベル電位ＶＨを遮断するために、Ｎ−ＭＯＳトランジスタＮＭ１及びＮ−ＭＯＳトランジスタＮＭ２を高耐圧トランジスタとする必要がある。
ただし、第３スイッチング回路ＳＣ２３のレベルシフタＬＳ３２については、Ｎ−ＭＯＳトランジスタＮＭ２のゲート−ソース間電圧（Ｖｇｓ）を、閾値電圧より高い所定電圧にできればよいので、例えば電池電位ＶＢを画素書込用ハイレベル電位ＶＬに昇圧するものでよい。したがって、レベルシフタＬＳ３２には５〜６Ｖ程度の低耐圧トランジスタを用いることができ、図１８（ａ）に示す電圧選択回路６４１と比較すると若干ながら回路面積を小さくすることができる。

このように、スイッチング素子にＰ−ＭＯＳトランジスタ、Ｎ−ＭＯＳトランジスタのいずれを用いた場合にも、複数の高耐圧トランジスタが必要であり、回路面積が大きくなるという問題があった。また、高耐圧トランジスタはリーク電流も大きくなるため消費電力の点で不利であり、さらにサイズの大きい高耐圧トランジスタが回路レイアウトの制限となる場合もあった。

本発明は、上記従来技術の問題点に鑑み成されたものであって、回路面積を削減できるとともに、リーク電流を抑えることができる電圧選択回路とこれを備えた電気泳動表示装置を提供することを目的の一つとする。

本発明の電圧選択回路は、上記課題を解決するために、複数の入力電位から選択した電位を出力する電圧選択回路であって、最高電位である第１のハイレベル電位と、第２のハイレベル電位と、最低電位である第３のハイレベル電位とを出力端子から選択的に出力可能であり、前記出力端子に前記第１のハイレベル電位を供給する第１スイッチング回路が、高耐圧トランジスタと前記高耐圧トランジスタのゲート端子に接続され前記高耐圧トランジスタをオンとするための信号をレベルシフトして出力するレベルシフタとを有し、前記高耐圧トランジスタのドレイン又はソースの一方は前記第１のハイレベル電位を供給する端子に接続され、前記高耐圧トランジスタのドレイン又はソースの他方は前記出力端子に接続されており、前記出力端子に前記第２のハイレベル電位を供給する第２スイッチング回路が、第１低耐圧トランジスタと前記第１低耐圧トランジスタのゲート端子に接続され前記第１低耐圧トランジスタをオンとするための信号をレベルシフトして出力するレベルシフタと、前記第１低耐圧トランジスタと前記出力端子との間に介挿された第１のダイオードとを有し、前記第１低耐圧トランジスタのドレイン又はソースの一方は前記第２のハイレベル電位を供給する端子に接続され、前記第１低耐圧トランジスタのドレイン又はソースの他方は前記第１のダイオードに接続されており、前記第１のダイオードは、前記第１低耐圧トランジスタから前記出力端子に向かって順方向に接続されており、前記出力端子に前記第３のハイレベル電位を供給する第３スイッチング回路が、第２低耐圧トランジスタと前記第２低耐圧トランジスタと前記出力端子との間に介挿された第２のダイオードとを有し、前記第２低耐圧トランジスタのドレイン又はソースの一方は前記第３のハイレベル電位を供給する端子に接続され、前記第２低耐圧トランジスタのドレイン又はソースの他方は前記第２のダイオードに接続されており、前記第２のダイオードは、前記第２低耐圧トランジスタから前記出力端子に向かって順方向に接続されており、前記第２低耐圧トランジスタのゲート端子には、前記第２低耐圧トランジスタをオンとするための信号として、前記第３のハイレベル電位と同電位をハイレベル電位とする信号が入力される
ことを特徴とする。
電圧選択回路は、複数の入力電位から選択した電位を出力する電圧選択回路であって、最高電位である第１のハイレベル電位と、第２のハイレベル電位と、最低電位である第３のハイレベル電位とを出力端子から選択的に出力可能であり、前記出力端子に前記第１のハイレベル電位を供給する第１スイッチング回路が、高耐圧トランジスタと前記高耐圧トランジスタのゲート端子に接続されたレベルシフタとを有し、前記出力端子に前記第２のハイレベル電位を供給する第２スイッチング回路が、第１低耐圧トランジスタと前記第１低耐圧トランジスタのゲート端子に接続されたレベルシフタと、前記第１低耐圧トランジスタと前記出力端子との間に介挿されたダイオードとを有し、前記出力端子に前記第３のハイレベル電位を供給する第３スイッチング回路が、第２低耐圧トランジスタと前記第２低耐圧トランジスタと前記出力端子との間に介挿されたダイオードとを有することを特徴とする。

この構成によれば、第２及び第３スイッチング回路に、ダイオードがそれぞれ設けられていることで、使用する高耐圧トランジスタの数を少なくし、回路面積の縮小とリーク電流の低減を実現できるものとなっている。
まず、第２及び第３スイッチング回路において、第１のハイレベル電位をそれぞれのダイオードによって遮断することができるので、第２及び第３スイッチング回路では高耐圧トランジスタを用いる必要がない。そして、低耐圧トランジスタを用いて構成された第２及び第３スイッチング回路は、回路面積が縮小されたものとなる。また、第３スイッチング回路の第２低耐圧トランジスタには、最低電圧である第３のハイレベル電位のみが入力されるため、レベルシフタは不要であり、その分の回路面積を縮小できる。
さらに、低耐圧トランジスタは高耐圧トランジスタに比べてリーク電流が少ないため、高耐圧トランジスタに代えて低耐圧トランジスタを用いた本発明の電圧選択回路では、回路全体としてのリーク電流を少なくすることができる。さらにまた、サイズの小さい低耐圧トランジスタとダイオードを組み合わせているため、レイアウトが容易であり、その工数も減らすことができる。

前記第２スイッチング回路に設けられたレベルシフタを構成するトランジスタが、低耐圧トランジスタであることが好ましい。
第２スイッチング回路では、ダイオードの存在によって第１低耐圧トランジスタのゲート端子に第１のハイレベル電位を入力する必要がなくなるため、レベルシフタを低耐圧トランジスタを用いて構成されたレベルシフタとすることができる。したがって、第２スイッチング回路のレベルシフタのサイズを縮小することができ、回路面積を縮小することができる。

次に、本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられた電気泳動表示装置であって、少なくとも前記ラッチ回路の電源電圧が、先に記載の本発明の電圧選択回路から供給されることを特徴とする。
この構成によれば、回路面積が小さく、また消費電力も少ない電圧選択回路を備えているので、制御回路の複雑化と消費電力の増加を抑えつつ高機能の電気泳動表示装置を実現することができる。

前記第３のハイレベル電位が、当該電気泳動表示装置の電源系に設けられた電池の電圧であることが好ましい。
この構成によれば、電池電圧を直接的にラッチ回路に供給するので、簡素な回路を用いてラッチ回路を動作させることができる。

次に、本発明の電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。
この構成によれば、電源系における消費電力が少なく、かつ高機能の電気泳動表示部を具備した電子機器を提供することができる。

以下、図面を用いて本発明の一実施の形態であるアクティブマトリクス方式の電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。

図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。

走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた駆動用ＴＦＴ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。

データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。

表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、及び共通電極配線５５が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。

図２は、画素４０の回路構成図である。
画素４０には、駆動用ＴＦＴ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、及び高電位電源線５０が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。

駆動用ＴＦＴ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。ラッチ回路７０のデータ出力端子Ｎ２は画素電極３５と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。画素４０は、ラッチ回路７０から画素電極３５に入力された電位と、共通電極３７に共通電極配線５５（図１）を介して入力された共通電極電位Ｖcomとの電差によって生じる電界により電気泳動素子３２を駆動し、画像を表示させる構成である。

ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータであり、互いの入力端子に他方の出力端子が接続されたループ構造を成している。

転送インバータ７０ｔは、それぞれのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。

帰還インバータ７０ｆは、それぞれのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。

上記構成のラッチ回路７０において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２から、ローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。

図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。

素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ箔上にニッケルめっきと金めっきとをこの順で積層したものや、Ａｌ、ＩＴＯ（インジウム錫酸化物）などにより形成された電極である。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、駆動用ＴＦＴ４１、ラッチ回路７０などが形成されている。

一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。共通電極３７は、ＭｇＡｇ、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。

なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、剥離シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。

図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば３０〜５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。

マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。

白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。

図５は、電気泳動素子の動作説明図である。図５（ａ）は、画素４０を白表示する場合、図５（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、駆動用ＴＦＴ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。これにより、ラッチ回路７０のデータ出力端子Ｎ２から画素電極３５に画像信号に対応する電位が入力され、図５に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。

図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。

［制御部］
図６は、電気泳動表示装置１００に備えられたコントローラ６３の詳細を示すブロック図である。
コントローラ６３は、ＣＰＵ（Central Processing Unit）としての制御回路１６１と、ＥＥＰＲＯＭ（Electrically-Erasable and Programmable Read-Only Memory；記憶部）１６２と、電圧生成回路１６３と、データバッファ１６４と、フレームメモリ１６５と、メモリ制御回路１６６と、を備えている。

制御回路１６１は、クロック信号ＣＬＫ、水平同期信号Ｈsync、垂直同期信号Ｖsync等の制御信号（タイミングパルス）を生成し、制御回路１６１の周辺に配置された各回路にこれらの制御信号を供給する。
ＥＥＰＲＯＭ１６２は、制御回路１６１による各回路の動作制御に必要な設定値（モード設定値やボリューム値）等を記憶している。例えば、動作モードごとの駆動シーケンスの設定値をＬＵＴ（Look Up Table）として記憶している。また、ＥＥＰＲＯＭ１６２に電気泳動表示装置の作動状態等の表示に用いるプリセットの画像データを記憶しておくこともできる。
電圧生成回路１６３は、走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４に駆動電圧を供給する回路である。
データバッファ１６４は、コントローラ６３における上位装置とのインタフェース部であり、上位装置から入力される画像データＤを保持するとともに、制御回路１６１に対して画像データＤを送信する。

フレームメモリ１６５は、表示部５の画素４０の配列に対応するメモリ空間を有する読み書き自在のメモリである。メモリ制御回路１６６は、制御回路１６１から供給される画像データＤを、制御信号に従って表示部５の画素配列に対応させて展開し、フレームメモリ１６５に書き込む。フレームメモリ１６５は、記憶された画像データＤからなるデータ群を、画像信号として順次データ線駆動回路６２に送信する。
データ線駆動回路６２は、制御回路１６１から供給される制御信号に基づいてフレームメモリ１６５から送信される画像信号を一ライン分ずつラッチする。そして、走査線駆動回路６１による走査線６６の順次選択動作に同期して、ラッチした画像信号をデータ線６８に供給する。

また、本実施形態の電気泳動表示装置１００では、共通電源変調回路６４に、高電位電源線５０に対して複数の電源電位Ｖｄｄを切り替えつつ供給する電圧選択回路６４ａが設けられている。
図７（ａ）は、電圧選択回路６４ａの回路構成図であり、図７（ｂ）は、電圧選択回路６４ａに含まれるレベルシフタＬＳ１の回路構成図である。

電圧選択回路６４ａは、図７（ａ）に示すように、第１入力配線ＳＬ１を介して入力される駆動用ハイレベル電位ＶＨ（第１のハイレベル電位；例えば１５Ｖ）の出力を切り替える第１スイッチング回路ＳＣ１と、第２入力配線ＳＬ２を介して入力される画素書込用ハイレベル電位ＶＬ（第２のハイレベル電位；例えば５Ｖ）の出力を切り替える第２スイッチング回路ＳＣ２と、第３入力配線ＳＬ３を介して入力される電池電位ＶＢ（第３のハイレベル電位；例えば２Ｖ）の出力を切り替える第３スイッチング回路ＳＣ３とを有する。第１から第３スイッチング回路ＳＣ１〜ＳＣ３は、出力配線ＤＬを介して出力端子Ｎｏｕｔと接続されている。

第１スイッチング回路ＳＣ１は、Ｐ−ＭＯＳトランジスタＰＭ１とレベルシフタＬＳ１とを有する。Ｐ−ＭＯＳトランジスタＰＭ１のソース端子に第１入力配線ＳＬ１が接続され、ドレイン端子に出力配線ＤＬが接続され、ゲート端子にはゲート配線ＧＬ１を介してレベルシフタＬＳ１が接続されている。

第１スイッチング回路ＳＣ１は、スイッチング信号ＸＶＨＳＥＬの入力によりスイッチング制御される。スイッチング信号ＸＶＨＳＥＬとしてグランド電位（０Ｖ；ローレベル）のバルスがＰ−ＭＯＳトランジスタＰＭ１のゲート端子に入力されると、Ｐ−ＭＯＳトランジスタＰＭ１がオン状態となって第１入力配線ＳＬ１と出力配線ＤＬとが電気的に接続され、駆動用ハイレベル電位ＶＨが出力端子Ｎｏｕｔに出力される。
レベルシフタＬＳ１は、Ｐ−ＭＯＳトランジスタＰＭ１をオフ状態に維持するためのハイレベル電位を生成する。すなわち、制御回路の電源電位である電池電位ＶＢを駆動用ハイレベル電位ＶＨに昇圧してゲート配線ＧＬ１に供給する。

レベルシフタＬＳ１は、例えば図７（ｂ）に示す回路構成を備えており、入力端子Ｖｉｎから入力される信号の振幅を増幅して出力端子Ｖｏｕｔに出力する。レベルシフタＬＳ１は、ソース端子を高電位電源（駆動用ハイレベル電位ＶＨ）に接続されたＰ−ＭＯＳトランジスタＰＭ１１、ＰＭ１２と、ソース端子を低電位電源（グランド電位ＧＮＤ）に接続されたＮ−ＭＯＳトランジスタＮＭ１１、ＮＭ１２とを有する。
Ｐ−ＭＯＳトランジスタＰＭ１１のドレイン端子は、Ｎ−ＭＯＳトランジスタＮＭ１１のドレイン端子と、Ｐ−ＭＯＳトランジスタＰＭ１２のゲート端子と、出力端子Ｖｏｕｔとに接続されている。Ｐ−ＭＯＳトランジスタＰＭ１２のドレイン端子は、Ｎ−ＭＯＳトランジスタＮＭ１２のドレイン端子と、Ｐ−ＭＯＳトランジスタＰＭ１１のゲート端子とに接続されている。入力端子Ｖｉｎからの入力信号は、Ｎ−ＭＯＳトランジスタＮＭ１２のゲート端子に入力されるとともに、インバータＩＮＶ１により反転された入力信号がＮ−ＭＯＳトランジスタＮＭ１１のゲート端子に入力される。
レベルシフタＬＳ１は、Ｐ−ＭＯＳトランジスタＰＭ１１を介して入力される高電位（駆動用ハイレベル電位ＶＨ）、又はＮ−ＭＯＳトランジスタＮＭ１１を介して入力される低電位（グランド電位ＧＮＤ）を、それぞれハイレベル、ローレベルとして出力する。

第２スイッチング回路ＳＣ２は、Ｐ−ＭＯＳトランジスタＰＭ２とレベルシフタＬＳ２とダイオードＤ１とを有する。Ｐ−ＭＯＳトランジスタＰＭ２のソース端子に第２入力配線ＳＬ２が接続され、ドレイン端子にダイオードＤ１を介して出力配線ＤＬが接続され、ゲート端子にはゲート配線ＧＬ２を介してレベルシフタＬＳ２が接続されている。ダイオードＤ１はＰ−ＭＯＳトランジスタＰＭ２から出力配線ＤＬに向かって順方向に接続されている。

第２スイッチング回路ＳＣ２は、スイッチング信号ＸＶＬＳＥＬの入力によりスイッチング制御される。スイッチング信号ＸＶＬＳＥＬとしてグランド電位（０Ｖ；ローレベル）のパルスがＰ−ＭＯＳトランジスタＰＭ２のゲート端子に入力されると、Ｐ−ＭＯＳトランジスタＰＭ２がオン状態となって第２入力配線ＳＬ２と出力配線ＤＬとが電気的に接続され、画素書込用ハイレベル電位ＶＬが、ダイオードＤ１を介して出力端子Ｎｏｕｔに出力される。
レベルシフタＬＳ２は、Ｐ−ＭＯＳトランジスタＰＭ２をオフ状態に維持するためのハイレベル電位を生成する。すなわち、電池電位ＶＢを画素書込用ハイレベル電位ＶＬに昇圧してゲート配線ＧＬ２に供給する。
レベルシフタＬＳ２の具体的構成は、図７（ｂ）に示したレベルシフタＬＳ１と同様であるが、高電位電源からは画素書込用ハイレベル電位ＶＬが供給される。したがって、レベルシフタＬＳ２を構成するトランジスタには耐圧１０Ｖ以上の高耐圧トランジスタは不要であり、いずれも耐圧５〜６Ｖ程度の低耐圧トランジスタで構成することができる。

第３スイッチング回路ＳＣ３は、Ｐ−ＭＯＳトランジスタＰＭ３とダイオードＤ２とを有する。Ｐ−ＭＯＳトランジスタＰＭ３のソース端子に第３入力配線ＳＬ３が接続され、ドレイン端子にダイオードＤ２を介して出力配線ＤＬが接続され、ゲート端子にはゲート配線ＧＬ３が接続されている。ダイオードＤ２はＰ−ＭＯＳトランジスタＰＭ３から出力配線ＤＬに向かって順方向に接続されている。

第３スイッチング回路ＳＣ３は、スイッチング信号ＸＶＢＳＥＬの入力によりスイッチング制御される。スイッチング信号ＸＶＢＳＥＬとしてグランド電位（０Ｖ；ローレベル）のパルスがＰ−ＭＯＳトランジスタＰＭ３のゲート端子に入力されると、Ｐ−ＭＯＳトランジスタＰＭ３がオン状態となって第３入力配線ＳＬ３と出力配線ＤＬとが電気的に接続され、電池電位ＶＢが、ダイオードＤ２を介して出力端子Ｎｏｕｔに出力される。第３スイッチング回路ＳＣ３では、ゲート配線ＧＬ３にレベルシフタは設けられていない。

上記構成を備えた電圧選択回路６４ａは、第２スイッチング回路ＳＣ２、ＳＣ３に、ダイオードＤ１、Ｄ２がそれぞれ設けられていることで、使用する高耐圧トランジスタの数を少なくし、回路面積の縮小とリーク電流の低減を実現できるものとなっている。
まず、第２及び第３スイッチング回路ＳＣ２、ＳＣ３において、第１スイッチング回路ＳＣ１から出力される駆動用ハイレベル電位ＶＨをダイオードＤ１、Ｄ２によって遮断することができるため、Ｐ−ＭＯＳトランジスタＰＭ２、ＰＭ３に高耐圧トランジスタを用いる必要がない。そのため、画素書込用ハイレベル電位ＶＬ（例えば５Ｖ）に耐える程度の低耐圧トランジスタを用いてＰ−ＭＯＳトランジスタＰＭ２、ＰＭ３を形成することができ、トランジスタのサイズを縮小することができる。

また、Ｐ−ＭＯＳトランジスタＰＭ２において駆動用ハイレベル電位ＶＨを遮断する必要がないことから、第２スイッチング回路ＳＣ２に設けられたレベルシフタＬＳ２として、電池電位ＶＢを画素書込用ハイレベル電位ＶＬに昇圧するレベルシフタを用いることができる。したがって、レベルシフタＬＳ２を高耐圧トランジスタを用いることなく構成でき、レベルシフタＬＳ２のサイズも縮小することができる。
さらに、第３スイッチング回路ＳＣ３のＰ−ＭＯＳトランジスタＰＭ３には、電源系の最低電圧である電池電位ＶＢのみが入力されるため、レベルシフタは不要である。

このように、電圧選択回路６４ａでは、サイズが大きくならざるを得ない高耐圧トランジスタを第１スイッチング回路ＳＣ１にのみ設ければよく、さらに図１８の電圧選択回路６４１、６４２に比してレベルシフタの数も少ないため、回路面積を縮小することができる。また、リーク電流の大きい高耐圧トランジスタの数が少ないため、回路全体としてのリーク電流を減少させることができ、消費電力を小さくすることができる。

なお、電圧選択回路６４ａではダイオードＤ１、Ｄ２が設けられているが、ダイオードはトランジスタよりもサイズを小さくすることができ、またリーク電流も少ないので、第２スイッチング回路ＳＣ２のＰ−ＭＯＳトランジスタＰＭ２や第３スイッチング回路ＳＣ３のＰ−ＭＯＳトランジスタＰＭ３を高耐圧トランジスタとした構成よりも回路面積は小さく、またリーク電流も少なくなる。さらに、ダイオードは構造が簡素であるため、トランジスタを設ける場合に比してレイアウト工数も少なくなる。

ただし、ダイオードは順方向電圧Ｖｆを有しているため、ダイオードに流れる電流によっては０．２〜０．６Ｖ程度の電圧降下が生じるおそれがある。そこで、第２スイッチング回路ＳＣ２に入力する画素書込用ハイレベル電位ＶＬは、上記の電圧降下分を予測して高めの電位に設定しておくことが好ましい。例えば、出力端子Ｎｏｕｔにおいて５Ｖの画素書込用ハイレベル電位ＶＬが必要な場合には、電圧選択回路６４ａに供給する画素書込用ハイレベル電位ＶＬは５．５Ｖ程度としておくことが好ましい。
なお、上記の電圧降下が発生してもラッチ回路７０への画像信号の書き込み動作に支障を来さないのであれば、入力電位の調整を行わなくてもよい。

また、第３スイッチング回路ＳＣ３においても、ダイオードＤ２において電圧降下が生じるが、第３スイッチング回路ＳＣ３から出力される電池電位ＶＢは、後述する画像保持ステップＳＴ３におけるラッチ回路７０の電位保持にのみ使用される。そして、安定状態のラッチ回路７０にはほとんど電流が流れないため、ダイオードＤ２に流れる電流も小さくなると考えられる。よって、順方向電流に依存する順方向電圧Ｖｆも小さくなり、ラッチ回路７０の記憶内容が失われるほどの電圧降下は生じないと考えられる。
ただし、電圧降下が小さくてもラッチ回路７０の電位を保持できない場合には、第２スイッチング回路ＳＣ２と同様に、入力電位を高めに設定する等の対策が必要である。

［駆動方法］
次に、上記構成を備えた電気泳動表示装置１００の駆動方法について説明する。
図８は、電気泳動表示装置１００の駆動方法を示すフローチャートである。
図８に示すように、本実施形態の駆動方法は、画素４０のラッチ回路７０に画像信号を入力する画像信号入力ステップＳＴ１（画像信号入力期間）と、書き込まれた画像信号に基づく画像を表示部５に表示する画像表示ステップＳＴ２（画像表示期間）と、表示した画像を保持する第１の画像保持ステップＳＴ３（画像保持期間）と、表示画像のコントラストを回復するリフレッシュステップＳＴ４（リフレッシュ期間）と、第２の画像保持ステップＳＴ５（画像保持期間）とを有する。

図９は、図８に対応するタイミングチャートである。また図１０は、以下の説明で用いる２つの画素４０Ａ、４０Ｂを示す図である。なお、図９及び図１０において、各符号の「Ａ」「Ｂ」「ａ」「ｂ」の添字は、説明の対象とした２つの画素４０（４０Ａ、４０Ｂ）と、それらに属する構成要素を明確に区別するために付したものであって他意はない。

図９には、走査線６６の電位Ｇ、高電位電源線５０の電位Ｖｄｄ、低電位電源線４９の電位Ｖｓｓ、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位、共通電極３７の電位Ｖcom、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂ、が示されている。
また、図１０の画素４０Ａは、後述する画像表示ステップにおいて黒表示される画素を示し、画素４０Ｂは白表示される画素を示している。

以下、本実施形態の駆動方法について詳細に説明する。
まず、画像信号入力ステップＳＴ１において、高電位電源線５０（Ｖｄｄ）に画素書込用ハイレベル電位ＶＬ（例えば５Ｖ）が供給される。すなわち、図７（ａ）に示した電圧選択回路６４ａにおいて、第２スイッチング回路ＳＣ２のみをオン状態とするスイッチング信号ＸＶＬＳＥＬ（ローレベル）が入力され、出力端子Ｎｏｕｔから高電位電源線５０に画素書込用ハイレベル電位ＶＬが入力される。
また、低電位電源線４９（Ｖｓｓ）にはグランド電位ＧＮＤ（０Ｖ；ローレベル）が入力されている。共通電極３７はハイインピーダンス状態である。

また、コントローラ６３において、データバッファ１６４に入力された画像データＤが制御回路１６１によりメモリ制御回路１６６に供給され、メモリ制御回路１６６は画像データＤをフレームメモリ１６５に展開する。これにより、画像データＤに基づく画像を表示部５に表示させる準備が完了する。

そして、図９に示すように、各画素４０のラッチ回路７０に画像信号が入力される。すなわち、走査線６６に選択信号であるハイレベル（Ｈ）のパルスが入力され、かかる走査線６６に接続された駆動用ＴＦＴ４１がオン状態とされる。これにより、データ線６８とラッチ回路７０とが接続され、フレームメモリ１６５から供給される画像信号がラッチ回路７０に入力される。

画素４０Ａでは、駆動用ＴＦＴ４１ａを介してデータ線６８ａからラッチ回路７０ａに、黒表示（画素データ「０」）に対応するローレベル（グランド電位ＧＮＤ；０Ｖ）の画像信号が入力される。これにより、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位がグランド電位ＧＮＤ、データ出力端子Ｎ２ａの電位が画素書込用ハイレベル電位ＶＬとなる。
一方、画素４０Ｂでは、駆動用ＴＦＴ４１ｂを介してデータ線６８ｂからラッチ回路７０ｂに、白表示（画素データ「１」）に対応するハイレベル（画素書込用ハイレベル電位ＶＬ）の画像信号が入力される。これにより、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位が画素書込用ハイレベル電位ＶＬ、データ出力端子Ｎ２ｂの電位がグランド電位ＧＮＤ（ローレベル）となる。

なお、画像信号入力ステップＳＴ１において、ラッチ回路７０ａと接続された画素電極３５ａの電位は、画素書込用ハイレベル電位ＶＬとなり、ラッチ回路７０ｂと接続された画素電極３５ｂの電位はグランド電位ＧＮＤとなるが、共通電極３７がハイインピーダンス状態であるため、電気泳動素子３２の表示状態は変化しない。

画素４０Ａ、４０Ｂにそれぞれ画像信号が入力されたならば、画像表示ステップＳＴ２に移行する。
画像表示ステップＳＴ２では、高電位電源線５０の電位Ｖｄｄが、画素書込用ハイレベル電位ＶＬ（例えば５Ｖ）から電気泳動素子３２を駆動するための駆動用ハイレベル電位ＶＨ（例えば１５Ｖ）に引き上げられる。すなわち、電圧選択回路６４ａにおいて、第２スイッチング回路ＳＣ２がオフ状態とされるとともに第１スイッチング回路ＳＣ１がオン状態とされ、出力端子Ｎｏｕｔから高電位電源線５０に駆動用ハイレベル電位ＶＨが入力される。
低電位電源線４９の電位Ｖｓｓはグランド電位ＧＮＤ（０Ｖ）とされる。また、共通電極３７には、駆動用ハイレベル電位ＶＨとグランド電位ＧＮＤとを所定周期で繰り返す矩形状のパルスが入力される。

これにより、画素４０Ａでは、ラッチ回路７０ａのデータ出力端子Ｎ２ａの電位が駆動用ハイレベル電位ＶＨに上昇し、画素電極３５ａの電位Ｖａが駆動用ハイレベル電位ＶＨとなる。そして、矩形状のパルスが入力された共通電極３７がグランド電位ＧＮＤである期間に、画素電極３５ａと共通電極３７との電位差により電気泳動素子３２が駆動される。すなわち、図５（ｂ）に示したように、正に帯電した黒色粒子２６が共通電極３７側に引き寄せられ、負に帯電した白色粒子２７が画素電極３５ａ側に引き寄せられて、画素４０Ａが黒表示される。

一方、画素４０Ｂでは、ラッチ回路７０のデータ出力端子Ｎ２ｂはグランド電位ＧＮＤであるから、画素電極３５ｂの電位Ｖｂもグランド電位ＧＮＤとなる。そして、共通電極３７が駆動用ハイレベル電位ＶＨである期間に、画素電極３５ｂと共通電極３７との間の電位差によって電気泳動素子３２が駆動される。すなわち、図５（ａ）に示したように、負に帯電した白色粒子２７が共通電極３７側に引き寄せられ、正に帯電した黒色粒子２６が画素電極３５ａ側に引き寄せられて、画素４０Ｂが白表示される。

以上の画像信号入力ステップＳＴ１及び画像表示ステップＳＴ２における一連の動作により、画像データＤに基づく画像を表示部５に表示させることができる。

画像表示動作が終了したならば、図８に示すように、第１の画像保持ステップＳＴ３に移行する。
第１の画像保持ステップＳＴ３では、共通電極３７がハイインピーダンス状態とされる。また、電圧選択回路６４ａにおいて第１スイッチング回路ＳＣ１がオフ状態とされるとともに第３スイッチング回路ＳＣ３がオン状態とされ、これによりラッチ回路７０の高電位電源端子ＰＨが駆動用ハイレベル電位ＶＨから電池電位ＶＢに降圧される。すなわち、ラッチ回路７０は電池電位ＶＢ（例えば２Ｖ）により駆動される電源オン状態を維持しており、画像信号入力ステップＳＴ１において入力された画像信号を保持している。

なお、第１の画像保持ステップＳＴ３において、ラッチ回路７０が電位を保持しているため、画素電極３５ａの電位Ｖａは電池電位ＶＢとなり、画素電極３５ｂの電位Ｖｂはグランド電位ＧＮＤとなるが、共通電極３７がハイインピーダンス状態であるため電気泳動素子３２が駆動されることはない。よって、第１の画像保持ステップＳＴ３において表示部５の表示が変化することはない。これは、第２の画像保持ステップＳＴ５においても同様である。

次に、第１の画像保持ステップＳＴ３に移行した後、所定時間の経過後に、リフレッシュステップＳＴ４に移行する。
リフレッシュステップＳＴ４では、電圧選択回路６４ａにおいて第３スイッチング回路ＳＣ３がオフ状態とされるとともに第１スイッチング回路ＳＣ１がオン状態とされる。これにより、図９に示すように、高電位電源線５０の電位Ｖｄｄが再び駆動用ハイレベル電位ＶＨに引き上げられる。また、共通電極３７に駆動用ハイレベル電位ＶＨとグランド電位ＧＮＤとを所定周期で繰り返す矩形状のパルスが入力される。

そうすると、共通電極３７がグランド電位ＧＮＤである期間に、画素電極３５（３５ａ）と共通電極３７との電位差に基づいて電気泳動素子３２が駆動され、当該画素４０（４０Ａ）が黒表示される。この黒表示動作により、黒表示の画素４０（４０Ａ）において時間の経過に伴い低下しつつあったコントラストを、画像表示ステップＳＴ２直後の状態にまで回復することができる。
一方、共通電極３７が駆動用ハイレベル電位ＶＨである期間に、画素電極３５（３５ｂ）と共通電極３７との電位差に基づいて電気泳動素子３２が駆動され、当該画素４０（４０Ｂ）が白表示される。この白表示動作により、白表示の画素４０（４０Ｂ）において時間の経過に伴い低下しつつあったコントラストを、画像表示ステップＳＴ２直後の状態にまで回復することができる。

なお、図９では、共通電極３７に対して２周期分のパルスが入力される場合について示したが、リフレッシュステップＳＴ４において共通電極３７に入力されるパルスは、駆動用ハイレベル電位ＶＨの期間とグランド電位ＧＮＤの期間とが少なくとも１回ずつ設けられていればよく、２周期を超えて長くすることもできる。

リフレッシュステップＳＴ４において表示画像のコントラストを回復させた後は、第２の画像保持ステップＳＴ５に移行する。ラッチ回路７０の電源電圧を再び電池電位ＶＢ（ハイレベル）に低下させて最小限の消費電力で画像信号を保持しつつ、共通電極３７をハイインピーダンス状態として表示画像を長期間にわたり保持する。その後は、リフレッシュステップＳＴ４と所定期間の画像保持ステップＳＴ５（ＳＴ３）とを交互に繰り返すことで、表示画像のコントラストを保持することができる。

以上に詳細に説明した本実施形態の駆動方法によれば、画像表示ステップＳＴ２の後に、画像保持ステップＳＴ３とリフレッシュステップＳＴ４とを設けたことで、長期間にわたりコントラストを低下させることなく表示画像を保持することができる。
また、画像保持ステップＳＴ３において、ラッチ回路７０の電源をオフせずに作動状態を保持しているので、ラッチ回路７０に対する再度の画像信号入力を行うことなく、リフレッシュ動作を行わせることができ、画像信号の転送による電力消費を無くすことができる。
さらに、画像保持ステップＳＴ３では高電位電源端子ＰＨの電位Ｖｄｄを電池電位ＶＢにまで下げ、ラッチ回路７０の駆動電圧を電気泳動表示装置１００の最低電圧にまで下げているので、画像保持ステップＳＴ３、ＳＴ５における電力消費を抑えることができる。
また本実施形態の電気泳動表示装置１００では、図７に示した電圧選択回路６４ａを備えているので、高電位電源線５０に対して電池電位ＶＢを自在に供給することができる。

なお、画像保持ステップＳＴ３の長さは特に限定されないが、時間を長くするとコントラストの低下幅が大きくなり、それに伴ってリフレッシュステップＳＴ４における電気泳動素子３２の駆動時間を長くしなければならなくなる。また、リフレッシュ動作によるコントラスト変化が大きくなり、目立って視認されやすくなる。そこで、コントラストの低下が過度に生じない時点でリフレッシュ動作が成されるように画像保持ステップＳＴ３の長さを設定するとよい。

本実施形態に係る駆動方法では、画像表示ステップＳＴ２において、共通電極３７に駆動用ハイレベル電位ＶＨとグランド電位ＧＮＤとを周期的に繰り返す矩形状のパルスを複数周期分入力している。このような駆動方法を、本願においては「コモン振り駆動」と呼ぶ。コモン振り駆動の定義としては、画像表示ステップＳＴ２において、共通電極３７に駆動用ハイレベル電位ＶＨ（ハイレベル）とグランド電位ＧＮＤ（ローレベル）とを繰り返すパルスが少なくとも１周期以上印加される駆動方法のことである。

このコモン振り駆動方法によれば、黒色粒子と白色粒子をより確実に所望の電極に移動させることができるためコントラストを高めることができる。また画素電極と共通電極とに印加する電位を駆動用ハイレベル電位ＶＨとグランド電位ＧＮＤの二値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素電極３５のスイッチング素子としてＴＦＴを用いた場合には、低電圧駆動によりＴＦＴの信頼性を確保することができるというメリットがある。
なお、コモン振り駆動の周波数及び周期数は、電気泳動素子３２の仕様及び特性に応じて適宜定めることが好ましい。

さらに本発明では、画像表示ステップＳＴ２においてコモン振り駆動を行わない駆動方法とすることもできる。この場合には、画像表示ステップＳＴ２を、黒色画像表示期間と白色画像表示期間とに分割し、黒色画像表示期間では共通電極３７をグランド電位ＧＮＤに固定し、白色画像表示期間では共通電極３７を駆動用ハイレベル電位ＶＨに固定する。これにより、黒色画像表示期間において画素４０Ａが黒表示され、白色画像表示期間において画素４０Ｂが白表示されるので、上記実施形態と同様に表示部５に画像を表示することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について図面を参照しつつ説明する。
図１１は、第２の実施形態に係る電気泳動表示装置２００の概略構成を示す図である。図１２は、第２の実施形態に係る電気泳動表示装置２００の画素回路を示す図である。
なお、図１１及び図１２において、先の第１実施形態と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略することとする。

図１１に示すように、電気泳動表示装置２００では、表示部５に画素１４０がマトリクス状に配列されている。各々の画素１４０には、共通電源変調回路６４から延びる第１の制御線９１と第２の制御線９２とがそれぞれ接続されている。画素１４０に接続された他の配線（走査線６６、データ線６８、共通電極配線５５、高電位電源線５０、低電位電源線４９）は第１実施形態と同様である。

図１２に示すように、電気泳動表示装置２００の画素１４０は、図２の画素４０の構成に加えて、ラッチ回路７０と画素電極３５との間に介挿されたスイッチ回路８０を備えている。スイッチ回路８０は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを有する。

第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタ８１とＮ−ＭＯＳトランジスタ８２とを有している。Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、ドレイン端子は画素電極３５に接続されている。Ｐ−ＭＯＳトランジスタ８１のゲート端子はラッチ回路７０のデータ入力端子Ｎ１（駆動用ＴＦＴ４１のドレイン端子）に接続され、Ｎ−ＭＯＳトランジスタ８２のゲート端子はラッチ回路７０のデータ出力端子Ｎ２に接続されている。

第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタ８３とＮ−ＭＯＳトランジスタ８４とを有している。Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、ドレイン端子は画素電極３５に接続されている。Ｐ−ＭＯＳトランジスタ８３のゲート端子はラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスタ８４のゲート端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。

上記構成を備えた電気泳動表示装置２００において表示部５に画像を表示させるには、駆動用ＴＦＴ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力し、ラッチ回路７０に画像信号を電位として記憶させる。そうすると、ラッチ回路７０のデータ入力端子Ｎ１及びデータ出力端子Ｎ２から出力される電位に基づいて動作するスイッチ回路８０により、第１の制御線９１又は第２の制御線９２と、画素電極３５とが接続される。その結果、第１又は第２の制御線９１、９２から画素電極３５に画像信号に対応する電位が入力され、図５に示したように、画素電極３５と共通電極３７との電位差に基づいて画素１４０が黒又は白表示される。

図１３は、電気泳動表示装置２００の駆動方法を示すタイミングチャートであって、第１実施形態で参照した図９に対応する図である。図１４は、図１３に示した駆動方法により黒表示される画素１４０Ａと白表示される画素１４０Ｂを示す図であって、第１実施形態で参照した図１０に対応する図である。
図１３には、図９に示した第１実施形態に係るタイミングチャートに加えて、第１の制御線９１の電位Ｓ１と、第２の制御線９２の電位Ｓ２とが示されている。

本実施形態の電気泳動表示装置２００についても、図８に示した第１実施形態に係る駆動方法を採用することができる。すなわち、画素１４０のラッチ回路７０に画像信号を入力する画像信号入力ステップＳＴ１と、書き込まれた画像信号に基づく画像を表示部５に表示する画像表示ステップＳＴ２と、表示した画像を保持する第１の画像保持ステップＳＴ３と、表示画像のコントラストを回復するリフレッシュステップＳＴ４と、第２の画像保持ステップＳＴ５とを順次実行する駆動方法を採用することができる。

ただし、本実施形態の駆動方法では、図１３に示すように、画像表示ステップＳＴ２を黒色画像表示ステップＳＴ２１と白色画像表示ステップＳＴ２２とに分割し、それぞれの期間で黒表示と白表示とを行うことで表示部５に画像を表示する駆動方法としている。

黒色画像表示ステップＳＴ２１では、第１の制御線９１に駆動用ハイレベル電位ＶＨが入力される一方、第２の制御線９２はハイインピーダンス状態とされる。これにより、画素１４０Ａの画素電極３５ａの電位Ｖａが駆動用ハイレベル電位ＶＨとされる一方、画素１４０Ｂの画素電極３５ｂはハイインピーダンス状態とされる。したがって、画素１４０Ａに属する電気泳動素子３２のみが駆動され、画素１４０Ａが黒表示される。

一方、白色画像表示ステップＳＴ２２では、第１の制御線９１はハイインピーダンス状態とされ、第２の制御線９２にグランド電位ＧＮＤが入力される。これにより、画素１４０Ｂの画素電極３５ｂの電位Ｖｂがグランド電位ＧＮＤとされる一方、画素１４０Ａの画素電極３５ａはハイインピーダンス状態とされる。したがって、画素１４０Ｂに属する電気泳動素子３２のみが駆動され、画素１４０Ｂが白表示される。このようにして、表示部５に画像データに基づく画像が表示される。

上記の駆動方法によれば、画像表示ステップＳＴ２において第１の制御線９１と第２の制御線９２のいずれか一方が必ずハイインピーダンス状態となる。したがって、隣接して配置された画素電極３５ａ、３５ｂ間の電位差によって接着剤層３３やマイクロカプセル２０を介したリーク電流が生じるのを防止することができる。これにより、さらに省電力性に優れた電気泳動表示装置を実現できる。

また、本実施形態では、画像保持ステップＳＴ３、ＳＴ５において第１及び第２の制御線９１、９２の双方をハイインピーダンス状態としている。これにより、ラッチ回路７０の出力に基づいて第１及び第２の制御線９１、９２のいずれかと電気的に接続されている画素電極３５もハイインピーダンス状態となるので、画像保持ステップＳＴ３、ＳＴ５においてもリーク電流が発生しにくくなっている。

また、本実施形態の電気泳動表示装置２００では、画素電極３５に印加される電圧は第１又は第２の制御線９１、９２から供給されるため、リフレッシュステップＳＴ４において第１及び第２の制御線９１、９２の双方に電位を入力している。リフレッシュステップＳＴ４は短時間で終了するため、図１３に示すように、第１及び第２の制御線９１、９２の双方に電位を入力してもリーク電流の発生は少ないものと考えられる。しかし、より確実にリーク電流を防止するには、画像表示ステップＳＴ２と同様に、リフレッシュステップＳＴ４を黒色画像表示ステップと白色画像表示ステップとに分割し、それぞれのステップにおいて第１及び第２の制御線９１、９２のいずれかに電位を入力する一方、他方の制御線はハイインピーダンス状態とすることが好ましい。

また、本実施形態の電気泳動表示装置２００では、ラッチ回路７０と画素電極３５との間に、スイッチ回路８０が介在しているので、スイッチ回路８０に接続された第１及び第２の制御線９１、９２の電位を操作することにより、ラッチ回路７０の保持電位によらず表示部５の表示制御を行うことができる。

例えば、第１及び第２の制御線９１、９２の双方に駆動用ハイレベル電位ＶＨを入力すると、すべての画素１４０の画素電極３５に駆動用ハイレベル電位ＶＨを入力することができる。そして、かかる状態において共通電極３７にグランド電位ＧＮＤ（ローレベル）を入力すれば、表示部５を全面黒表示することができる。また、第１及び第２の制御線９１、９２の双方にグランド電位ＧＮＤ（ローレベル）を入力し、共通電極３７に駆動用ハイレベル電位ＶＨを入力すれば、表示部５を全面白表示することができる。したがって、本実施形態によれば、ラッチ回路７０に画像信号を転送することなく表示部５の消去動作を行うことができる。

［電子機器］
次に、上記実施形態の電気泳動表示装置１００、２００を、電子機器に適用した場合について説明する。
図１５は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００（２００）からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。

図１６は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記各実施形態の電気泳動表示装置１００（２００）を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。

図１７は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置１００（２００）が採用されているので、省電力性に優れた表示部を備える電子機器となっている。
なお、各図に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。

第１実施形態に係る電気泳動表示装置の概略構成図。 第１実施形態に係る電気泳動表示装置の画素回路図。 第１実施形態に係る電気泳動表示装置の概略断面図。 マイクロカプセルの概略構成図。 電気泳動表示装置の動作説明図。 第１実施形態に係る電気泳動表示装置の制御部を示す図。 電圧選択回路の回路構成図。 第１実施形態に係る駆動方法を示すフローチャート。 第１実施形態に係る駆動方法におけるタイミングチャート。 第１実施形態に係る駆動方法の説明に用いる図。 第２実施形態に係る電気泳動表示装置の概略構成図。 第２実施形態に係る電気泳動表示装置の画素回路図。 第２実施形態に係る駆動方法におけるタイミングチャート。 第２実施形態に係る駆動方法の説明に用いる図。 電子機器の一例である腕時計を示す図。 電子機器の一例である電子ペーパーを示す図。 電子機器の一例である電子ノートを示す図。 従来の電圧選択回路を示す図。

符号の説明

１００，２００ 電気泳動表示装置、５ 表示部、３２ 電気泳動素子、３５，３５ａ，３５ｂ 画素電極、３７ 共通電極、４０，４０Ａ，４０Ｂ，１４０，１４０Ａ，１４０Ｂ 画素、４１，４１ａ，４１ｂ 駆動用ＴＦＴ（画素スイッチング素子）、４９ 低電位電源線、５０ 高電位電源線、６２ データ線駆動回路、６３ コントローラ（制御部）、６４ａ 電圧選択回路、７０，７０ａ，７０ｂ ラッチ回路（メモリ回路）、７１，７３，ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ１１，ＰＭ１２ Ｐ−ＭＯＳトランジスタ、Ｄ１，Ｄ２ ダイオード、ＬＳ１，ＬＳ２ レベルシフタ、ＳＣ１ 第１スイッチング回路、ＳＣ２ 第２スイッチング回路、ＳＣ３ 第３スイッチング回路

Claims (5)

1. 複数の入力電位から選択した電位を出力する電圧選択回路であって、
   最高電位である第１のハイレベル電位と、第２のハイレベル電位と、最低電位である第３のハイレベル電位とを出力端子から選択的に出力可能であり、
   前記出力端子に前記第１のハイレベル電位を供給する第１スイッチング回路が、高耐圧トランジスタと前記高耐圧トランジスタのゲート端子に接続され前記高耐圧トランジスタをオンとするための信号をレベルシフトして出力するレベルシフタとを有し、
   前記高耐圧トランジスタのドレイン又はソースの一方は前記第１のハイレベル電位を供給する端子に接続され、前記高耐圧トランジスタのドレイン又はソースの他方は前記出力端子に接続されており、
   前記出力端子に前記第２のハイレベル電位を供給する第２スイッチング回路が、第１低耐圧トランジスタと前記第１低耐圧トランジスタのゲート端子に接続され前記第１低耐圧トランジスタをオンとするための信号をレベルシフトして出力するレベルシフタと、前記第１低耐圧トランジスタと前記出力端子との間に介挿された第１のダイオードとを有し、
   前記第１低耐圧トランジスタのドレイン又はソースの一方は前記第２のハイレベル電位を供給する端子に接続され、前記第１低耐圧トランジスタのドレイン又はソースの他方は前記第１のダイオードに接続されており、
   前記第１のダイオードは、前記第１低耐圧トランジスタから前記出力端子に向かって順方向に接続されており、
   前記出力端子に前記第３のハイレベル電位を供給する第３スイッチング回路が、第２低耐圧トランジスタと前記第２低耐圧トランジスタと前記出力端子との間に介挿された第２のダイオードとを有し、
   前記第２低耐圧トランジスタのドレイン又はソースの一方は前記第３のハイレベル電位を供給する端子に接続され、前記第２低耐圧トランジスタのドレイン又はソースの他方は前記第２のダイオードに接続されており、
   前記第２のダイオードは、前記第２低耐圧トランジスタから前記出力端子に向かって順方向に接続されており、
   前記第２低耐圧トランジスタのゲート端子には、前記第２低耐圧トランジスタをオンとするための信号として、前記第３のハイレベル電位と同電位をハイレベル電位とする信号が入力される
   ことを特徴とする電圧選択回路。
2. 前記第２スイッチング回路に設けられたレベルシフタを構成するトランジスタが、低耐圧トランジスタであることを特徴とする請求項１に記載の電圧選択回路。
3. 一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とが設けられた電気泳動表示装置であって、
   少なくとも前記ラッチ回路の電源電圧が、請求項１又は２に記載の電圧選択回路から供給されることを特徴とする電気泳動表示装置。
4. 前記第３のハイレベル電位が、当該電気泳動表示装置の電源系に設けられた電池の電圧であることを特徴とする請求項３に記載の電気泳動表示装置。
5. 請求項３又は４に記載の電気泳動表示装置を備えたことを特徴とする電子機器。

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