JP5963644B2 - 出力バッファ回路の動作方法、その動作方法を用いる出力バッファ回路、その出力バッファ回路を含むシステムオンチップ、及びその出力バッファ回路を含む携帯用データ処理装置。 - Google Patents

出力バッファ回路の動作方法、その動作方法を用いる出力バッファ回路、その出力バッファ回路を含むシステムオンチップ、及びその出力バッファ回路を含む携帯用データ処理装置。 Download PDF

Info

Publication number
JP5963644B2
JP5963644B2 JP2012241973A JP2012241973A JP5963644B2 JP 5963644 B2 JP5963644 B2 JP 5963644B2 JP 2012241973 A JP2012241973 A JP 2012241973A JP 2012241973 A JP2012241973 A JP 2012241973A JP 5963644 B2 JP5963644 B2 JP 5963644B2
Authority
JP
Japan
Prior art keywords
control signal
circuit
voltage
sourcing
signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012241973A
Other languages
English (en)
Other versions
JP2013102430A5 (ja
JP2013102430A (ja
Inventor
丞鎬 李
丞鎬 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2013102430A publication Critical patent/JP2013102430A/ja
Publication of JP2013102430A5 publication Critical patent/JP2013102430A5/ja
Application granted granted Critical
Publication of JP5963644B2 publication Critical patent/JP5963644B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00315Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Description

本発明は、出力バッファ回路の動作方法に係り、特に、広い動作範囲を有する出力バッファ回路の動作方法に関する。
CMOS工程が発展するにつれて、集積回路(integrated circuits(ICs))の電力消耗を減らすために、ICの内部供給電圧が低くなっている。しかし、ICを含む印刷回路基板システム(Printed Circuit Board(PCB)−based system)では、ICの間でデータ通信またはインターフェーシング(interfacing)が起こるときにICの内部供給電圧が低くなる場合と異なり、入出力バッファ回路の供給電圧は低くなっていない。
また、ICのそれぞれに具現された入出力バッファ回路の供給電圧が互いに異なると、誤動作が誘発され、入出力バッファ回路の間で漏れ電流経路(leakage current path)が誘発され、入出力バッファ回路が破壊されうる。
入出力バッファ回路に使われるトランジスタが、特定電圧で正常に動作するとき、トランジスタのドレイン(drain)とゲート(gate)との間の電圧差、ゲートとソース(source)との間の電圧差、及び/またはドレインとソースとの間の電圧差が、トランジスタの信頼性が保証される電圧より大きいとき、トランジスタのゲート酸化膜(gate oxide)が破壊されるか、またはHCI(Hot Carrier Injection)によって、トランジスタが破壊されうるおそれがある。
特開平11−330942号公報
本発明の目的は、供給電圧または動作電圧に無関係に信頼性を保証可能な出力バッファ回路の動作方法を提供することにある。
本発明の出力バッファ回路の動作方法は、動作電圧のDCレベルを表わす複数の指示信号と出力データに基づいて動作電圧と基準電圧とに従属的なスイング範囲を有する第1ソーシング制御信号を生成する段階と、複数の指示信号に従属的な第2ソーシング制御信号とを生成させる段階と、第1ソーシング制御信号と第2ソーシング制御信号とに応答し動作電圧を出力端子に供給する段階と、を含む。
複数の指示信号のそれぞれと出力データとは、レベルシフターによってレベルシフトされた信号であり得る。
第1ソーシング制御信号は、動作電圧と基準電圧との間でスイングし、基準電圧は、複数の指示信号のデコーディングの結果によって生成された複数の選択信号によって、複数の内部電圧のうちから選択されたいずれか1つであり得る。
第1ソーシング制御信号を生成させる段階は、複数の指示信号をデコードし、複数の選択信号を生成させる段階と、複数の指示信号のうちのいずれか1つと複数の選択信号によって、複数の内部電圧のうちのいずれか1つを基準電圧として出力する段階と、複数の指示信号のうちのいずれか1つ、基準電圧、及び出力データによって、動作電圧と基準電圧との間でスイングする第1ソーシング制御信号を生成させる段階と、を含む。
第2ソーシング制御信号を生成させる段階は、複数の指示信号をデコーディングして生成された複数の選択信号と複数の指示信号のうちのいずれか1つによって、複数の内部電圧のうちのいずれか1つを第2ソーシング制御信号として生成することができる。
出力バッファ回路の動作方法は、複数の指示信号のデコーディングの結果によって生成された複数の選択信号のうちのいずれか1つと出力データによって、シンキング制御信号を生成させる段階と、シンキング制御信号に応答して、接地電圧を出力端子に供給する段階と、をさらに含みうる。
シンキング制御信号を生成させる段階は、複数の選択信号のうちのいずれか1つによって、互いに相補的な複数の制御信号を生成させる段階と、相補的な複数の制御信号によって、出力データをシンキング制御信号として出力する段階と、を含む。
本発明の出力バッファ回路は、第1電圧のDCレベルを表わす複数の指示信号と、出力データに基づいて第1電圧と基準電圧とに従属的なスイング範囲を有する第1ソーシング制御信号、及び複数の指示信号に従属的な第2ソーシング制御信号を生成させるソーシング制御回路と、第1ソーシング制御信号と第2ソーシング制御信号とに応答して、第1電圧を出力端子に供給するソーシング回路と、を含む。
ソーシング制御回路は、複数の指示信号のうちのいずれか1つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちのいずれか1つを基準電圧として生成し、第1電圧と基準電圧とによって決定されたスイング範囲を有する第1ソーシング制御信号を生成させる。
ソーシング制御回路は、複数の指示信号のうちのいずれか1つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちのいずれか1つを第2ソーシング制御信号として生成する。
ソーシング制御回路は、複数の指示信号をデコードして複数の選択信号を出力するデコーディング回路と、複数の指示信号のうちの第1指示信号と複数の選択信号とによって、第1内部電圧のうちのいずれか1つを基準電圧として出力する基準電圧生成回路と、出力データと第1指示信号と基準電圧によって決定されたスイング範囲を有する第1ソーシング制御信号を生成させる第1制御信号生成回路と、第1指示信号と複数の選択信号とによって、第2内部電圧のうちのいずれか1つを第2ソーシング制御信号として生成する第2制御信号生成回路と、を含む。
ソーシング回路が、第1ソーシング制御信号、第2ソーシング制御信号、及び第3ソーシング制御信号に応答して、第1電圧を出力端子に供給する時、ソーシング制御回路は、複数の指示信号によって、第3ソーシング制御信号をさらに生成させる。
本発明の出力バッファ回路は、出力データに応答して、接地電圧を出力端子に供給する第1シンキング回路と、シンキング制御信号に応答して、接地電圧を出力端子に供給する第2シンキング回路と、複数の指示信号のデコーディングの結果によって生成された複数の選択信号のうちのいずれか1つと出力データによって、シンキング制御信号を生成させるシンキング制御回路と、をさらに含む。
シンキング制御回路は、複数の選択信号のうちのいずれか1つによって、互いに相補的な複数の制御信号を生成させる制御信号生成回路と、相補的な複数の制御信号によって、出力データをシンキング制御信号として出力するシンキング制御信号生成回路と、を含む。
本発明のシステムオンチップは、コアロジック回路と、コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路と、を含む。
出力バッファ回路は、動作電圧のDCレベルを表わす複数の指示信号と出力データによって、動作電圧と基準電圧とに従属的なスイング範囲を有する第1ソーシング制御信号を生成させ、複数の指示信号に従属的な第2ソーシング制御信号を生成させるソーシング制御回路と、第1ソーシング制御信号と第2ソーシング制御信号とに応答して、第1電圧を出力端子に供給するソーシング回路と、を含む。
ソーシング制御回路は、複数の指示信号のうちのいずれか1つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の第1内部電圧のうちのいずれか1つを基準電圧として生成し、いずれか1つと複数の選択信号によって、複数の第2内部電圧のうちのいずれか1つを第2ソーシング制御信号として生成する。
本発明のシステムオンチップは、出力データによって、接地電圧を出力端子に供給する第1シンキング回路と、シンキング制御信号によって、接地電圧を出力端子に供給する第2シンキング回路と、複数の指示信号のうちのいずれか1つと出力データによって、シンキング制御信号を生成させるシンキング制御信号生成回路と、をさらに含む。
システムオンチップは、複数の指示信号を受信するためのパッドをさらに含みうる。さらに、システムオンチップは、DCレベルを検出して、複数の指示信号を生成させるレベル検出回路をさらに含む。
本発明の携帯用データ処理装置は、コアロジック回路と、コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路とを含むシステムオンチップと、ディスプレイコントローラの制御によって、出力バッファ回路によってバッファリングされた出力データをディスプレイするためのディスプレイと、を含む。
本発明の携帯用データ処理装置が含む出力バッファ回路は、動作電圧のDCレベルを複数指示する指示信号と出力データによって、動作電圧と基準電圧とに従属的なスイング範囲を有する第1ソーシング制御信号を生成させ、複数の指示信号に従属的な第2ソーシング制御信号を生成させるソーシング制御回路と、第1ソーシング制御信号と第2ソーシング制御信号とに応答して、第1電圧を出力端子に供給するソーシング回路と、出力データによって、出力端子に接地電圧を供給する第1シンキング回路と、シンキング制御信号によって、出力端子に接地電圧を供給する第2シンキング回路と、複数の指示信号のうちのいずれか1つと出力データによって、シンキング制御信号を生成させるシンキング制御信号生成回路と、を含む。
また、ソーシング制御回路は、複数の指示信号のうちのいずれか1つと複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の第1内部電圧のうちのいずれか1つを基準電圧として生成し、いずれか1つと複数の選択信号によって、複数の第2内部電圧のうちのいずれか1つを第2ソーシング制御信号として出力する。
本発明の出力バッファ回路は、供給電圧に基づいて出力信号の性能、例えば、遷移時間、電波遅延時間、及び/またはデューティー比を改善することができる。また、本発明の出力バッファ回路は、別途のバイアス(bias)回路を要求しない。
本発明の出力バッファ回路は、メインドライバーとして使われるPMOSトランジスタのゲート酸化物の信頼性を保証しながら、高速で出力データをバッファリングすることができる。
本発明の一実施形態による出力バッファ回路を含む半導体装置を示すブロック図である。 本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。 図1または図2に示された出力バッファ回路を示すブロック図である。 図1または図2に示された出力バッファ回路の変形例を示すブロック図である。 図1または図2に示された出力バッファ回路の図3Bとは異なる変形例を示すブロック図である。 本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。 図4に示された出力バッファ回路を示すブロック図である。 図4に示された出力バッファ回路の変形例を示すブロック図である。 図4に示された出力バッファ回路の図5Bとは異なる変形例を示すブロック図である。 図3A、図3B、図5A、または図5Bに示されたソーシング制御回路のブロック図を示す。 図3Cまたは図5Cに示されたソーシング制御回路のブロック図を示す。 図6Aまたは図6Bに示されたデコーディング回路の回路図を示す。 図6Aまたは図6Bに示され基準電圧生成回路を示す回路図である。 図6Aまたは図6Bに示された基準電圧生成回路の変形例を示す回路図である。 図6Aまたは図6Bに示された第1制御信号生成回路の回路図を示す。 図6Aまたは図6Bに示された第2制御信号生成回路を示す回路図である。 図6Aまたは図6Bに示された第2制御信号生成回路の変形例を示す回路図である。 図3A、図3B、図3C、図5A、図5B、または図5Cに示されたシンキング制御回路の模式図である。 図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路の動作に関連した信号の波形を示す特性図である。 図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路の動作に関連した信号の波形の変形例を示す特性図である。 図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路の動作に関連した信号の波形の図15とは異なる変形例を示す特性図である。 図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路の動作を説明するフローチャートである。 本発明の一実施形態による出力バッファ回路を含む半導体装置を含むデータ処理システムのブロック図を示す。 本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を含むデータ処理システムのブロック図を示す。
以下、添付した図面を参照して、本発明の実施形態を詳しく説明する。
(一実施形態)
図1は、本発明の一実施形態による出力バッファ回路を含む半導体装置を示すブロック図である。図1を参照すると、半導体装置10Aは、コアロジック(core logic)回路20、出力バッファ(buffer)回路100、及び複数のパッド(pad)10−1、10−2、10−3、10−6を含む。
説明の便宜上、本明細書では、1ビットの出力データDATAを出力するための1つの出力バッファ回路100を示すが、複数のビットを並列出力するために、それぞれが出力バッファ回路100と同じ構造を有する複数の出力バッファ回路が半導体装置10A内に具現可能である。
コアロジック回路20は、メモリセルアレイ21とリード/ライト回路22とを含む。コアロジック回路20は、第3パッド10−3を通じて供給された第3電圧VDDを内部供給電圧として使う。
メモリセルアレイ21は、データを保存するための複数のメモリセル、複数のメモリセルのそれぞれをアクセスするための複数のワードラインと複数のビットラインとを含む。
複数のメモリセルのそれぞれは、揮発性メモリセルまたは不揮発性メモリセルとして具現可能である。揮発性メモリセルは、DRAM(Dynamic RandomAccess Memory)、SRAM(Static Random Access Memory)、T−RAM(Thyristor RAM)、Z−RAM(Zero Capacitor RAM)、またはTTRAM(Twin Transistor RAM)として具現可能である。
不揮発性メモリセルは、EEPROM(Electrically Erasable Programmable Read−Only Memory)、フラッシュメモリ、MRAM(Magnetic RAM)、スピン伝達トルクMRAM(Spin−Transfer Torque MRAM)、CBRAM(Conductive Bridging RAM)、FeRAM(Ferroelectric RAM)、PRAM(Phase Change RAM)、または抵抗メモリ(resistiveRAM)として具現可能である。不揮発性メモリセルは、1ビットまたはそれ以上のビットを保存することができる。
リード/ライト回路22は、読み込み動作の間に、メモリセルアレイ21に保存されたデータを読み込むために必要な周辺回路を意味する。またリード/ライト回路22は、書き込み動作の間に、データをメモリセルアレイ21に書き込むために必要な周辺回路を意味する。
読み込み動作の間に、リード/ライト回路22は、第1電圧VDDOのDCレベルを表わす複数の指示信号SP0、SP1と出力データDATAとを出力バッファ回路100に伝送しうる。例えば、リード/ライト回路22は、複数の指示信号SP0、SP1を生成することができる。
出力バッファ回路100は、第1パッド10−1を通じて入力された第1電圧VDDO、第2パッド10−2を通じて入力された第2電圧VDDP、第3パッド10−3を通じて入力された第3電圧VDD、及び複数の指示信号SP0、SP1を用いて、コアロジック回路20から出力された出力データDATAをバッファリングされた出力データOUTとして出力パッド10−6を通じて出力する。
複数のパッド10−1、10−2、10−3、10−6のそれぞれは、その名称にも拘らず、電圧及び/または信号を伝送するために使われる電気伝導性を有する。
説明の便宜上、本明細書で使われる出力バッファ回路(図3Aの130A、図3Bの130B、図3Cの100C、図5Aの130A’、図5Bの130B’、または図5Cの100C’)の供給電圧、すなわち、第1電圧VDDOは、1.8Vから3.3Vまでのうちの何れか1つの電圧、例えば、1.8V、2.5V、3.0V、または3.3Vであり、第2電圧VDDPは、1.8Vであり、第3電圧VDDは、0.9Vであると仮定する。
図7を参照して説明される複数の指示信号SP0、SP1のそれぞれのレベルは、第1電圧VDDOのDCレベルを表わすように設定しうる。
図2は、本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。図2を参照すると、半導体装置10Bは、コアロジック回路20、出力バッファ回路100、レベル検出回路101、及び複数のパッド10−1、10−2、10−3、及び10−6を含む。
図2に示された半導体装置10Bは、図1に示された半導体装置10Aと異なり、第1電圧VDDOのDCレベルを自動で検出するためのレベル検出回路101を含む。例えば、各半導体装置10A、10Bは、SoCとして具現可能である。SoCは、携帯可能なデータ処理装置(portable device)の一部として具現可能である。
レベル検出回路101は、第1パッド10−1を通じて入力された第1電圧VDDOのDCレベルを検出し、該検出結果によって、指示信号SP0、SP1を出力することができる。すなわち、レベル検出回路101は、第1電圧VDDOのDCレベルによって、指示信号SP0、SP1のそれぞれのレベルを自動で設定することができる。
出力バッファ回路100は、第1パッド10−1を通じて入力された第1電圧VDDO、第2パッド10−2を通じて入力された第2電圧VDDP、第3パッド10−3を通じて入力された第3電圧VDD、及びレベル検出回路101から出力された指示信号SP0、SP1を用いて、コアロジック回路20から出力された出力データDATAをバッファリングし、該バッファリングされた出力データOUTを出力パッド10−6を通じて出力することができる。
図3Aは、図1または図2に示された出力バッファ回路のブロック図である。図3Aを参照すると、出力バッファ回路100Aは、内部プリドライバーロジック回路110、第1バッファ111、第2バッファ112、及び出力バッファ回路130Aを含む。
内部プリドライバーロジック(pre−driver logic)回路110は、各指示信号SP0、SP1のDCレベルと出力データDATAのレベルとをシフトし、レベルシフトされた各指示信号Ls_SP0、Ls_SP1とレベルシフトされた出力データLs_dataとを出力する。例えば、内部プリドライバーロジック回路110は、レベルシフター(level shifter)の機能を行える。したがって、各信号SP0、SP1、及びDATAが、第3電圧VDDのレベルを有するとき、各指示信号Ls_SP0、Ls_SP1、及び出力データLs_dataは、第2電圧VDDPのレベルを有しうる。
第2電圧VDDPを供給電圧、または、動作電圧として使う第1バッファ111、及び第2バッファ112は、レベルシフトされた出力データLs_dataをバッファリングする。
出力バッファ回路130Aは、ソーシング(sourcing)制御回路140、ソーシング回路150、第1シンキング(sinking)回路160、第2シンキング回路170、及びシンキング制御回路180を含む。ここで、ソーシングは、プルアップ(pull−up)を意味し、シンキングは、プルダウン(pull−down)を意味する。
ソーシング制御回路140は、電圧VDD、VDDP、VDDOを動作電圧として使う。ソーシング制御回路140は、出力データDATAと第2電圧VDDPのレベル、例えば、DCレベルを指示する指示信号Ls_SP0、Ls_SP1によって、第1ソーシング制御信号Pg0を生成することができる。また、ソーシング制御回路140は、指示信号Ls_SP0、Ls_SP1によって、第2ソーシング制御信号Pg_biasを生成することができる。
ソーシング回路150は、第1ソーシング制御信号Pg0と第2ソーシング制御信号Pg_biasとに応答して、第1電圧VDDOを出力端子151に供給する。ソーシング回路150は、第1電圧VDDOを供給する第1電圧端子と出力端子151との間に直列接続された第1メインドライバー(main driver;P0)と第1バイアスドライバー(bias driver;P1)とを含む。例えば、第1バイアスドライバーP1は、第1メインドライバーP0の2つの端子の間の電圧を低めるための用途として使われる。
各ドライバーP0、P1は、PMOSトランジスタとして具現可能である。この場合、第1ソーシング制御信号Pg0は、第1PMOSトランジスタP0のゲートに供給され、第2ソーシング制御信号Pg_biasは、第2PMOSトランジスタP1のゲートに供給される。例えば、第2PMOSトランジスタP1は、HCI(Hot Carrier Injection)を減少させるために、第1PMOSトランジスタP0と積層されうる。実施形態によって、各ドライバーP0、P1は、NMOSトランジスタとして具現可能である。
第1シンキング回路160は、第2バッファ112から出力されたデータNgのレベルによって、出力端子151に接地電圧VSSを供給することができる。実施形態によって、第1シンキング回路160は、出力端子151と接地との間に直列接続された第2バイアスドライバーN0と第2メインドライバーN1とを含みうる。
各ドライバーN0、N1は、NMOSトランジスタとして具現可能である。この場合、第2電圧VDDPは、第1NMOSトランジスタN0のゲートに供給され、第2バッファ112から出力されたデータNgは、第2NMOSトランジスタN1のゲートに供給される。
第2シンキング回路170は、シンキング制御回路180から出力されたシンキング制御信号Ng1のレベルによって、出力端子151に接地電圧VSSを供給することができる。実施形態によって、第2シンキング回路170は、出力端子151と接地との間に直列接続された第3バイアスドライバーN2と第3メインドライバーN3とを含みうる。
各ドライバーN2、N3は、NMOSトランジスタとして具現可能である。この場合、第2電圧VDDPは、第3NMOSトランジスタN2のゲートに供給され、シンキング制御回路180から出力されたシンキング制御信号Ng1は、第4NMOSトランジスタN3のゲートに供給される。
シンキング制御回路180は、複数の指示信号Ls_SP0、Ls_SP1に関連した選択信号Node_xと第2バッファ112から出力されたデータNgとによって、シンキング制御信号Ng1を生成することができる。複数の指示信号Ls_SP0、Ls_SP1に関連した選択信号Node_xは、複数の指示信号Ls_SP0、Ls_SP1に対するデコーディングの結果として生成された複数の選択信号のうちのいずれか1つであり得る。
第2シンキング回路170とシンキング制御回路180は、パッド10−6を通じて出力されるバッファリングされた出力データOUTの安定性、例えば、出力タイミング及び/またはデューティー比を調節するために、第1電圧VDDOのレベルによって動作することができる。
図3Bは、図1または図2に示された出力バッファ回路の変形例を示すブロック図である。図3Aと図3Bとを参照すると、第1シンキング回路160’と第2シンキング回路170’とを除けば、図3Aの出力バッファ回路130Aの構造と図3Bの出力バッファ回路130Bの構造は、実質的に同一である。
第1シンキング回路160’は、第2バッファ112から出力されたデータNgのレベルによって、出力端子151に接地電圧VSSを供給することができる。実施形態によって、第1シンキング回路160’は、出力端子151と接地との間に直列接続された複数のドライバーN0、N0’、N1を含む。
各ドライバーN0、N0’、N1は、NMOSトランジスタとして具現可能である。この場合、第2電圧VDDPは、各NMOSトランジスタN0、N0’のゲートに供給され、第2バッファ112から出力されたデータNgは、第2NMOSトランジスタN1のゲートに供給される。
第2シンキング回路170’は、シンキング制御回路180から出力されたシンキング制御信号Ng1のレベルによって、出力端子151に接地電圧VSSを供給することができる。実施形態によって、第2シンキング回路170は、出力端子151と接地との間に直列接続された複数のドライバーN2、N2’、N3を含む。
各ドライバーN2、N2’、N3は、NMOSトランジスタとして具現可能である。この場合、第2電圧VDDPは、各NMOSトランジスタN2、N2’のゲートに供給され、シンキング制御回路180から出力されたシンキング制御信号Ng1は、第4NMOSトランジスタN3のゲートに供給される。
図3Cは、図1または図2に示された出力バッファ回路のさらに別の変形例を示すブロック図である。図3Bと図3Cとを参照すると、ソーシング制御回路140’とソーシング回路150’とを除けば、図3Bの出力バッファ回路130Bの構造と図3Cの出力バッファ回路130Cの構造は、実質的に同一である。各出力バッファ回路100A、100B、及び100Cは、図1または図2に示された出力バッファ回路100とは異なる実施形態である。
ソーシング制御回路140’は、出力データDATAと第2電圧VDDPのDCレベルを指示する指示信号Ls_SP0、Ls_SP1とによって、第1ソーシング制御信号Pg0を生成させる。また、ソーシング制御回路140’は、指示信号Ls_SP0、Ls_SP1によって、第2ソーシング制御信号Pg_biasと第3ソーシング制御信号Pg_bias2とを生成させる。
ソーシング回路150’は、各ソーシング制御信号Pg0、Pg_bias、Pg_bias2に応答して、第1電圧VDDOを出力端子151に供給する。ソーシング回路150’は、第1電圧VDDOを供給する第1電圧端子と出力端子151との間に直列接続された複数のドライバーP0、P1、P1’を含む。
各ドライバーP0、P1、P1’は、PMOSトランジスタとして具現可能である。この場合、第1ソーシング制御信号Pg0は、第1PMOSトランジスタP0のゲートに供給され、第2ソーシング制御信号Pg_biasは、第2PMOSトランジスタP1のゲートに供給され、第3ソーシング制御信号Pg_bias2は、第3PMOSトランジスタP1’のゲートに供給される。例えば、ソーシング制御信号Pg_bias、Pg_bias2は、実質的に同じ信号であり得る。各ドライバーP0、P1、及びP1’は、NMOSトランジスタとして具現可能である。
図4は、本発明の一実施形態による出力バッファ回路を含む半導体装置の変形例を示すブロック図である。図1と図4とを参照すると、半導体装置10Cは、指示信号SP0、SP1を受信するための複数のパッド10−4、10−5をさらに含む。この場合、コアロジック回路20は、出力データDATAを出力バッファ回路100に伝送する。
第1電圧VDDOのDCレベルを指示する指示信号SP0、SP1のそれぞれのレベルは、複数のスイッチSW1、SW2のそれぞれを用いて設定しうる。例えば、第4パッド10−4に接続された第1スイッチSW1が、第2電圧VDDPを伝送するラインに接続される時、第1指示信号SP0は、ロジック1またはハイレベルを表わし、第1スイッチSW1が接地ラインに接続されるとき、第1指示信号SP0は、ロジック0またはローレベルを表わす。また、第5パッド10−5に接続された第2スイッチSW2が、第2電圧VDDPを伝送するラインに接続されるとき、第2指示信号SP1は、ロジック1またはハイレベルを表わし、第2スイッチSW2が接地ラインに接続されるとき、第2指示信号SP1は、ロジック0またはローレベルを表わす。
各スイッチSW1、SW2は、ヒューズ(fuse)、アンチヒューズ(antifuse)、またはイーヒューズ(efuse)として具現可能である。したがって、指示信号SP0、SP1のそれぞれのレベルは、スイッチ、ヒューズ、アンチヒューズ、またはイーヒューズを用いて手動で設定しうる。例えば、指示信号SP0、SP1のそれぞれのレベルは、半導体装置10Aが製造された後、変更されないように、製造者によって設定することもある。
図5Aは、図4に示された出力バッファ回路を示すブロック図である。図3A、図4、及び図5Aを参照すると、内部プリドライバーロジック回路110’は、出力データDATAのレベルのみシフトし、指示信号SP0、SP1は、直接ソーシング制御回路140に入力される。すなわち、内部プリドライバーロジック回路110’を除けば、図3Aの出力バッファ回路100Aの構造と図5Aの出力バッファ回路100A’の構造は、実質的に同一である。
図5Bは、図4に示された出力バッファ回路の変形例を示すブロック図である。図3B、図4、及び図5Bを参照すると、内部プリドライバーロジック回路110’は、出力データDATAのレベルのみシフトし、指示信号SP0、SP1は、直接ソーシング制御回路140に入力される。すなわち、内部プリドライバーロジック回路110’を除けば、図3Bの出力バッファ回路100Bの構造と図5Bの出力バッファ回路100B’の構造は、実質的に同一である。
図5Cは、図4に示された出力バッファ回路のさらに異なる変形例を示すブロック図である。図3C、図4、及び図5Cを参照すると、内部プリドライバーロジック回路110’は、出力データDATAのレベルのみシフトし、指示信号SP0、SP1は、直接ソーシング制御回路140に入力される。すなわち、内部プリドライバーロジック回路110’を除けば、図3Cの出力バッファ回路100Cの構造と図5Cの出力バッファ回路100C’の構造は、実質的に同一である。
図6Aは、図3A、図3B、図5A、または図5Bに示されたソーシング制御回路のブロック図を示す。以下、説明の便宜上、各指示信号SP0、SP1及びレベルシフトされた各指示信号Ls_SP0、Ls_SP1を「指示信号」と総称し、出力データDATA及びレベルシフトされた出力データLs_dataは、「出力データ」と総称する。
ソーシング制御回路140は、デコーディング回路200、基準電圧生成回路300、第1制御信号生成回路400、及び第2制御信号生成回路500を含む。デコーディング回路200は、第1電圧VDDOのDCレベルを表わす指示信号Ls_SP0、Ls_SP1をデコードして、複数の選択信号ABCDを生成させる。
図6Bは、図3Cまたは図5Cに示されたソーシング制御回路のブロック図を示す。第3制御信号生成回路500’を除けば、図6Aのソーシング制御回路140の構造と図6Bのソーシング制御回路140’の構造は、実質的に同一である。
第3制御信号生成回路500’は、反転された第1指示信号Ls_SP0Bと選択信号ABCDとに応答して、第3ソーシング制御信号Pg_bias2を生成させる。第2制御信号生成回路500の構造と第3制御信号生成回路500’の構造は、同一である。したがって、第2ソーシング制御信号Pg_biasと第3ソーシング制御信号Pg_bias2は、同じ信号である。
実施形態によって、ソーシング制御回路140’は、第3制御信号生成回路500’を含まず、第2制御信号生成回路500のみを用いて生成された第2ソーシング制御信号Pg_biasを、図3Cまたは図5Cに示された各PMOSトランジスタP1、P1’のゲートに供給することもできる。
図7は、図6Aまたは図6Bに示されたデコーディング回路の回路図を示す。図7を参照すると、デコーディング回路200は、第1選択信号生成回路210と第2選択信号生成回路220とを含む。
第1選択信号生成回路210は、第1指示信号Ls_SP0と第2指示信号Ls_SP1とに応答して、複数の選択信号ABCDに含まれ、互いに相補的な複数の第1選択信号ABを生成させる。第1選択信号生成回路210は、NANDゲート211と第1インバータ213とを含む。第2電圧VDDP及び接地電圧を動作電圧として使うNANDゲート211は、第1指示信号Ls_SP0と第2指示信号とをNAND演算する。第2電圧VDDPと接地電圧とを動作電圧として使う第1インバータ213は、NANDゲート211の出力信号Aを反転する。
第2選択信号生成回路220は、反転された第1指示信号Ls_SP0Bと第2指示信号Ls_SP1とに応答して、複数の選択信号ABCDに含まれ、互いに相補的な複数の第2選択信号CDを生成させる。
第2選択信号生成回路220は、第2インバータ221、NORゲート223、及び第3インバータ225を含む。第2電圧VDDPと接地電圧とを動作電圧として使う第2インバータ221は、第1指示信号Ls_SP0を反転させ、該反転された第1指示信号Ls_SP0Bを生成させる。
第2電圧VDDP及び接地電圧を動作電圧として使うNORゲート223は、反転された第1指示信号Ls_SP0Bと第2指示信号とをNOR演算する。第2電圧VDDP及び接地電圧を動作電圧として使う第3インバータ225は、NORゲート223の出力信号Dを反転する。
第1電圧VDDOのDCレベルが第1レベルV1であるとき、第1指示信号SP0は、ロジック0に設定され、第2指示信号SP1は、ロジック0とロジック1とのうちの如何なるものも設定しうる。この場合、第2指示信号SP1は、ドントケア(don’t care;X)である。第1電圧VDDOのDCレベルが第2レベルV2である時、第1指示信号SP0は、ロジック1に設定され、第2指示信号SP1は、ロジック0に設定される。
第1電圧VDDOのDCレベルが第3レベルV3である時、第1指示信号SP0は、ロジック1に設定され、第2指示信号SP1は、ロジック1に設定される。例えば、第1レベルV1は、1.8Vであり、第2レベルV2は、2.5Vまたは3.0Vであり、第3レベルV3は、3.3Vであり得る。
各指示信号SP0、SP1のロジックまたはレベルによって、各選択信号生成回路210、220によって生成された選択信号ABCDのそれぞれは、機能テーブル(function table)230に示される。選択信号ABCDのうちのいずれか1つ、例えば、選択信号Cは、シンキング制御回路180に伝送される。すなわち、Node_x=Cである。
セルフゲートバイアストラッキング回路(self−gate bias tracking circuit)とも呼ばれうる基準電圧生成回路300は、第1指示信号Ls_SP0のうちのいずれか1つ、例えば、反転された第1指示信号Ls_SP0Bと選択信号ABCDとによって、複数の内部電圧のうちのいずれか1つを基準電圧VREFとして出力する。
図8は、図6Aまたは図6Bに示された基準電圧生成回路を示す回路図である。第1電圧VDDOのDCレベルが第3レベルV3であるとき、基準電圧生成回路300Aは、第1選択信号ABに応答して、第2電圧VDDPに関連した内部電圧REF1を基準電圧VREFとして出力する。
第1電圧VDDOのDCレベルが第2レベルV2であるとき、基準電圧生成回路300Aは、第2選択信号CDに応答して、第3電圧VDDに関連した内部電圧REF2を基準電圧VREFとして出力する。第1電圧VDDOのDCレベルが第1レベルV1である時、基準電圧生成回路300Aは、反転された第1指示信号Ls_SP0Bによって、接地電圧VSSを基準電圧VREFとして出力する。
基準電圧生成回路300Aは、第1電圧生成回路310、第2電圧生成回路320、第3電圧生成回路330、及びキャパシタC1を含む。
第1電圧生成回路310は、第1電圧VDDOと第1選択信号ABとのうちのいずれか1つ、例えば、Cに応答して、内部電圧REF1、REF2を生成させる。第1電圧生成回路310は、第1選択信号ABに応答して、第2電圧VDDPに関連した内部電圧REF1を基準電圧VREFとして出力する。
第1電圧生成回路310は、第1電圧生成器311と第1伝送回路313とを含む。第1電圧生成器311は、第2電圧VDDPに関連した内部電圧REF1を生成させ、第1伝送回路313は、第1選択信号ABに応答して、内部電圧REF1を出力端子TM1に伝送する。第1電圧生成器311は、第2電圧VDDPを供給する第2電圧端子とノードND1との間に直列接続された複数のトランジスタN10、P10を含む。
NMOSトランジスタN10のゲートは、抵抗Rを通じて第1電圧VDDOを供給する第1電圧端子に接続されるので、抵抗R1によって生成されたバイアス電圧は、NMOSトランジスタN10のゲートに供給されうる。したがって、NMOSトランジスタN10は、ターンオン状態を保持することができる。
選択信号Aは、PMOSトランジスタP10のゲートに供給される。PMOSトランジスタP10は、選択信号Aがロジック0を有する時、すなわち、図7のテーブル230に示したように、第1電圧VDDOが第3レベルV3、例えば、3.3Vである時、第1電圧生成器311は、第2電圧VDDPに関連した電流をノードND1に供給する。
各NMOSトランジスタN11、N12、N13、N14は、各ノードND2、ND3、ND4、ND5に電流または電荷を供給する機能を行う。各PMOSトランジスタP11、P12、P13、P14は、各ノードND2、ND3、ND4、ND5の電圧を一定に保持するために、各ノードND2、ND3、ND4、ND5の電流または電荷を放電(discharge)する機能を行う。
PMOSトランジスタP14のゲートは、抵抗R2を通じて接地に接続される。抵抗R2は、バイアス電圧をPMOSトランジスタP14のゲートに供給することができる。したがって、PMOSトランジスタP15は、ターンオン状態を保持することができる。
ロジック0を有する選択信号Aによって、第2電圧VDDPがNMOSトランジスタN10を通じてノードND1に供給されれば、NMOSトランジスタN11のスレショルド電圧Vth_N11によって、ノードND2の内部電圧REF1は、(VDDP−Vth_N11)になる。この場合、NMOSトランジスタN12を通じてノードND3に供給された電圧によって、PMOSトランジスタP11は弱くターンオンされる。したがって、PMOSトランジスタP11は、内部電圧REF1が第2電圧VDDPほど上昇する形状を防止することができる。
漏れ電流(leakage current)がPMOSトランジスタP11を流れるために、ノードND2の内部電圧REF1は、漏れ電流によって、(VDDP−Vth_N11)よりやや低くなる。この場合、内部電圧REF1が基準電圧VREFとして出力されるので、図10に示された第1制御信号生成回路400に供給される基準電圧VREFは、図10の各PMOS(P21、P22、P23、及びP24)のゲート酸化物(gateoxide)の信頼性を保持することができる。これにより、高電圧によく耐えるレベルシフター(high voltage tolerant level shifter)の機能を行える第1制御信号生成回路400の動作点(operation point)はさらに良くなる効果がある。
第1伝送回路313は、第1選択信号ABに応答して、内部電圧REF1を基準電圧VREFとして出力端子TM1に伝送しうる。第1伝送回路313は、伝送ゲート(transmission gate)として具現可能である。
第1電圧VDDOのDCレベルが第2レベルV2である時、例えば、2.5Vである時、第2電圧生成回路320は、第2選択信号CDに応答して、第3電圧VDDに関連した内部電圧REF2を基準電圧VREFとして出力する。
第2電圧生成回路320は、選択信号Cによって、第3電圧VDDを出力する第2電圧生成器P15と、第2選択信号CDに応答して、第2電圧生成器P15から出力された内部電圧REF2を基準電圧VREFとして出力端子TM1に伝送する第2伝送回路321とを含む。
第2電圧生成器P15は、PMOSトランジスタとして具現可能であり、第2伝送回路321は、伝送ゲートとして具現可能である。第1電圧VDDOのDCレベルが第1レベルV1である時、第3電圧生成回路330は、反転された第1指示信号Ls_SP0Bによって、接地電圧VSSを基準電圧VREFとして出力することができる。第3電圧生成回路330は、NMOSトランジスタとして具現可能である。
キャパシタC1は、第2電圧VDDPを供給する第2電圧端子と出力端子TM1との間に接続されて、出力端子TM1を通じて出力される基準電圧VREFのレベルを一定に安定させる機能を行える。
図9は、図6Aまたは図6Bに示された基準電圧生成回路の変形例を示す回路図である。基準電圧生成回路300Bは、第1電圧生成回路340、第1伝送回路350、第2伝送回路360、及び第2電圧生成回路330’を含む。第1電圧生成回路340は、第1電圧VDDOと第1選択信号ABとのうちのいずれか1つ、例えば、Aによって、第2電圧VDDPに関連した複数の内部電圧REF1、REF2’を生成することができる。
図9に示された第1電圧生成回路340の構造は、図8に示された第1電圧生成器311の構造と実質的に同一である。但し、図9の第1電圧生成回路340は、各ノードND2、ND3の電圧を各内部電圧REF1、REF2’として生成することができる。
第1伝送回路350は、第1選択信号ABに応答して、内部電圧REF1を出力端子TM1に伝送する。例えば、第1電圧VDDOのDCレベルが第3レベルV3であるとき、第1伝送回路350は、第1選択信号ABに応答して、内部電圧REF1を出力端子TM1に伝送する。第2伝送回路360は、第2選択信号CDに応答して、内部電圧REF2’を出力端子TM1に伝送する。例えば、第1電圧VDDOのDCレベルが第2レベルV2である時、例えば、3.0Vである時、第2伝送回路360は、第2選択信号CDに応答して、内部電圧REF2’を出力端子TM1に伝送する。
図9の第2電圧生成回路330’の構造は、図8の第3電圧生成回路330の構造と同一である。したがって、第1電圧VDDOのDCレベルが第1レベルV1である時、第2電圧生成回路330’は、反転された第1指示信号Ls_SP0Bによって、接地電圧VSSを基準電圧として出力端子TM1に伝送する。
キャパシタC1は、第2電圧VDDPを供給する第2電圧端子と出力端子TM1との間に接続されて、出力端子TM1を通じて出力される基準電圧VREFのレベルを一定に安定させる機能を行える。
前述したように、基準電圧生成回路300Bは、第1電圧VDDOのDCレベルが第3レベルV3である時、第1選択信号ABに応答して、内部電圧REF1を出力し、第1電圧VDDOのDCレベルが第2レベルV2である時、第2選択信号CDに応答して、内部電圧REF2’を出力し、第1電圧VDDOのDCレベルが第1レベルV1である時、反転された第1指示信号Ls_PS0Bに応答して、接地電圧VSSを出力する。
第1制御信号生成回路400は、出力データLs_data、反転された第1指示信号Ls_PS0B、及び基準電圧VREFによって、第1電圧VDDOと基準電圧VREFとの間をスイングする第1ソーシング制御信号Pg0を生成させる。すなわち、第1制御信号生成回路400は、出力データLs_dataと指示信号SP0、SP1とを用いて、第1ソーシング制御信号Pg0を生成させる。
図10は、図6Aまたは図6Bに示された第1制御信号生成回路の回路図を示す。第1制御信号生成回路400は、基準電圧VREFのレベルによって、第1ソーシング制御信号Pg0のレベルを調節する。
第1ソーシング制御信号Pg0は、第1電圧VDDOと基準電圧VREFとの間でスイングすることができる。さらに具体的に、第1ソーシング制御信号Pg0は、VDDOと(VREF+Vth_P23)との間でスイングすることができる。ここで、Vth_P23は、PMOSトランジスタP23のスレショルド電圧を意味する。ソーシング制御信号Pg0、Pg0Bは、差動信号である。第2制御信号生成回路500は、反転された第1指示信号Ls_SP0Bと選択信号ABCDとに応答して、第2電圧VDDPに関連した内部電圧、第3電圧VDDに関連した内部電圧、及び接地電圧VSSのうちのいずれか1つを第2ソーシング制御信号Pg_biasとして出力することができる。
図11は、図6Aまたは図6Bに示された第2制御信号生成回路を示す回路図である。第2制御信号生成回路500は、第1電圧VDDOのDCレベルが第3レベルV3である時、第1選択信号ABに応答して、第2電圧VDDPに関連した内部電圧を出力する。
第2制御信号生成回路500は、第1電圧VDDOのDCレベルが第2レベルV2である時、第2選択信号CDに応答して、第3電圧VDDに関連した内部電圧を出力する。第2制御信号生成回路500は、第1電圧VDDOのDCレベルが第1レベルV1である時、反転された第1指示信号Ls_SP0Bに応答して、接地電圧VSSを出力する。
第2制御信号生成回路500は、第1伝送回路510、第2伝送回路520、第3伝送回路530、及びキャパシタC2を含む。第1伝送回路510は、第1選択信号ABに応答して、第2電圧VDDPに関連した内部電圧を出力端子TM2に出力する。第1伝送回路510は、第1電圧生成器511と第1伝送回路513とを含む。第1電圧生成器511は、第2電圧VDDPに関連した内部電圧を出力し、第1伝送回路513は、第1選択信号ABに応答して、第1電圧生成器511から出力された内部電圧を出力端子TM2に伝送する。第1電圧生成器511は、インバータとして具現可能であり、第1電圧生成器511の入力端子が接地に接続されているので、第1電圧生成器511は、第2電圧VDDPに関連した内部電圧を出力することができる。
第2伝送回路520は、第2選択信号CDに応答して、第3電圧VDDに関連した内部電圧を出力端子TM2に出力する。第2伝送回路520は、第2電圧生成器P31と第2伝送回路521とを含む。第2電圧生成器P31は、選択信号Cによって、第2電圧VDDPに関連した電圧を出力する。第2電圧生成器P31は、PMOSトランジスタとして具現可能である。
第2伝送回路521は、第2選択信号CDに応答して、第3電圧VDDに関連した内部電圧を出力端子TM2に伝送する。第3伝送回路530は、反転された第1指示信号Ls_SP0Bに応答して、接地電圧VSSを出力端子TM2に出力する。第3伝送回路530は、PMOSトランジスタとして具現可能である。キャパシタC2は、第2電圧VDDPを供給する第2電圧端子と出力端子TM2との間に接続されて、出力端子TM2を通じて出力される第2ソーシング制御信号Pg_biasのレベルを一定に安定させる機能を行える。
図12は、図6Aまたは図6Bに示された第2制御信号生成回路の変形例を示す回路図である。第2制御信号生成回路500は、第1電圧VDDOのDCレベルが第3レベルV3であるとき、第1選択信号ABに応答して、内部電圧REF3を出力する。
第2制御信号生成回路500は、第1電圧VDDOのDCレベルが第2レベルV2である時、第2選択信号CDに応答して、内部電圧REF4を出力する。例えば、内部電圧REF4は、内部電圧REF3より低いことがある。第2制御信号生成回路500は、第1電圧VDDOのDCレベルが第1レベルV1である時、反転された第1指示信号Ls_SP0Bに応答して、接地電圧VSSを出力する。
第2制御信号生成回路500は、電圧生成回路540、第1伝送回路541、第2伝送回路550、第3伝送回路560、及びキャパシタC3を含む。
電圧生成回路540は、第2電圧VDDPに関連した複数の内部電圧REF3、REF4を生成させる。電圧生成回路540は、ダイオード接続された複数のPMOSトランジスタP41、P43、及びP45を含む。内部電圧REF3は、ダイオード接続されたPMOSトランジスタP41によって生成され、内部電圧REF4は、直列接続されたダイオード接続されたPMOSトランジスタP43、P45によって生成される。
第1伝送回路541は、第1選択信号ABに応答して、内部電圧REF3を出力端子TM2に出力する。
第2伝送回路550は、第2選択信号CDに応答して、内部電圧REF4を出力端子TM2に出力する。第3伝送回路560は、反転された第1指示信号Ls_SP0Bに応答して、接地電圧VSSを出力端子TM2に出力する。キャパシタC3は、第2電圧VDDPを供給する第2電圧端子と出力端子TM2との間に接続されて、出力端子TM2を通じて出力される第2ソーシング制御信号Pg_biasのレベルを一定に安定させる機能を行える。
図13は、図3A、図3B、図3C、図5A、図5B、または図5Cに示されたシンキング制御回路の回路図を示す。シンキング制御回路180は、選択信号ABCDのうちのいずれか1つ、例えば、選択信号(C=Node_x)と第2バッファ112から出力されたデータNgとによって、第2シンキング回路170または170’の動作、例えば、オン/オフを制御することができる。
シンキング制御回路180は、ソーシング回路150または150’に含まれたPMOSトランジスタP0、P1、またはP0、P1、P1’の個数と第1シンキング回路160または160’に含まれたNMOSトランジスタN0、N1、またはN0、N0’、N1’の個数との差によって、パッド10−6を通じて出力されるバッファリングされた出力データOUTの転移時間(transition time)、電波遅延時間(propagation delay time)、及び/またはデューティー比がずれることを防止する機能を行う。すなわち、シンキング制御回路180は、第1電圧VDDOのDCレベルによって、NMOSトランジスタN3をターンオンまたはターンオフさせて、パッド10−6を通じて出力されるバッファリングされた出力データOUTを安定させることができる。
シンキング制御回路180は、制御信号生成回路181とシンキング制御信号生成回路183とを含む。
制御信号生成回路181は、選択信号ABCDのうちのいずれか1つ、例えば、選択信号(C=Node_x)から互いに相補的な制御信号XB、Xを生成させる。制御信号生成回路181は、直列接続されたインバータ18−1、18−2を含む。シンキング制御信号生成回路183は、互いに相補的な制御信号XB、Xによって、第2バッファ112から出力されたデータNgの伝送有無を制御する。
図7に示したように、第1電圧VDDOのDCレベルが第1レベルV1または第3レベルV3である時、シンキング制御信号生成回路183は、互いに相補的な制御信号XB、Xに応答して、第2バッファ112から出力されたデータNgをシンキング制御信号Ng1としてNMOSトランジスタN3のゲートに供給する。したがって、データNgがロジック1である時、各NMOSトランジスタN1、N3は、ターンオンされる。しかし、データNgがロジック0である時、各NMOSトランジスタN1、N3は、ターンオフされる。
しかし、第1電圧VDDOのDCレベルが第2レベルV2である時、選択信号Cはロジック0であるので、インバータ181−1の制御信号XBはロジック1であり、インバータ181−2の出力信号Xはロジック0である。したがって、伝送回路185は遮断され、NMOSトランジスタN61は、ターンオンされるので、NMOSトランジスタN3は、ターンオフされる。
図14は、図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路の動作に関連した信号の波形を示す特性図である。図14は、第1電圧VDDOが3.3Vであり、第2電圧VDDPが1.8Vであり、第3電圧VDDが0.9Vであり、出力バッファ回路130A、130B、または130Cの動作周波数が、133Mhzである時のシミュレーション波形を示す。
この場合、基準電圧生成回路300から出力された基準電圧VREFは、1.4Vであり、第1ソーシング制御信号Pg0は、第1電圧VDDO、すなわち、3.3Vと(VREF+Vth_P23)、すなわち、1.8Vの間でスイングし、第2ソーシング制御信号Pg_biasは、基準電圧VREFを中心にスイングし、各信号Ng、Ng1は、0Vと1.8Vとの間でスイングし、バッファリングされた出力データOUTは、0Vと3.3Vとの間でスイングする。
図15は、図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路の動作に関連した信号の波形の図14とは異なる波形を示す特性図である。図15は、第1電圧VDDOが3.0Vであり、第2電圧VDDPが1.8Vであり、第3電圧VDDが0.9Vであり、出力バッファ回路130A、130B、または130Cの動作周波数が、133Mhzである時のシミュレーション波形を示す。
この場合、基準電圧生成回路300から出力された基準電圧VREFは、1.2Vであり、第1ソーシング制御信号Pg0は、第1電圧VDDO、すなわち、3.0Vと(VREF+Vth_P23)、すなわち、1.6Vの間でスイングし、第2ソーシング制御信号Pg_biasは、基準電圧VREFを中心にスイングし、信号Ngは、0Vと1.8Vとの間でスイングし、シンキング制御信号Ng1は、接地電圧VSSを保持し、バッファリングされた出力データOUTは、0Vと3.0Vとの間でスイングする。
図16は、図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路の動作に関連した信号の波形のさらに異なる波形を示す特性図である。図16は、第1電圧VDDOが1.8Vであり、第2電圧VDDPが1.8Vであり、第3電圧VDDが0.9Vであり、出力バッファ回路130A、130B、または130Cの動作周波数が、133Mhzである時のシミュレーション波形を示す。
この場合、基準電圧生成回路300から出力された基準電圧VREFは、0.0Vであり、第1ソーシング制御信号Pg0は、0.0Vと1.8Vとの間でスイングし、各信号Ng、Ng1は、0Vと1.8Vとの間でスイングし、第2ソーシング制御信号Pg_biasは、接地電圧VSSを保持し、バッファリングされた出力データOUTは、0Vと1.8Vとの間でスイングする。
図1から図16を参照して説明したように、ソーシング制御回路140または140’は、PMOSトランジスタP0の耐圧が1.8Vとして具現され、第1電圧VDDOが1.8Vから3.3Vまでのうちのいずれか1つの電圧を有しても、第1電圧VDDOと基準電圧VREFとに従属的なスイング範囲を有する第1ソーシング制御信号Pg0を生成することができるので、PMOSトランジスタP0のゲート酸化物に損傷を与えずに、高速で動作することができる効果がある。
図17は、図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路の動作を説明するフローチャートである。ソーシング制御回路140または140’は、動作電圧、例えば、第1電圧VDDOのDCレベルを指示する指示信号Ls_SP0、Ls_SP1のデコーディングの結果によって生成された選択信号ABCDに応答して、複数の内部電圧(図6のREF1、REF2、及びVSS、または図7のREF1、REF2’、及びVSS)のうちのいずれか1つを基準電圧VREFとして出力する(ステップS10)。
ソーシング制御回路140または140’は、指示信号Ls_SP0、Ls_SP1のうちのいずれか1つLs_SP0B、出力データLs_data、及び基準電圧VREFによって、第1ソーシング制御信号Pg0のスイングレベルを調節する(ステップS20)。第1ソーシング制御信号Pg0のスイングレベルは、動作電圧VDDOと基準電圧VREFとに従属的である。
ソーシング制御回路140または140’は、指示信号Ls_SP0、Ls_SP1のうちのいずれか1つLs_SP0Bと選択信号ABCDとによって、第2ソーシング制御信号Pg_biasのレベルを調節する(ステップS30)。ソーシング制御回路140または140’は、第1ソーシング制御信号Pg0と第2ソーシング制御信号Pg_biasとによって、動作電圧VDDOを出力端子151に供給する(ステップS40)。
シンキング制御回路180は、選択信号ABCDのうちのいずれか1つ(例えば、C)に応答して生成された相補的な制御信号XB、Xに応答して、第2バッファ112から出力されたデータNgに対応するシンキング制御信号Ng1を生成させる(ステップS50)。第2シンキング回路170または170’は、シンキング制御信号Ng1に応答して、接地電圧VSSを出力端子151に供給する(ステップS60)。
図18は、図1に示された半導体装置を含むデータ処理システムのブロック図を示す。PCBシステムとして具現可能なデータ処理システム600は、システムオンチップ610とディスプレイ620とを含みうる。すなわち、システムPCBは、システムオンチップ610とディスプレイ620とを含む。
データ処理システム600は、携帯電話(mobile phone)、スマートフォン(smart phone)、タブレットPC(Tablet Personal Computer)、PDA(Personal Digital Assistant)、PMP(Portable Multimedia Player)、MP3プレーヤー、またはメモリカードのような携帯可能な装置の一部として具現可能である。
システムオンチップ610は、半導体装置10A、電力管理ユニット(Power Management Unit;以下、PMU)611、及びディスプレイコントローラ613を含む。
PMU611は、電圧VDDO、VDDP、及びVDDを対応するパッド10−1〜10−3を通じて半導体装置10Aに供給することができる。ディスプレイコントローラ613は、半導体装置10Aから出力されたバッファリングされたデータOUT〜OUTmを受信して、ディスプレイ620に伝送しうる。各データOUT〜OUTmは、各出力バッファ回路から出力される。それぞれの出力バッファ回路の構造は、図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路130A、130B、または130Cの構造と実質的に同様に具現可能である。
図19は、図2に示された半導体装置を含むデータ処理システムのブロック図を示す。PCBシステムとして具現可能なデータ処理システム700は、システムオンチップ710とディスプレイ720とを含む。すなわち、システムPCB700は、システムオンチップ710とディスプレイ720とを含む。
データ処理システム700は、携帯電話、スマートフォン、タブレットPC、PDA、PMP、MP3プレーヤー、またはメモリカードのような携帯可能なデータ処理装置の一部として具現可能である。
システムオンチップ710は、半導体装置10B、PMU711、及びディスプレイコントローラ713を含む。
PMU711は、電圧VDDO、VDDP、及びVDDを対応するパッド10−1〜10−3を通じて半導体装置10Bに供給することができる。ディスプレイコントローラ713は、半導体装置10Bから出力されたバッファリングされたデータOUT〜OUTmを受信して、ディスプレイ720に伝送しうる。各データOUT〜OUTmは、各出力バッファ回路から出力される。各出力バッファ回路の構造は、図3A、図3B、図3C、図5A、図5B、または図5Cに示された出力バッファ回路130A、130B、または130Cの構造と実質的に同様に具現可能である。
本発明は、出力バッファ回路とそれを含む装置に利用されうる。
10A、10B:半導体装置、
20:コアロジック回路、
100:出力バッファ回路、
101:レベル検出回路、
140、140’:ソーシング制御回路、
150、150’:ソーシング回路、
160、160’:第1シンキング回路、
170、170’:第2シンキング回路、
180:シンキング制御回路、
200:デコーディング回路、
300、300A、300B:基準電圧生成回路、
400:第1制御信号生成回路、
500、500A、500B:第2制御信号生成回路。

Claims (23)

  1. 動作電圧のDCレベルを表わす複数の指示信号及び出力データに基づいて前記動作電圧と基準電圧とに従属的なスイング範囲を有する第1ソーシング制御信号を生成する段階と、
    前記複数の指示信号に従属的な第2ソーシング制御信号を生成させる段階と、
    前記第1ソーシング制御信号と前記第2ソーシング制御信号とに応答し、前記動作電圧を出力端子に供給する段階と、
    を含み、
    前記複数の指示信号のそれぞれと前記出力データとは、レベルシフターによってレベルシフトされた信号であることを特徴とする出力バッファ回路の動作方法。
  2. 記基準電圧は、前記複数の指示信号のデコーディング(decoding)により生成された複数の選択信号に基づいて複数の内部電圧のうちから選択されたいずれか1つであることを特徴とする請求項1に記載の出力バッファ回路の動作方法。
  3. 前記第1ソーシング制御信号を生成させる段階は、
    前記複数の指示信号をデコードし、複数の選択信号を生成させる段階と、
    前記複数の指示信号のうちのいずれか1つと前記複数の選択信号とに基づいて複数の内部電圧のうちのいずれか1つを前記基準電圧として出力する段階と、
    前記複数の指示信号のうちのいずれか1つ、前記基準電圧、及び前記出力データに基づいて、前記動作電圧と前記基準電圧との間でスイングする前記第1ソーシング制御信号を生成させる段階と、
    を含むことを特徴とする請求項1に記載の出力バッファ回路の動作方法。
  4. 前記第2ソーシング制御信号を生成させる段階は、
    前記複数の指示信号をデコーディングし生成された複数の選択信号と前記複数の指示信号とのうちのいずれか1つによって、複数の内部電圧のうちのいずれか1つを前記第2ソーシング制御信号として生成することを特徴とする請求項1に記載の出力バッファ回路の動作方法。
  5. 前記複数の指示信号のデコーディングにより生成された複数の選択信号のうちのいずれか1つと前記出力データとに基づいてシンキング制御信号を生成させる段階と、
    前記シンキング制御信号に応答し、接地電圧を前記出力端子に供給する段階と、
    をさらに含むことを特徴とする請求項1に記載の出力バッファ回路の動作方法。
  6. 前記シンキング制御信号を生成させる段階は、
    前記複数の選択信号のうちのいずれか1つに基づいて互いに相補的な複数の制御信号を生成させる段階と、
    前記相補的な複数の制御信号により前記出力データを前記シンキング制御信号として出力する段階と、
    を含むことを特徴とする請求項5に記載の出力バッファ回路の動作方法。
  7. 第1電圧のDCレベルを表わす複数の指示信号及び出力データに基づいて前記第1電圧と基準電圧とに従属的なスイング範囲を有する第1ソーシング制御信号と、前記複数の指示信号に従属的な第2ソーシング制御信号とを生成させるソーシング制御回路と、
    前記第1ソーシング制御信号と前記第2ソーシング制御信号とに応答し、前記第1電圧を出力端子に供給するソーシング回路と、
    を備えることを特徴とする出力バッファ回路。
  8. 前記ソーシング制御回路は、前記複数の指示信号のうちのいずれか1つと前記複数の指示信号のデコーディングにより生成された複数の選択信号とに基づいて複数の内部電圧のうちのいずれか1つを前記基準電圧として生成することを特徴とする請求項7に記載の出力バッファ回路。
  9. 前記ソーシング制御回路は、前記複数の指示信号のうちいずれか1つと前記複数の指示信号のデコーディングの結果として生成された複数の選択信号によって、複数の内部電圧のうちいずれか1つを前記第2ソーシング制御信号として生成することを特徴とする請求項7に記載の出力バッファ回路。
  10. 前記ソーシング制御回路は、
    前記複数の指示信号をデコードし複数の選択信号を出力するデコーディング回路と、
    前記複数の指示信号のうちの第1指示信号と前記複数の選択信号とに基づいて複数の第1内部電圧のうちのいずれか1つを前記基準電圧として出力する基準電圧生成回路と、
    前記出力データと前記第1指示信号と前記基準電圧とにより決定されたスイング範囲を有する前記第1ソーシング制御信号を生成させる第1制御信号生成回路と、
    前記第1指示信号と前記複数の選択信号とによって、複数の第2内部電圧のうちのいずれか1つを前記第2ソーシング制御信号として生成する第2制御信号生成回路と、
    を備えることを特徴とする請求項7に記載の出力バッファ回路。
  11. 前記デコーディング回路は、
    前記第1指示信号と前記複数の指示信号のうちの第2指示信号とに応答し、前記複数の選択信号に含まれ、互いに相補的な複数の第1選択信号を生成させる第1選択信号生成回路と、
    反転された前記第1指示信号と前記第2指示信号とに応答し、前記複数の選択信号に含まれ、互いに相補的な複数の第2選択信号を生成させる第2選択信号生成回路と、
    を備えることを特徴とする請求項10に記載の出力バッファ回路。
  12. 前記第1制御信号生成回路は、前記第1電圧と前記基準電圧との間でスイングする前記第1ソーシング制御信号を出力することを特徴とする請求項10に記載の出力バッファ回路。
  13. 前記第1制御信号生成回路は、前記基準電圧と前記基準電圧とに応答して動作するMOSトランジスタのスレショルド電圧の和と前記第1電圧との間でスイングする前記第1ソーシング制御信号を生成させることを特徴とする請求項10に記載の出力バッファ回路。
  14. 前記ソーシング回路が、前記第1ソーシング制御信号、前記第2ソーシング制御信号、及び第3ソーシング制御信号に応答し、前記第1電圧を前記出力端子に供給するとき、前記ソーシング制御回路は、前記複数の指示信号に基づいて前記第3ソーシング制御信号をさらに生成させることを特徴とする請求項7に記載の出力バッファ回路。
  15. 前記ソーシング制御回路は、
    前記複数の指示信号をデコードして複数の選択信号を出力するデコーディング回路と、
    前記複数の指示信号のうちの第1指示信号と前記複数の選択信号とに基づいて複数の第1内部電圧のうちのいずれか1つを前記基準電圧として出力する基準電圧生成回路と、
    前記出力データ、前記第1指示信号、及び前記基準電圧に基づいて決定されたスイング範囲を有する前記第1ソーシング制御信号を生成させる第1制御信号生成回路と、
    前記第1指示信号と前記複数の選択信号とに基づいて複数の第2内部電圧のうちのいずれか1つを前記第2ソーシング制御信号として生成する第2制御信号生成回路と、
    前記第1指示信号と前記複数の選択信号とに基づいて前記第2ソーシング制御信号と同じ前記第3ソーシング制御信号を生成させる第3制御信号生成回路と、
    を備えることを特徴とする請求項14に記載の出力バッファ回路。
  16. 前記出力データに応答し、接地電圧を前記出力端子に供給する第1シンキング回路と、
    シンキング制御信号に応答し、前記接地電圧を前記出力端子に供給する第2シンキング回路と、
    前記複数の指示信号のデコーディングによって生成された複数の選択信号のうちのいずれか1つと前記出力データとに基づいて前記シンキング制御信号を生成させるシンキング制御回路と、
    をさらに備えることを特徴とする請求項7に記載の出力バッファ回路。
  17. 前記シンキング制御回路は、
    前記複数の選択信号のうちのいずれか1つに基づいて互いに相補的な複数の制御信号を生成させる制御信号生成回路と、
    前記相補的な複数の制御信号に基づいて前記出力データを前記シンキング制御信号とし出力するシンキング制御信号生成回路と、
    を備えることを特徴とする請求項16に記載の出力バッファ回路。
  18. コアロジック回路と、
    前記コアロジック回路から出力された出力データをバッファリングするための出力バッファ回路と、
    を備え、
    前記出力バッファ回路は、動作電圧のDCレベルを表わす複数の指示信号と前記出力データとに基づいて前記動作電圧と基準電圧とに従属的なスイング範囲を有する第1ソーシング制御信号を生成させ、前記複数の指示信号に従属的な第2ソーシング制御信号を生成させるソーシング制御回路と、前記第1ソーシング制御信号と前記第2ソーシング制御信号とに応答し前記動作電圧を出力端子に供給するソーシング回路と、を含むことを特徴とするシステムオンチップ。
  19. 前記ソーシング制御回路は、
    前記複数の指示信号のうちのいずれか1つの指示信号と前記複数の指示信号のデコーディングの結果として生成された複数の選択信号とに基づいて複数の第1内部電圧のうちのいずれか1つを前記基準電圧として生成し、前記いずれか1つの選択信号と前記複数の選択信号とに基づいて複数の第2内部電圧のうちのいずれか1つを前記第2ソーシング制御信号として生成する請求項18に記載のシステムオンチップ。
  20. 前記出力データに基づいて接地電圧を前記出力端子に供給する第1シンキング回路と、
    シンキング制御信号に基づいて前記接地電圧を前記出力端子に供給する第2シンキング回路と、
    前記複数の指示信号のうちのいずれか1つと前記出力データとに基づいて前記シンキング制御信号を生成させるシンキング制御信号生成回路と、
    をさらに備えることを特徴とする請求項18に記載のシステムオンチップ。
  21. 前記複数の指示信号を受信するための複数のパッドをさらに備えることを特徴とする請求項18に記載のシステムオンチップ。
  22. 前記複数の指示信号と前記出力データは、前記コアロジック回路から出力されることを特徴とする請求項18に記載のシステムオンチップ。
  23. 前記DCレベルを検出し前記複数の指示信号を生成するためレベル検出回路をさらに備えることを特徴とする請求項18に記載のシステムオンチップ。
JP2012241973A 2011-11-07 2012-11-01 出力バッファ回路の動作方法、その動作方法を用いる出力バッファ回路、その出力バッファ回路を含むシステムオンチップ、及びその出力バッファ回路を含む携帯用データ処理装置。 Active JP5963644B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0115101 2011-11-07
KR1020110115101A KR101825114B1 (ko) 2011-11-07 2011-11-07 출력 버퍼와 상기 출력 버퍼를 포함하는 장치들

Publications (3)

Publication Number Publication Date
JP2013102430A JP2013102430A (ja) 2013-05-23
JP2013102430A5 JP2013102430A5 (ja) 2016-02-25
JP5963644B2 true JP5963644B2 (ja) 2016-08-03

Family

ID=48207490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012241973A Active JP5963644B2 (ja) 2011-11-07 2012-11-01 出力バッファ回路の動作方法、その動作方法を用いる出力バッファ回路、その出力バッファ回路を含むシステムオンチップ、及びその出力バッファ回路を含む携帯用データ処理装置。

Country Status (4)

Country Link
US (1) US8791722B2 (ja)
JP (1) JP5963644B2 (ja)
KR (1) KR101825114B1 (ja)
CN (1) CN103095281B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101774180B1 (ko) * 2013-09-24 2017-09-12 인텔 코포레이션 고전압 내성 입력 전압 버퍼 회로
US9362912B2 (en) * 2014-03-25 2016-06-07 SK Hynix Inc. Data output circuit of semiconductor apparatus
US9746866B2 (en) * 2014-05-22 2017-08-29 Mediatek Inc. Control circuit and control system
US9419615B2 (en) * 2015-01-20 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Driver circuit
CN106788386B (zh) * 2016-11-30 2021-08-06 上海华力微电子有限公司 一种降低热载流子劣化的电平转换电路
US10128835B2 (en) * 2017-02-20 2018-11-13 Stmicroelectronics International N.V. Aging tolerant I/O driver
US10484041B2 (en) * 2017-09-13 2019-11-19 Xilinx, Inc. Glitch-free wide supply range transceiver for integrated circuits
US10903840B2 (en) * 2018-04-02 2021-01-26 Mediatek Inc. Pad tracking circuit for high-voltage input-tolerant output buffer
CN111524542B (zh) * 2019-02-01 2022-04-01 华邦电子股份有限公司 缓冲输出电路及其驱动方法
US10911044B1 (en) * 2019-12-05 2021-02-02 Integrated Silicon Solution, (Cayman) Inc. Wide range output driver circuit for semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124585A (en) * 1991-01-16 1992-06-23 Jun Kim Pulsed bootstrapping output buffer and associated method
US5332932A (en) * 1991-09-16 1994-07-26 Advanced Micro Devices, Inc. Output driver circuit having reduced VSS/VDD voltage fluctuations
US5220209A (en) * 1991-09-27 1993-06-15 National Semiconductor Corporation Edge rate controlled output buffer circuit with controlled charge storage
KR960006911B1 (ko) * 1992-12-31 1996-05-25 현대전자산업주식회사 데이타 출력버퍼
US5331593A (en) * 1993-03-03 1994-07-19 Micron Semiconductor, Inc. Read circuit for accessing dynamic random access memories (DRAMS)
KR960009247B1 (en) * 1993-06-08 1996-07-16 Samsung Electronics Co Ltd Data output buffer of semiconductor integrated circuit
JP3138680B2 (ja) 1998-03-13 2001-02-26 日本電気アイシーマイコンシステム株式会社 出力バッファ制御回路
US6288563B1 (en) * 1998-12-31 2001-09-11 Intel Corporation Slew rate control
KR100310418B1 (ko) * 1999-01-18 2001-11-02 김영환 데이타 출력버퍼
JP3670563B2 (ja) * 2000-09-18 2005-07-13 株式会社東芝 半導体装置
US6624716B2 (en) * 2002-01-03 2003-09-23 Raytheon Company Microstrip to circular waveguide transition with a stripline portion
KR100810611B1 (ko) 2006-05-15 2008-03-07 삼성전자주식회사 반도체 장치의 레벨 쉬프팅 회로
JP5262217B2 (ja) 2008-03-24 2013-08-14 セイコーエプソン株式会社 電圧選択回路、電気泳動表示装置、及び電子機器
US8344760B2 (en) * 2008-07-17 2013-01-01 Ati Technologies Ulc Input/output buffer circuit
KR101109131B1 (ko) 2008-11-14 2012-02-15 한국과학기술원 전압 제어 장치 및 구동 방법
US7759977B1 (en) * 2009-06-08 2010-07-20 Mediatek Inc. Buffering circuit

Also Published As

Publication number Publication date
US20130113542A1 (en) 2013-05-09
CN103095281A (zh) 2013-05-08
CN103095281B (zh) 2018-01-23
KR101825114B1 (ko) 2018-03-14
KR20130049998A (ko) 2013-05-15
JP2013102430A (ja) 2013-05-23
US8791722B2 (en) 2014-07-29

Similar Documents

Publication Publication Date Title
JP5963644B2 (ja) 出力バッファ回路の動作方法、その動作方法を用いる出力バッファ回路、その出力バッファ回路を含むシステムオンチップ、及びその出力バッファ回路を含む携帯用データ処理装置。
CN108932960B (zh) 控制片内终结器的方法和执行该方法的系统
US10032507B2 (en) SRAM bit-line and write assist apparatus and method for lowering dynamic power and peak current, and a dual input level-shifter
US9947391B1 (en) SRAM based physically unclonable function and method for generating a PUF response
US8164971B2 (en) Dual power rail word line driver and dual power rail word line driver array
KR102246878B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
US9245651B2 (en) Memory device for masking read data and a method of testing the same
TWI295469B (en) Semiconductor memory device with on-die termination circuit
US20160259352A1 (en) Semiconductor device
US20100244923A1 (en) Semiconductor device
US7800962B2 (en) Bit line control circuit for semiconductor memory device
US7554857B2 (en) Data output multiplexer
US9076510B2 (en) Power mixing circuit and semiconductor memory device including the same
JP2009076169A (ja) 半導体記憶装置
US7495981B2 (en) Internal voltage generator
KR20190111565A (ko) 데이터 전달 장치 및 이를 포함하는 반도체 장치
KR20150080898A (ko) 반도체장치
CN110853684B (zh) 用于向半导体芯片供应电力供应电压的设备
KR20100065514A (ko) 캠셀 메모리 장치
JP2007293933A (ja) 半導体記憶装置
US9240246B2 (en) Semiconductor device having fuse circuit
US8634256B2 (en) Multi-mode interface circuit
US7006389B2 (en) Voltage translator for multiple voltage operations
KR20190093099A (ko) 출력 드라이브 회로의 열화를 방지하는 전송부를 포함하는 반도체 장치
JP2014168118A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151029

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151029

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20151029

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20151119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160106

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20160106

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20160115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160119

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160419

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160628

R150 Certificate of patent or registration of utility model

Ref document number: 5963644

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250