CN104954004A

CN104954004A - 半导体装置的数据输出电路

Info

Publication number: CN104954004A
Application number: CN201510044943.9A
Authority: CN
Inventors: 郑海康
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2014-03-25
Filing date: 2015-01-29
Publication date: 2015-09-30
Also published as: TW201537581A; TWI651734B; KR102125470B1; KR20150111499A; US20150280712A1

Abstract

一种半导体装置的数据输出电路包括上拉驱动器，上拉驱动器电耦接在功率供应端与输出端之间，并且被配置成响应于上拉控制信号来驱动输出端。数据输出电路还可以包括下拉驱动器，其电耦接在输出端与接地端之间，并且被配置成响应于下拉控制信号来驱动输出端。此外，数据输出电路可以包括补偿单元，其被配置成在上拉驱动器的操作时段期间，开启输出端与接地端之间的电流路径，并且允许上拉驱动器的泄漏电流流过该电流路径。

Description

半导体装置的数据输出电路

相关申请的交叉引用

本申请要求2014年3月25日向韩国知识产权局提交的申请号为10-2014-0034651的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例涉及一种半导体装置，且更特别涉及一种半导体装置的数据输出电路。

背景技术

在半导体装置中，重要的是恒定地维持输出电压(VOH)的电平，以便确保半导体装置和与半导体装置耦接的外部系统之间稳定的数据通信，所述外部系统例如存储器控制器。

当输出高电平数据时，输出电压(VOH)可以为输出端的电压电平。

发明内容

在一个实施例中，半导体装置的数据输出电路可以包括上拉驱动器，其电耦接在功率供应端与输出端之间并且配置成响应于上拉控制信来驱动所述输出端。所述数据输出电路还包括下拉驱动器，其电耦接在所述输出端与接地端之间，并且配置成响应于下拉控制信号来驱动所述输出端。此外，所述数据输出电路可以包括补偿单元，其配置成在上拉驱动器的操作时段期间，开启输出端与接地端之间的电流路径，并且允许上拉驱动器的泄漏电流流过所述电流路径。

在一个实施例中，半导体装置的数据输出电路可以包括上拉驱动器，其电耦接在功率供应端与输出端之间，并且配置成响应于上拉控制信号来驱动输出端。所述数据输出电路还包括下拉驱动器，其电耦接在输出端与接地端之间，并且配置成响应于下拉控制信号来驱动输出端。此外，所述数据输出电路还包括补偿单元，其配置成响应于补偿码来开启从输出端至接地端的电流路径，并且控制所述电流路径的电流量。

在一个实施例中，半导体装置的数据输出电路可以包括上拉驱动器，其电耦接在功率供应端与输出端之间，并且配置成响应于根据输出数据的电平所产生的上拉控制信号来驱动输出端。所述数据输出电路还包括下拉驱动器，其电耦接在输出端与接地端之间，并且配置成响应于根据输出数据的电平所产生的下拉控制信号来驱动输出端。此外，所述数据输出电路包括补偿单元，其电耦接在输出端与接地端之间，并且配置成响应于上拉控制信号来开启输出端与接地端之间的电流路径。

附图说明

图1为根据本发明实施例的半导体装置的数据输出电路的电路图；

图2为根据本发明实施例的半导体装置的数据输出电路的框图；

图3为示出图2中所示的码发生器的内部配置的框图；以及

图4图示了根据本发明实施例的采用存储器控制器电路的系统的框图。

具体实施方式

下面将参考附图通过各种实施例描述根据本发明的半导体装置的数据输出电路。在由于晶体管的泄漏电流的原因会发生输出电压电平变化(VOH变化)时，可能引起的问题在于输出电压VOH的电平很可能升高到目标电平之上。

参照图1，根据本发明实施例的半导体装置的数据输出电路100可以包括上拉驱动器10、下拉驱动器20和补偿单元40。

上拉驱动器10可以电耦接在功率供应端VDDQ与输出端(DQ)30之间，并且可以包括晶体管11和电阻器12。

下拉驱动器20可以电耦接在输出端30与接地端VSSQ之间，并且可以包括晶体管21和电阻器22。

晶体管11和21于是可以配置成NMOS型。

上拉驱动器10和下拉驱动器20可以配置成响应于上拉控制信号UP和下拉控制信号DN，将输出端30驱动至逻辑高电平或逻辑低电平。根据输出数据的电平，可以产生上拉控制信号UP和下拉控制信号DN。

补偿单元40可以配置成开启输出端30与接地端VSSQ之间的电流路径，电流路径可以在上拉驱动器10的上拉时段期间开启。

补偿单元40可以配置成响应于上拉控制信号UP来开启输出端30与接地端VSSQ之间的电流路径。再者，补偿单元40可以配置成开启该电流路径，作为具有与上拉驱动器10相同操作时段的一种方法。

补偿单元40可以电耦接在输出端30与接地端VSSQ之间，与下拉驱动器20并联。另外，补偿单元40可以包括晶体管41和电阻器42。

补偿单元40可以配置成在其中上拉控制信号UP为高电平的状态下，在晶体管41的基本关断之后进行操作。当晶体管41的栅极-源极电压(Vgs)变得低于晶体管41的阈限电压时，可以实现晶体管41的基本关断。

晶体管41可以采用NMOS型来配置。

在晶体管41要驱动与上拉驱动器10的晶体管11的泄漏电流相对应的电流量时，可以把与晶体管11相比较具有相对更小电流驱动力的晶体管用作晶体管41。

补偿单元40可以响应于上拉控制信号UP来开启从输出端30延伸至接地端VSSQ的电流路径。补偿单元40可以响应于上拉控制信号UP，在上拉驱动器10执行针对输出端30的驱动操作时可以执行开启电流路径。

根据上拉驱动器10的操作，与从功率供应端VDQQ流到输出端30的泄漏电流相同量的电流，可以从输出端30经由补偿单元40流到接地端VSSQ。

因此，由于通过补偿单元40使上拉驱动器10的泄漏电流偏移，所以施加至输出端30的输出电压VOH的电平可以恒定地保持在目标电平。

参照图2，根据实施例的半导体装置的数据输出电路101可以包括上拉驱动器200、下拉驱动器300、补偿单元400、码发生器500和预驱动器600。

上拉驱动器200可以电耦接在功率供应端VDDQ与输出端(DQ)30之间。另外，上拉驱动器200可以包括多个上拉驱动单元，多个上拉驱动单元中的每个由晶体管210和电阻器220构成。

上拉驱动器200可以配置成响应于上拉控制信号UP<0:n>，利用可变阻抗来驱动输出端30。

在根据上拉控制信号UP<0:n>的值选择性激活多个上拉驱动单元时，在阻抗方面可以对上拉驱动器200进行改变。

下拉驱动器300可以电耦接在输出端30与接地端VSSQ之间，并且可以包括多个下拉驱动单元，多个下拉驱动单元中的每个由晶体管310和电阻器320构成。

下拉驱动器300可以配置成响应于下拉控制信号DN<0:n>，利用可变阻抗来驱动输出端30。

在根据下拉控制信号DN<0:n>的值选择性激活多个下拉驱动单元时，可以使下拉驱动器300在阻抗方面改变。

晶体管210和310可以采用NMOS型来配置。

补偿单元400可以配置成响应于补偿码VCODE<0:n>来开启从输出端30延伸至接地端VSSQ的电流路径。补偿单元400还可以控制电流路径的电流量。

补偿单元400可以电耦接在输出端30与接地端VSSQ之间，与下拉驱动器300并联。另外，补偿单元400可以包括多个补偿单元，多个补偿单元中的每个由晶体管410和电阻器420构成。

晶体管410可以采用NMOS型来配置。

在晶体管410要驱动与上拉驱动器200的晶体管210的泄漏电流相对应的电流量时，可以把与晶体管210相比较具有相对更小电流驱动力的晶体管用作晶体管410。

码发生器500可以经由外部电阻器耦接端700与外部电阻器RZQ电耦接。

可以定义，当与外部系统的电阻器电耦接时，半导体装置在终结模式下操作，例如：存储器控制器与输出端30电耦接。另外，当与外部系统的电阻器电耦接被阻断时，半导体装置在非终结模式下操作。

码发生器500可以配置成产生上拉驱动器阻抗控制码(在下文中称为“上拉码”)PUCODE<0:n>、下拉驱动器阻抗控制码(在下文中称为“下拉码”)PDCODE<0:n>以及补偿码VCODE<0:n>。码发生器500可以基于外部电阻器RZQ的电阻值，产生上拉码PUCODE<0:n>、下拉码PDCODE<0:n>和补偿码VCODE<0:n>。

预驱动器600可以配置成响应于数据信号DATA/DATAB、上拉码PUCODE<0:n>和下拉码PDCODE<0:n>相应地产生上拉控制信号UP<0:n>和下拉控制信号DN<0:n>。

数据信号DATA和数据信号DATAB可以具有相反的逻辑电平。

预驱动器600可以配置成当数据信号DATA为高电平时，产生上拉码PUCODE<0:n>以作为上拉控制信号UP<0:n>。另外，预驱动器600可以在数据信号DATA为低电平时，将所有的上拉控制信号UP<0:n>输出至低电平。

预驱动器600可以配置成当数据信号DATAB为高电平时，产生下拉码PDCODE<0:n>以作为下拉控制信号DN<0:n>。另外，预驱动器600可以在数据信号DATAB为低电平时，将所有的下拉控制信号DN<0:n>输出至低电平。

预驱动器600可以配置成当测试模式信号TM去激活时，使补偿码VCODE<0:n>旁路。预驱动器600也可以当测试模式信号TM激活时，将所有的补偿码VCODE<0:n>输出至低电平。

如果所有的补偿码VCODE<0:n>被输出至低电平，则补偿单元400的所有晶体管420都关断并且中断它们的操作。

测试模式信号TM可以用作中断补偿单元400的功能的信号。补偿单元400的功能可以通过如上所述的激活测试模式信号TM来中断。图3还图示了半导体装置的外部。

参照图3，码发生器500配置成包括第一码发生部510、第二码发生部520和第三码发生部530。

第一码发生部510可以配置成对通过对下拉驱动器300的输出电压进行复制所获取的第一复制电压V1与第一参考电压VREFVOH1进行比较。另外，第一码发生部510可以产生下拉码PDCODE<0:n>。

第一码发生部510可以配置成包括复制下拉驱动器511、比较器512和码发生部件513。

复制下拉驱动器511为通过对下拉驱动器300进行复制所配置的电路。

复制下拉驱动器511可以电耦接在外部电阻器耦接端700与接地端VSSQ之间。

外部系统的外部电阻器RZQ可以电耦接至外部电阻器耦接端700。

复制下拉驱动器511根据下拉码PDCODE<0:n>在阻抗方面是可变的。复制下拉驱动器还根据可改变的阻抗，控制第一复制电压V1的电平。

比较器512可以配置成比较第一复制电压V1与第一参考电压VREFVOH1，并且输出比较结果。

第一参考电压VREFVOH1为与功率供应端VDDQ的电压电平成比例的值。功率供应端VDDQ的电压电平例如可以为VDDQ/2、VDDQ/3等等。

码发生部件513可以配置成响应于比较器512的输出来控制下拉码PDCODE<0:n>的值。

当第一复制电压V1与第一参考电压VREFVOH1具有基本相同的值时，结束第一阻抗控制操作，更具体地是结束复制下拉驱动器511、比较器512和码发生部件513的联合操作。

第二码发生部520可以配置成对通过下拉驱动器300与上拉驱动器200之间的中间节点的电压进行复制所获取的第二复制电压V2与第二参考电压VREFVOH2进行比较。第二码发生部可以产生上拉码PUCODE<0:n>。

第二码发生部520可以配置成包括复制上拉驱动器521、复制下拉驱动器522、比较器523和码发生部件524。

复制上拉驱动器521为通过对上拉驱动器200进行复制所配置的电路。

复制下拉驱动器522为通过对下拉驱动器300进行复制所配置的电路。

复制上拉驱动器521和复制下拉驱动器522可以电耦接在功率供应端VDDQ与接地端VSSQ之间。

复制下拉驱动器522处于在其中由第一阻抗控制操作完成阻抗控制的状态。结果，使下拉码PDCODE<0:n>的值固定。

根据上拉码PUCODE<0:n>，复制上拉驱动器521在阻抗方面是可变的。复制上拉驱动器521还通过与复制下拉驱动器522的联合操作控制第二复制电压V2的电平。

比较器523可以配置成比较第二复制电压V2与第二参考电压VREFVOH2，并且输出比较结果。

第二参考电压VREFVOH2可以为与功率供应端VDDQ的电压电平成比例的值。功率供应端VDDQ的电压电平例如可以为VDDQ/2、VDDQ/3等等。

码发生部件524可以配置成响应于比较器523的输出来控制上拉码PUCODE<0:n>的值。

当第二复制电压V2和第二参考电压VREFVOH2具有基本相同的值时，结束第二阻抗控制操作，更具体地是结束复制上拉驱动器521、复制下拉驱动器522、比较器523和码发生部件524的联合操作。

第三码发生部530可以配置成对通过对上拉驱动器200与补偿单元400之间的中间节点的电压进行复制所获取的第三复制电压V3与第三参考电压VREFVOH3进行比较。第三码发生部530还可以产生补偿码VCODE<0:n>。

第三码发生部530可以配置成包括复制上拉驱动器531、复制补偿部件532、比较器533和码发生部件534。

复制上拉驱动器531为通过对上拉驱动器200进行复制所配置的电路。

复制上拉驱动器531和复制补偿部件532可以电耦接在功率供应端VDDQ与接地端VSSQ之间。

复制上拉驱动器531处于在其中由第二阻抗控制操作完成阻抗控制的状态。因此，使上拉码PUCODE<0:n>的值固定。

根据补偿码VCODE<0:n>，复制补偿部件532在阻抗方面是可变的。通过与复制上拉驱动器531的联合操作，复制补偿部分532也可以控制第三复制电压V3的电平。

比较器533可以配置成比较第三复制电压V3与第三参考电压VREFVOH3，并且输出比较结果。

第三参考电压VREFVOH3可以变成与根据非终结模式所设定的输出电压VOH的电平相同的电平，或者更具体地是根据外部系统的电阻器未电耦接至输出端30的情况所设定的输出电压VOH的电平相同的电平。

码发生部件534可以配置成响应于比较器533的输出来控制补偿码VCODE<0:n>的值。

当第三复制电压V3与第三参考电压VREFVOH3具有基本相同的值时，结束第三阻抗控制操作，更具体地是复制上拉驱动器531、复制补偿部件532、比较器533和码发生部件534的联结操作。

根据半导体装置的操作条件，诸如终结模式或非终结模式，第一参考电压VREFVOH1至第三参考电压VREFVOH3可以具有相同的值或不同的值。

如上所述，由于利用固定的上拉码PUCODE<0:n>来执行第三阻抗控制操作，所以复制补偿部件532的阻抗可以根据第三参考电压VREFVOH3来变化。

复制补偿部件532和复制上拉驱动器531是通过对补偿单元400和上拉驱动器200进行复制所配置的电路。

已经通过第一阻抗控制操作至第三阻抗控制操作完全控制的上拉码PUCODE<0:n>、下拉码PDCODE<0:n>和补偿码VCODE<0:n>还被分别提供至上拉驱动器200、下拉驱动器300和补偿单元400。

在由于外部操作条件或内部操作条件的变化的原因，或者由于设计改变的原因有必要控制输出端30的输出电压VOH的电平的情况下，可以控制第三参考电压VREFVOH3与输出电压VOH电平的改变量一致。

如果控制了第三参考电压VREFVOH3，则通过第三阻抗控制操作来控制补偿码VCODE<0:n>的值。

因此，控制流过补偿单元400的电流量与输出电压VOH的电平改变一致。

结果，由于补偿单元400控制从输出端30流至接地端VSSQ的电流量，以确认输出电压VOH的电平变化，所以结果可以把输出电压VOH的电平恒定地维持在目标电平。即使输出电压VOH的目标电平被改变，对应的电平依然可以得到恒定地维持。

参照图4，系统1000可以包括一个或更多个处理器1100。处理器1100可以单独使用或与其他处理器结合使用。芯片组1150可以电耦接至处理器1100，芯片组1150是处理器1100与系统1000的其他组件之间的信号的通信通路。其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据系统1000的配置，许多不同信号中的任何信号都可以通过芯片组1150传输。

存储器控制器1200可以电耦接至芯片组1150。存储器控制器1200可以通过芯片组1150接收从处理器1100提供的请求。存储器控制器1200可以电耦接至一个或更多个存储设备1350。存储设备1350可以包括上面描述的半导体装置的数据输出电路100。

芯片组1150也可以电耦接至I/O总线1250，I/O总线1250可以当作从芯片组1150至I/O设备1410、1420和1430的信号的通信通路。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用许多通信协议中的任何通信协议，与I/O设备1410、1420和1430通信。

盘驱动器控制器1300也可以电耦接至芯片组1150。盘驱动器控制器1300可以当作芯片组1150与一个或更多个内部盘驱动器1450之间的通信通路。此外，盘驱动器控制器1300和内部盘驱动器1450可以实际上使用包括所有关于I/O总线1250所提及的那些在内的任何类型的通信协议，彼此通信或与芯片组1150通信。

虽然上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅仅是举例说明。因此，基于所描述的实施例不应当限制所描述的半导体装置的数据输出电路。确切地，所描述的半导体装置的数据输出电路应当仅根据随后结合上面描述和附图所作出的权利要求来限制。

通过本发明的实施例可以看出，本发明提供了下面技术方案:

1、一种半导体装置的数据输出电路，其包括：

上拉驱动器，其耦接在功率供应端与输出端之间，并且配置成响应于上拉控制信号来驱动所述输出端；

下拉驱动器，其耦接在所述输出端与接地端之间，并且配置成响应于下拉控制信号来驱动所述输出端；以及

补偿单元，其配置成在所述上拉驱动器的操作时段期间，开启所述输出端与所述接地端之间的电流路径，并且允许所述上拉驱动器的泄漏电流流过所述电流路径。

2、如技术方案1所述的数据输出电路，其中，所述上拉驱动器包括：

NMOS型晶体管和电阻器。

3、如技术方案2所述的数据输出电路，其中，所述下拉驱动器包括：

电阻器和NMOS型晶体管。

4、如技术方案2所述的数据输出电路，其中，所述补偿单元耦接在所述输出端与所述接地端之间，所述补偿单元与所述下拉驱动器并联，并且包括电阻器和NMOS型晶体管。

5、如技术方案4所述的数据输出电路，其中，所述补偿单元的晶体管被设计成相对于所述上拉驱动器的晶体管具有相对更小的电流驱动力。

6、一种半导体装置的数据输出电路，包括：

补偿单元，其配置成响应于补偿码来开启从所述输出端至所述接地端的电流路径，并且控制所述电流路径的电流量。

7、如技术方案6所述的数据输出电路，还包括：

码发生器，其配置成产生上拉码、下拉码和所述补偿码；以及

预驱动器，其配置成根据数据信号、所述上拉码和所述下拉码，产生所述上拉控制信号和所述下拉控制信号。

8、如技术方案6所述的数据输出电路，其中，所述上拉驱动器包括：

多个上拉驱动单元，每个上拉驱动单元包括NMOS型晶体管和电阻器。

9、如技术方案8所述的数据输出电路，其中，所述下拉驱动器包括：

多个下拉驱动单元，每个下拉驱动单元包括电阻器和NMOS型晶体管。

10、如技术方案8所述的数据输出电路，其中，所述补偿单元耦接在所述输出端与所述接地端之间，与所述下拉驱动器并联，并且包括多个补偿单元，每个补偿单元包括电阻器和NMOS型晶体管。

11、如技术方案10所述的数据输出电路，其中，所述补偿单元的晶体管被设计成具有与所述上拉驱动器的晶体管相比较更小的电流驱动力。

12、如技术方案7所述的数据输出电路，其中，所述码发生器配置成在未耦接外部系统的接收器侧的电阻器的状态下，产生所述补偿码。

13、如技术方案7所述的数据输出电路，其中，所述码发生器包括：

第一码发生部，其配置成对通过复制所述下拉驱动器的输出电压所获取的第一复制电压与第一参考电压进行比较，并且产生所述下拉码；

第二码发生部，其配置成对通过复制所述下拉驱动器与所述上拉驱动器之间的中间节点的电压所获取的第二复制电压与第二参考电压进行比较，并且产生所述上拉码；以及

第三码发生部，其配置成对通过复制所述上拉驱动器与所述补偿单元之间的中间节点的电压所获取的第三复制电压与第三参考电压进行比较，并且产生所述补偿码。

14、如技术方案13所述的数据输出电路，其中，所述第一码发生部包括：

复制下拉驱动器，其通过复制所述下拉驱动器来配置，并且配置成根据所述下拉码在阻抗方面被控制，并且控制所述第一复制电压的电平；

比较器，其配置成对所述第一复制电压与所述第一参考电压进行比较，并且输出比较结果；以及

码发生部件，其配置成响应于所述比较器的输出来控制所述下拉码的值。

15、如技术方案13所述的数据输出电路，其中，所述第二码发生部包括：

复制下拉驱动器，其通过复制所述下拉驱动器来配置；

复制上拉驱动器，其配置成根据所述上拉码在阻抗方面是可改变的，并且通过与所述复制下拉驱动器的联合操作来控制所述第二复制电压的电平；

比较器，其配置成比较所述第二复制电压与所述第二参考电压，并且输出比较结果；以及

码发生部件，其配置成响应于所述比较器的输出来控制所述上拉码的值。

16、如技术方案13所述的数据输出电路，其中，所述第三码发生部包括：

复制上拉驱动器，其通过复制所述上拉驱动器来配置；

复制补偿部件，其配置成根据所述补偿码在阻抗方面是可改变的，并且通过与所述复制上拉驱动器的联合操作来控制所述第三复制电压的电平；

比较器，其配置成比较所述第三复制电压与所述第三参考电压，并且输出比较结果；以及

码发生部件，其配置成响应于所述比较器的输出来控制所述补偿码的值。

17、如技术方案16所述的数据输出电路，其中，根据高电平数据的输出，把所述第三参考电压控制成等于所述输出端的输出电压的电平的目标值。

18、如技术方案7所述的数据输出电路，其中，所述预驱动器配置成输出所述上拉码和所述下拉码以作为所述上拉控制信号和所述下拉控制信号，或者根据所述数据信号的电平将所述上拉控制信号和所述下拉控制信号输出至使所述上拉驱动器和所述下拉驱动器关断的电平。

19、如技术方案18所述的数据输出电路，其中，所述预驱动器配置成响应于测试模式信号使所述补偿码旁路，或者将所述补偿码输出至使所述补偿单元关断的电平。

20、如技术方案1所述的数据输出电路，

其中，所述补偿单元配置成在所述上拉控制信号为高电平的状态下，在所述该补偿单元的晶体管的基本关断之后进行操作，以及

其中，在所述晶体管的栅极-源极电压与所述晶体管的阈限电压相比较变得更低时，实现了所述晶体管的基本关断。

Claims

1.一种半导体装置的数据输出电路，其包括：

2.如权利要求1所述的数据输出电路，其中，所述上拉驱动器包括：

NMOS型晶体管和电阻器。

3.如权利要求2所述的数据输出电路，其中，所述下拉驱动器包括：

电阻器和NMOS型晶体管。

4.如权利要求2所述的数据输出电路，其中，所述补偿单元耦接在所述输出端与所述接地端之间，所述补偿单元与所述下拉驱动器并联，并且包括电阻器和NMOS型晶体管。

5.如权利要求4所述的数据输出电路，其中，所述补偿单元的晶体管被设计成相对于所述上拉驱动器的晶体管具有相对更小的电流驱动力。

6.一种半导体装置的数据输出电路，包括：

7.如权利要求6所述的数据输出电路，还包括：

8.如权利要求6所述的数据输出电路，其中，所述上拉驱动器包括：

9.如权利要求8所述的数据输出电路，其中，所述下拉驱动器包括：

10.如权利要求8所述的数据输出电路，其中，所述补偿单元耦接在所述输出端与所述接地端之间，与所述下拉驱动器并联，并且包括多个补偿单元，每个补偿单元包括电阻器和NMOS型晶体管。