CN104954005B - 半导体装置的数据输出电路 - Google Patents

Abstract

一种半导体装置的数据输出电路包括：上拉驱动器，其包括多个分支单元，所述上拉驱动器被配置成响应于码信号在相应的电阻值上被控制，当多个分支单元中的一个或更多个响应于选择信号而被选择性地激活时在整体电阻值上被控制，以及被配置成将具有多个输出电压电平之中根据整体电阻值的控制选中的输出电压电平的输出电压施加至数据输出焊盘；控制区块，其被配置成响应于模式寄存器信号来产生选择信号；以及码发生器，其被配置成根据外部电阻器来产生码信号。

Description

半导体装置的数据输出电路

相关申请的交叉引用

本申请要求2014年3月27日向韩国知识产权局提交的申请号为10-2014-0036205的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例涉及一种半导体装置，且更具体而言，涉及一种半导体装置的数据输出电路。

背景技术

在半导体装置中，连续地保持输出电压(VOH)的电平是重要的，以便保证半导体装置和与半导体装置电耦接的外部系统(例如，存储器控制器)之间稳定的数据通信。当输出高电平数据时，输出电压(VOH)可以为数据输出焊盘(DQ)的电压电平。

发明内容

在本发明的一个实施例中，一种半导体装置的数据输出电路可以包括上拉驱动器，其包括多个分支单元，所述多个分支单元被配置成响应于码信号而在相应的电阻值上被控制。当多个分支单元中的一个或更多个响应于选择信号而被选择性激活时，多个分支单元还可以在整体电阻值上被控制。另外，上拉驱动器可以被配置成将具有根据多个输出电压电平之中的根据整个电阻值的控制选中的输出电压电平的输出电压施加至数据输出焊盘。数据输出电路还可以包括控制区块，其被配置成响应于模式寄存器信号来产生选择信号。另外，数据输出电路还可以包括码发生器，其被配置成根据外部电阻器来产生码信号。

在一个实施例中，一种半导体装置的数据输出电路可以包括第一多个分支单元，其与数据输出焊盘共同电耦接，并且被配置成上拉数据输出焊盘。第一多个分支单元还可以被配置成响应于第一选择信号和第一码信号来将第一输出电压施加至数据输出焊盘，并且控制第一输出电压的电平。半导体装置的数据输出电路还可以包括第二多个分支单元，其与数据输出焊盘共同电耦接，并且被配置成下拉数据输出焊盘。第二多个分支单元还可以响应于第二选择信号和第二码信号来将第二输出电压施加至数据输出焊盘，并且控制第二输出电压的电平。

在一个实施例中，半导体装置的数据输出电路可以包括上拉驱动器，其与数据输出焊盘共同电耦接。上拉驱动器可以被配置成当数据处于高电平时，响应于数据来将第一输出电压施加至数据输出焊盘，并且控制第一输出电压的电平。半导体装置的数据输出电路还可以包括下拉驱动器，其与数据输出焊盘共同电耦接。下拉驱动器可以被配置成当取反数据处于高电平时，响应于数据来将第二输出电压施加至数据输出焊盘，并且控制第二输出电压的电平。

附图说明

图1是根据本发明的一个实施例的半导体装置的数据输出电路的框图；

图2是图1中所示的分支单元的电路图；

图3是图1中所示的分支单元的电路图；

图4是示出图1中所示的码发生器的内部配置的框图；

图5是示出码信号的值依据操作环境变化的表；

图6是示出图1中所示的第一控制区块的内部配置的框图；

图7是示出图6中所示的第一控制区块的输出的表；

图8是示出图1中所示的第二控制区块的内部配置的框图；

图9是示出图8中所示的第二控制区块的输出的表；以及

图10图示了利用根据本发明的一个实施例的存储器控制器电路的系统的框图。

具体实施方式

在下文中，将参照附图通过各种实施例来描述根据本发明的半导体装置的数据输出电路。在半导体装置中，需要半导体装置依照操作标准的要求至少支持输出电压(VOH)的两个电平。因此，在本文中描述了能够支持多输出电压电平的半导体装置的数据输出电路。

参见图1，半导体装置的数据输出电路100可以包括：上拉驱动器101、下拉驱动器102、第一控制区块300、第二控制区块400以及码发生器500。

上拉驱动器101可以包括多个分支单元PU。

多个分支单元PU的输出端子与数据输出焊盘DQ共同电耦接。

多个分支单元PU是用于上拉数据输出焊盘DQ的分支单元。

多个分支单元PU可以被配置成响应于数据DATA来将输出电压VOH施加至数据输出焊盘DQ。

当数据DATA为诸如高电平的第一逻辑电平时，输出电压VOH可以是数据输出焊盘DQ的电压电平。

多个分支单元PU可以被配置成当数据DATA为高电平时，通过根据选择信号SELTUP<5:0>和第一码信号PUCODE<5:0>改变其电阻值，来控制输出电压VOH的电平。

多个分支单元PU可以采用相同的方式来配置。

下拉驱动器102可以被配置成包括多个分支单元PD。

多个分支单元PD的输出端子与数据输出焊盘DQ共同电耦接。

多个分支单元PD是用于下拉数据输出焊盘DQ的分支单元。

多个分支单元PD可以被配置成响应于数据DATA来将输出电压VOL施加至数据输出焊盘DQ。

当取反数据DATAB为高电平并且当数据DATA为诸如低电平的第二逻辑电平时，输出电压VOL可以为数据输出焊盘DQ的电压电平。取反数据DATAB可以是具有与数据DATA相反的相位的信号。

多个分支单元PD可以被配置成当取反数据DATAB处于高电平时，通过响应于选择信号SELTDN<5:0>和第二码信号PDCODE<5:0>改变其电阻值，来控制输出电压VOL的电平。

多个分支单元PD可以采用相同的方式或大体上类似的方式来配置。

第一控制区块300可以被配置成响应于模式寄存器信号来产生选择信号SELTUP<5:0>。模式寄存器信号可以是第一模式寄存器信号MR3_OP<0>和第二模式寄存器信号MR22_OP<2:0>。

第二控制区块400可以被配置成根据第三模式寄存器信号MR3_OP<5:3>来产生选择信号SELTDN<5:0>。

码发生器500可以被配置成基于外部电阻器RZQ的电阻值来产生第一码信号PUCODE<5:0>和第二码信号PDCODE<5:0>，以控制驱动器的多个相应分支单元的电阻值。

码发生器500可以与在半导体装置外部的电阻器电耦接。更具体地，码发生器500可以通过外部电阻器耦接端子700与外部电阻器RZQ电耦接。

参见图2，多个分支单元PU之中输入有选择信号SELTUP<0>的分支单元PU可以包括预驱动单元(PDRV)210和主驱动单元220。

预驱动单元210可以被配置成当数据DATA和选择信号SELTUP<0>为高电平时，将第一码信号PUCODE<5:0>作为第一内部码信号UCODEi<5:0>提供至主驱动单元220。

主驱动单元220可以被配置成将电源端子与在多个电阻器R0至R5之中与第一内部码信号UCODEi<5:0>相对应的电阻器电耦接。多个电阻器R0至R5可以与数据输出焊盘DQ共同电耦接。

主驱动单元220可以包括多个晶体管T0至T5，其具有与电源端子电耦接的源极。主驱动单元220还可以包括栅极，其被输入有第一内部码信号UCODEi<5:0>。另外，主驱动单元220可以包括多个电阻器R0至R5，其具有与多个晶体管T0至T5的漏极电耦接的一个端部、和与数据输出焊盘DQ电耦接的另一个端部。

参见图3，多个分支单元PD之中输入有选择信号SELTDN<0>的分支单元PD可以包括预驱动单元(PDRV)211和主驱动单元221。

预驱动单元211可以被配置成当取反数据DATAB和选择信号SELTDN<0>处于高电平时，将第二码信号PDCODE<5:0>作为第二内部码信号DCODEi<5:0>提供至主驱动单元221。

主驱动单元221可以被配置成将接地端子与多个电阻器R10至R15之中与第二内部码信号DCODEi<5:0>相对应的电阻器电耦接。多个电阻器R10至R15与数据输出焊盘DQ共同电耦接。

主驱动单元221可以包括多个电阻器R10至R15，其具有与数据输出焊盘DQ共同电耦接一个端部。主驱动单元221还可以包括多个晶体管T10至T15，其具有与多个电阻器R10至R15的另一个端部电耦接的漏极。另外，源极可以与接地端子电耦接，并且栅极可以被输入有第二内部码信号DCODEi<5:0>。

参见图4，码发生器500包括第一码发生单元510和第二码发生单元520。

第一码发生单元510可以被配置成将通过复制下拉驱动器102的输出电压所产生的第一复制电压V1与第一参考电压VREFVOH1进行比较。因此，第一码发生单元510可以产生第二码信号PDCODE<5:0>。

第一码发生单元510可以包括复制下拉驱动器511、比较部512和码发生部513。

复制下拉驱动器511为通过复制下拉驱动器102的主驱动单元221配置的电路。

复制下拉驱动器511可以电耦接在外部电阻器耦接端子700与接地端子之间。

外部系统的外部电阻器RZQ可以与外部电阻器耦接端子700电耦接。

复制下拉驱动器511可以根据第二码信号PDCODE<5:0>在电阻值上变化。另外，复制下拉驱动器511可以根据变化的电阻值来控制第一复制电压V1的电平。

比较部512将第一复制电压V1与第一参考电压VREFVOH1进行比较，并且相应地输出比较结果。

第一参考电压VREFVOH1可以是与电源端子的电压电平成比例的值。例如，这个值可以为VDDQ/2.5、VDDQ/3等。

码发生部513根据比较部512的输出来控制第二码信号PDCODE<5:0>的值。

在第一复制电压V1和第一参考电压VREFVOH1具有大体上相同的值时，第一电阻值控制操作、或者复制下拉驱动器511、比较部512以及码发生部513的连接操作结束。

第二码发生单元520可以被配置成将通过复制下拉驱动器102与上拉驱动器101之间的中间节点的电压所产生的第二复制电压V2与第二参考电压VREFVOH2进行比较。因此，第二码发生单元520可以产生第一码信号PDCODE<5:0>。

第二码发生单元520可以包括：复制上拉驱动器521、复制下拉驱动器522、比较部523以及码发生部524。

复制上拉驱动器521为通过复制上拉驱动器101的主驱动单元220配置的电路。

复制下拉驱动器522为通过复制下拉驱动器102的主驱动单元221配置的电路。

复制上拉驱动器521和复制下拉驱动器522可以电耦接在电源端子与接地端子之间。

复制下拉驱动器522处于电阻值控制通过第一电阻值控制操作来完成的状态。因此，第二码信号PDCODE<5:0>的值被固定。

复制上拉驱动器521可以根据第一码信号PUCODE<5:0>在电阻值上变化。另外，复制上拉驱动器521可以通过与复制下拉驱动器522的连接操作来控制第二复制电压V2的电平。

比较部523将第二复制电压V2与第二参考电压VREFVOH2进行比较，并且相应地输出比较结果。

第二参考电压VREFVOH2可以是与电源端子的电压电平成比例的值。例如，所述值可以为VDDQ/2.5、VDDQ/3等。

码发生部524根据比较部523的输出来控制第一码信号PUCODE<5:0>的值。

在第二复制电压V2和第二参考电压VREFVOH2具有大体上相同的值时，第二电阻值控制操作、或者复制上拉驱动器521、复制下拉驱动器522、比较部523以及码发生部524的连接操作结束。

参见图5，根据第一条件TT、第二条件FF和第三条件SS，分支单元PU的主驱动单元220的多个电阻器R0至R5具有依据PVT(功率、电压和温度)条件的不同的电阻值。

当与第一条件TT进行比较时，多个电阻器R0至R5的电阻值在第二条件FF的情况下减小。另外，多个电阻器R0至R5的电阻值在第三条件SS的情况下增大。

因此，利用反映多个电阻器R0至R5的电阻值依据PVT条件变化的上述特性，码发生器500产生依照PVT条件而具有不同值的第一码信号PUCODE<5:0>，使得分支单元PU的电阻值可以被设定成期望值。

例如，当需要上拉驱动器101具有480欧姆(Ω)的电阻值时，可以使用一个分支单元PU来满足要求。

在这种情况下，第一码信号PUCODE<5:0>被产生成‘100000’(其中，‘1’为逻辑高电平，而‘0’为逻辑低电平)。另外，多个电阻器R0至R5的相应并联电阻值变成480欧姆。

图5中的并联电阻值通过假设晶体管T0至T5的导通电阻为0欧姆而获得。在实际的操作中，并联电阻值可以是通过对晶体管T0至T5的导通电阻和多个电阻器R0至R5的串联电阻值并联求和而获得的值。

在第二条件FF中，第一码信号PUCODE<5:0>被产生成‘001111’。另外，多个电阻器R0至R5的相应并联电阻值变成480欧姆。

在第三条件SS中，第一码信号PUCODE<5:0>被产生成‘111111’。另外，多个电阻器R0至R5的相应并联电阻值变成大体上接近480欧姆的479欧姆。

在一个实例中，当需要上拉驱动器101具有360欧姆的电阻值时，可以使用两个分支单元PU来满足要求。

在这种情况下，因为两组多个电阻器R0至R5针对相应的两个分支单元PU基本上并联电耦接，所以例如两个同一排序的电阻器R5的电阻值与当使用一个分支单元PU时的电阻值的一半相对应。

例如，可以看出当在第一条件TT中使用一个分支单元PU时电阻器R5的电阻值为480欧姆。相比之下，当在第一条件TT中使用两个分支单元PU时电阻器R5的电阻值为240欧姆。

因此，在第一条件TT中，第一码信号PUCODE<5:0>被产生成‘010101’。另外，两组多个电阻器R0至R5的相应并联电阻值变成大体上接近360欧姆的366欧姆。

在第二条件FF中，第一码信号PUCODE<5:0>被产生成‘001010’。另外，两组多个电阻器R0至R5的相应并联电阻值变成360欧姆。

在第三条件SS中，第一码信号PUCODE<5:0>被产生成‘101010’。另外，两组多个电阻器R0至R5的相应并联电阻值变成360欧姆。

参见图6，第一控制区块300可以包括第一解码器310和第二解码器320。

第一解码器310可以被配置成将第一模式寄存器信号MR3_OP<0>和第二模式寄存器信号MR22_OP<2:0>解码。另外，第一解码器310可以产生预选择信号SEL_UP<2:0>。

第二解码器320可以被配置成将预选择信号SEL_UP<2:0>解码，并且产生选择信号SELTUP<5:0>。

如上所述，码发生器500可以产生依照PVT情况而具有不同值的第一码信号PUCODE<5:0>。另外，码发生器500可以将分支单元PU的电阻值设定成期望的值。

参见图7，根据多输出电压VOH(VDDQ/3和VDDQ/2.5)和PVT条件，第一模式寄存器信号MR3_OP<0>和第二模式寄存器信号MR22_OP<2:0>可以限定要被激活的分支单元PU的数量。

根据一个实施例的半导体装置可以支持各种输出电压VOH，例如第一输出电压VDDQ/3和第二输出电压VDDQ/2.5。

第一模式寄存器信号MR3_OP<0>可以被设定成高电平，以支持第一输出电压VDDQ/3。另外，第一模式寄存器信号MRE_OP<0>可以被设定成低电平，以支持第二输出电压VDDQ/2.5。

另外，根据与半导体装置通信的外部系统的相应第一输出电压VDDQ/3和第二输出电压VDDQ/2.5，第二模式寄存器信号MR22_OP<2:0>的值可以被不同地设定，以与端接电阻值(TERM)一致。

当第二模式寄存器信号MR22_OP<2:0>被设定成‘000’时，上拉驱动器101可以被去激活。

当第一模式寄存器信号MR3_OP<0>被设定成‘1’，并且第二模式寄存器信号MR22_OP<2:0>被设定成‘001’时，选择信号SELTUP<5:0>可以被输出成‘000001’。

当上拉驱动器101中仅一个分支单元PU根据选择信号SELTUP<5:0>被激活时，上拉驱动器101的电阻值可以被设定成第一输出电压VDDQ/3的电平的默认值。所述默认值可以为例如480欧姆。

当第一模式寄存器信号MR3_OP<0>被设定成‘1’，并且第二模式寄存器信号MR22_OP<2:0>被设定成‘010’时，选择信号SELTUP<5:0>被输出成‘000011’。

当上拉驱动器101中的两个分支单元PU根据选择信号SELTUP<5:0>被激活时，上拉驱动器101的电阻值可以被设定成第一输出电压VDDQ/3的电平所需的另一个值。所述另一个值可以为例如240欧姆。

在一个实例中，当第一模式寄存器信号MR3_OP<0>被设定成‘0’，并且第二模式寄存器信号MR22_OP<2:0>被设定成‘001’时，选择信号SELTUP<5:0>被输出成‘000011’。

当上拉驱动器101中的两个分支单元PU根据选择信号SELTUP<5:0>被激活时，上拉驱动器101的电阻值可以被设定成第二输出电压VDDQ/2.5的电平的默认值。默认值可以为例如360欧姆。

当第一模式寄存器信号MR3_OP<0>被设定成‘0’，并且第二模式寄存器信号MR22_OP<2:0>被设定成‘010’时，选择信号SELTUP<5:0>可以被输出成‘001111’。

当上拉驱动器101中的四个分支单元PU根据选择信号SELTUP<5:0>被激活时，上拉驱动器101的电阻值可以被设定成第二输出电压VDDQ/2.5的电平所需的另一个值。所述另一个值可以为例如180欧姆。

与上拉驱动器101的电阻值被设定成第一输出电压VDDQ/3的电平的默认值(480欧姆)的情况相比，如果上拉驱动器101的电阻值被设定成第二输出电压VDDQ/2.5的电平的默认值(360欧姆)，则要被激活的分支单元PU的数量加倍。

DNU(不使用)表示目前不被使用的第二模式寄存器信号MR22_OP<2:0>的值。另外，RFU(保留用于将来使用)表示被提前分配用于将来使用的第二模式寄存器信号MR22_OP<2:0>的值。

因此，在一个实施例中，使用预定数量的分支单元PU(例如，六个分支单元PU)和至少八种电阻值设定(至60欧姆、96欧姆、120欧姆、160欧姆、180欧姆、240欧姆、360欧姆和480欧姆)，来支持多输出电压(VDDQ/3和VDDQ/2.5)。

支持多输出电压(VDDQ/3和VDDQ/2.5)和至少八种电阻值设定可以使用第一模式寄存器信号MR3_OP<0>和第二模式寄存器信号MR22_OP<2:0>。

参见图8，第二控制区块400可以包括解码器410。

解码器410可以被配置成将第三模式寄存器信号MR3_OP<5:3>解码，并且产生选择信号SELTDN<5:0>。

参见图9，第三模式寄存器信号MR3_OP<5:3>可以限定要被激活的分支单元PD的数量，以设定下拉驱动器102的电阻值。

当第三模式寄存器信号MR3_OP<5:3>被设定成‘000’时，下拉驱动器102可以被去激活。

当第三模式寄存器信号MR3_OP<5:3>被设定成‘001’时，选择信号SELTDN<5:0>被输出成‘000001’。

当下拉驱动器102中仅一个分支单元PD根据选择信号SELTDN<5:0>被激活时，所以下拉驱动器102的电阻值可以被设定成例如240欧姆。

当第三模式寄存器信号MR3_OP<5:3>被设定成‘010’时，选择信号SELTDN<5:0>被输出成‘000011’。

当下拉驱动器102中的两个分支单元PD根据选择信号SELTDN<5:0>被激活时，下拉驱动器102的电阻值可以被设定成另一个值。所述另一个值可以为例如120欧姆。

参见图10，系统1000可以包括一个或更多个处理器1100。处理器1100可以单独地使用或者与其它的处理器结合使用。芯片组1150可以与处理器1100电耦接。芯片组1150可以是用于信号在处理器1100与系统1000的其它部件之间的通信路径。其它的部件可以包括：存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据系统1000的配置，若干不同信号中的任意一个可以通过芯片组1150传送。

存储器控制器1200可以与芯片组1150电耦接。存储器控制器1200可以经由芯片组1150来接收从处理器1100提供的请求。存储器控制器1200还可以与一个或更多个存储器件1350电耦接。存储器件1350可以包括上述数据输出电路100。

芯片组1150还可以与I/O总线1250电耦接。I/O总线1250可以用作用于信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1410或者键盘1430。I/O总线1250可以利用若干通信协议中的任意一种与I/O设备1410、1420和1430通信。

盘驱动器控制器1300还可以与芯片组1150电耦接。盘驱动器控制器1300可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。盘驱动器控制器1300和内部盘驱动器1450可以彼此通信，或者可以实质地利用任意类型的通信协议与芯片组1150通信。

尽管以上已经描述了某些实施例，但是对于本领域的技术人员将理解的是，所述的实施例仅仅是实例。因此，不应当基于所述的实施例来限制所述半导体装置的数据输出电路。确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定所述半导体装置的数据输出电路。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体装置的数据输出电路，包括：

上拉驱动器，其包括多个分支单元，所述多个分支单元被配置成响应于码信号在相应的电阻值上被控制，当所述多个分支单元中的一个或更多个响应于选择信号而被选择性地激活时在整体电阻值上被控制，以及被配置成将具有多个输出电压电平之中的根据所述整体电阻值的控制选中的输出电压电平的输出电压施加至数据输出焊盘；

控制区块，其被配置成响应于模式寄存器信号来产生所述选择信号；以及

码发生器，其被配置成根据外部电阻器来产生所述码信号。

技术方案2.如技术方案1所述的数据输出电路，其中，所述上拉驱动器被配置成根据高电平的数据来将所述输出电压施加至所述数据输出焊盘。

技术方案3.如技术方案1所述的数据输出电路，其中，所述多个分支单元中的每个包括：

预驱动单元，其被配置成当所述数据和相应的选择信号为高电平时，输出所述码信号；以及

主驱动单元，其被配置成将电源端子与在与所述数据输出焊盘共同电耦接的多个电阻器之中的与所述码信号相对应的电阻器电耦接。

技术方案4.如技术方案1所述的数据输出电路，其中，所述控制区块包括：

第一解码器，其被配置成将第一模式寄存器信号和第二模式寄存器信号解码，并且产生预选择信号；以及

第二解码器，其被配置成将所述预选择信号解码，并且产生所述选择信号。

技术方案5.如技术方案4所述的数据输出电路，其中，所述第一模式寄存器信号包括用于选择所述多个输出电压电平之中的电压电平的信号。

技术方案6.如技术方案4所述的数据输出电路，其中，所述第二模式寄存器信号包括用于选择所述多个分支单元之中的一个或更多个分支单元的信号。

技术方案7.如技术方案1所述的数据输出电路，

其中，所述多个分支单元中的每个包括与所述数据输出焊盘电耦接的多个电阻器，以及

其中，所述多个电阻器依照PVT即功率、电压和温度条件而具有不同的电阻值。

技术方案8.如技术方案1所述的数据输出电路，其中，所述码发生器被配置成依照所述PVT条件来将所述码信号成不同的值。

技术方案9.如技术方案1所述的数据输出电路，还包括：

下拉驱动器，其被配置成与所述数据输出焊盘电耦接。

技术方案10.如技术方案9所述的数据输出电路，其中，所述码发生器被配置成将复制电压与参考电压进行比较，并且产生所述码信号。

技术方案11.如技术方案9所述的数据输出电路，其中，所述码发生器包括：

复制下拉驱动器，其通过复制所述下拉驱动器来配置；

复制上拉驱动器，其通过复制所述上拉驱动器来配置，并且被配置成根据所述码信号在电阻值上变化，以及通过与所述复制下拉驱动器的连接操作来控制所述复制电压的电平；

比较部，其被配置成将所述复制电压与所述参考电压进行比较，并且输出比较结果；以及

码发生部，其被配置成响应于所述比较部的输出来控制所述码信号的值。

技术方案12.如技术方案1所述的数据输出电路，其中，当第一输出电压电平被选中时要被激活的分支单元的数量与当第二输出电压电平被选中时要被激活的分支单元的数量不同。

技术方案13.如技术方案1所述的数据输出电路，其中，在所述第一输出电压电平所述上拉驱动器的电阻值与在所述第二输出电压电平所述上拉驱动器的电阻值相同的条件下，在所述第一输出电压电平要被激活的分支单元的数量与在所述第二输出电压电平要被激活的分支单元的数量不同。

技术方案14.如技术方案1所述的数据输出电路，其中，当与根据在所述第一输出电压电平所述上拉驱动器的默认电阻值，而在所述多个分支单元之中的要被激活的分支单元的数量相比时，根据在所述第二输出电压电平所述上拉驱动器的所述默认电阻值，而在所述多个分支单元之中的要被激活的分支单元的数量增加多倍。

技术方案15.如技术方案14所述的数据输出电路，其中，所述码发生器被配置成参照所述第一输出电压电平和所述第二输出电压电平来将所述码信号产生至不同的值。

技术方案16.一种半导体装置的数据输出电路，包括：

第一多个分支单元，其与数据输出焊盘共同电耦接，并且被配置成上拉所述数据输出焊盘，将第一输出电压施加至所述数据输出焊盘，以及响应于第一选择信号和第一码信号来控制所述第一输出电压的电平；以及

第二多个分支单元，其与所述数据输出焊盘共同电耦接，并且被配置成下拉所述数据输出焊盘，将第二输出电压施加至所述数据输出焊盘，以及响应于第二选择信号和第二码信号来控制所述第二输出电压的电平。

技术方案17.如技术方案16所述的数据输出电路，还包括：

码发生器，其被配置成产生所述第一码信号和所述第二码信号，以控制所述第一多个分支单元和所述第二多个分支单元的电阻值。

技术方案18.如技术方案17所述的数据输出电路，其中，所述码发生器被配置成通过将复制电压与参考电压进行比较来产生所述第二码信号。

技术方案19.一种半导体装置的数据输出电路，包括：

上拉驱动器，其与数据输出焊盘共同电耦接，并且被配置成当数据处于高电平时，响应于所述数据来将第一输出电压施加至所述数据输出焊盘，以及控制所述第一输出电压的电平；以及

下拉驱动器，其与所述数据输出焊盘共同电耦接，并且被配置成当取反数据处于高电平时，响应于所述数据来将第二输出电压施加至所述数据输出焊盘，以及控制所述第二输出电压的电平。

技术方案20.如技术方案19所述的数据输出电路，还包括：

多个分支单元，其被配置成当所述数据处于所述高电平时，控制所述第一输出电压的电平。

Claims (12)

1.一种半导体装置的数据输出电路，包括：

上拉驱动器，其包括多个分支单元，所述多个分支单元被配置成提供基于码信号而被选择的相应的电阻值，以及提供总电阻值，所述总电阻值响应于所述多个分支单元中的一个或更多个基于选择信号被选择性地激活而被选择，并且被配置成将输出电压施加至数据输出焊盘，所述输出电压具有多个输出电压电平之中的根据对所述总电阻值的选择而被选择的输出电压电平；

控制区块，其被配置成响应于模式寄存器信号来产生所述选择信号；

码发生器，其被配置成基于将参考电压与根据外部电阻变化的复制电压进行比较来产生所述码信号；以及

下拉驱动器，其被配置成与所述数据输出焊盘电耦接,

其中，所述复制电压是通过复制所述下拉驱动器与所述上拉驱动器之间的中间节点的电压而产生的，以及

其中，在第一输出电压电平所述上拉驱动器的电阻值与在第二输出电压电平所述上拉驱动器的电阻值相同的条件下，在所述第一输出电压电平要被激活的分支单元的数量与在所述第二输出电压电平要被激活的分支单元的数量不同。

2.如权利要求1所述的数据输出电路，其中，所述上拉驱动器被配置成根据高电平的数据来将所述输出电压施加至所述数据输出焊盘。

3.如权利要求1所述的数据输出电路，其中，所述多个分支单元中的每个包括：

预驱动单元，其被配置成当所述数据和相应的选择信号为高电平时，输出所述码信号；以及

主驱动单元，其被配置成将电源端子电耦接到与所述数据输出焊盘共同电耦接的多个电阻器之中的与所述码信号相对应的电阻器。

4.如权利要求1所述的数据输出电路，其中，所述控制区块包括：

第一解码器，其被配置成将第一模式寄存器信号和第二模式寄存器信号解码，并且产生预选择信号；以及

第二解码器，其被配置成将所述预选择信号解码，并且产生所述选择信号。

5.如权利要求4所述的数据输出电路，其中，所述第一模式寄存器信号包括用于选择所述多个输出电压电平之中的电压电平的信号。

6.如权利要求4所述的数据输出电路，其中，所述第二模式寄存器信号包括用于选择所述多个分支单元之中的一个或更多个分支单元的信号。

7.如权利要求1所述的数据输出电路，

其中，所述多个分支单元中的每个包括与所述数据输出焊盘共同电耦接的多个电阻器，以及

其中，所述多个电阻器依照PVT条件而具有不同的电阻值，所述PVT指功率、电压和温度。

8.如权利要求1所述的数据输出电路，其中，所述码发生器被配置成依照PVT条件来将所述码信号产生成不同的值，所述PVT指功率、电压和温度。

9.如权利要求1所述的数据输出电路，其中，所述码发生器包括：

复制下拉驱动器，其通过复制所述下拉驱动器来配置；

复制上拉驱动器，其通过复制所述上拉驱动器来配置，并且被配置成根据所述码信号而在电阻值上变化，以及通过与所述复制下拉驱动器的连接操作来控制所述复制电压的电平；

比较部，其被配置成将所述复制电压与所述参考电压进行比较，并且输出比较结果；以及

码发生部，其被配置成响应于所述比较部的输出来控制所述码信号的值。

10.如权利要求1所述的数据输出电路，其中，当第一输出电压电平被选择时要被激活的分支单元的数量与当第二输出电压电平被选择时要被激活的分支单元的数量不同。

11.如权利要求1所述的数据输出电路，其中，当与所述多个分支单元之中根据所述上拉驱动器在第一输出电压电平的默认电阻值而要被激活的分支单元的数量相比时，所述多个分支单元之中根据所述上拉驱动器在第二输出电压电平的默认电阻值而要被激活的分支单元的数量增加多倍。

12.如权利要求11所述的数据输出电路，其中，所述码发生器被配置成参照所述第一输出电压电平和所述第二输出电压电平来将所述码信号产生至不同的值。

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