CN109308922A - 一种存储器及其数据读出驱动电路 - Google Patents

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Abstract

本发明提供一种存储器及其数据读出驱动电路，包括：前置单元，适于接收数据信号，所述前置单元根据所述数据信号生成前置上拉信号和前置下拉信号；上拉信号产生单元，其具有电源端和接地端，所述上拉信号产生单元根据所述前置上拉信号生成上拉信号；下拉信号产生单元，其具有电源端和接地端，所述下拉信号产生单元根据所述前置下拉信号生成下拉信号；输出单元，根据所述上拉信号和下拉信号产生输出信号，所述上拉信号产生单元的电源端接入电源电压，所述上拉信号产生单元的接地端接入所述下拉信号；所述下拉信号产生单元的电源端接入所述上拉信号，所述下拉信号产生单元的接地端接地。本发明中的技术方案可以降低功耗。

Description

一种存储器及其数据读出驱动电路
技术领域
本发明涉及电路领域，尤其涉及一种存储器及其数据读出驱动电路。
背景技术
数据读出驱动电路可以应用于读出存储器中的数据，例如用于读出非易失存储器(non-volatile memory，NVW)中的数据。在一些场景下，非易失存储器中存储的数据需要被传递至其它电路，例如被传递至其它芯片。数据读出驱动电路可以获取非易失存储器中的数据，进行处理并进一步输出表示这些数据的信号。
现有的数据读出驱动电路的功耗有待降低。
发明内容
本发明解决的技术问题是降低数据读出驱动电路的功耗。
为解决上述技术问题，本发明实施例提供一种数据读出驱动电路，包括：前置单元，适于接收数据信号，所述前置单元根据所述数据信号生成前置上拉信号和前置下拉信号；上拉信号产生单元，其具有电源端和接地端，所述上拉信号产生单元根据所述前置上拉信号生成上拉信号；下拉信号产生单元，其具有电源端和接地端，所述下拉信号产生单元根据所述前置下拉信号生成下拉信号；输出单元，根据所述上拉信号和下拉信号产生输出信号，所述上拉信号产生单元的电源端接入电源电压，所述上拉信号产生单元的接地端接入所述下拉信号；所述下拉信号产生单元的电源端接入所述上拉信号，所述下拉信号产生单元的接地端接地。
可选的，所述前置单元还适于接收控制信号，当所述控制信号为使能电平时，所述前置上拉信号和所述前置下拉信号为与所述数据信号相关联的信号。
可选的，所述前置单元包括：第一反相器、第二反相器、异或非门以及与非门；所述第一反相器的输入端输入所述数据信号，所述第一反相器的输出端连接至所述异或非门的第一输入端和所述与非门的第一输入端；所述第二反相器的输入端和所述与非门的第二输入端输入所述控制信号，所述第二反相器的输出端连接至所述异或非门的第二输入端；所述异或非门的输出端输出所述上拉信号，所述与非门的输出端输出所述下拉信号。
可选的，所述上拉信号产生单元包括：第二PMOS管、第二NMOS管以及第三NMOS管；所述第二PMOS管的源极接入所述电源电压，所述第二PMOS管的栅极与所述第二NMOS管的栅极相连接并接入所述前置上拉信号，所述第二PMOS管的漏极连接至所述第二NMOS管的漏极并输出所述上拉信号；所述第二NMOS管的源极连接至所述第三NMOS管的漏极；所述第三NMOS管的栅极接入所述电源电压，所述第三NMOS管的源极接入所述下拉信号。
可选的，所述下拉信号产生单元包括：第三PMOS管、第四PMOS管以及第四NMOS管；所述第三PMOS管的源极接入所述上拉信号，所述第三PMOS管的栅极接地，所述第三PMOS管的漏极连接至所述第四PMOS管的源极；所述第四PMOS管的栅极与所述第四NMOS管的栅极相连接并接入所述前置下拉信号，所述第四PMOS管的漏极与所述第四NMOS管的漏极相连接并输出所述下拉信号。
可选的，当所述上拉信号为低电平时，所述输出信号为高电平；当所述下拉信号为高电平时，所述输出信号为低电平。
可选的，所述输出单元包括：第一PMOS管、第一NMOS管；所述第一PMOS管的栅极输入所述上拉信号，所述第一PMOS管的源极接入所述电源电压，所述第一PMOS管的漏极连接至所述第一NMOS管的漏极并输出所述输出信号；所述第一NMOS管的栅极输入所述下拉信号，所述第一NMOS管的源极接地。
可选的，所述数据信号来源于存储阵列。
可选的，所述数据信号来源于读出放大器，所述读出放大器与存储阵列耦接。
本发明实施例还提供一种存储器，包括所述数据读出驱动电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
通过将所述上拉信号产生单元的接地端接入所述下拉信号，将所述下拉信号产生单元的电源端接入所述上拉信号，使得上拉信号产生单元产生有效信号时，需要依赖于下拉信号为低电平，下拉信号产生单元产生有效信号时，需要依赖于上拉信号为高电平，从而可以避免上拉信号和下拉信号同步发生变化，进而可以降低数据读出驱动电路的功耗。
附图说明
图1是一种数据读出驱动电路的结构示意图；
图2是本发明实施例中一种数据读出驱动电路的结构示意图；
图3是图1和图2所示的数据读出驱动电路的信号波形对比示意图。
具体实施方式
如前所述，数据读出驱动电路可以应用于读出存储器中的数据。图1是一种数据读出驱动电路的结构示意图。
数据读出驱动电路可以包括：前置单元11、上拉信号产生单元12、下拉信号产生单元13以及输出单元14。
前置单元11可以接收数据信号DATA，根据数据信号DATA生成前置上拉信号ProUp和前置下拉信号ProDown。
上拉信号产生单元12，具有电源端和接地端，电源端接入电源电压，接地端接地。上拉信号产生单元12根据前置上拉信号ProUp生成上拉信号PullUp。
下拉信号产生单元13，具有电源端和接地端，下拉信号产生单元13根据前置下拉信号ProDown生成下拉信号PullDown。
输出单元14根据所述上拉信号PullUp和下拉信号PullDown生成输出信号OUT。
前置单元11还可以接收控制信号OUTEN，根据控制信号OUTEN和数据信号DATA生成前置上拉信号ProUp和前置下拉信号ProDown。
控制信号OUTEN可以为高电平有效，当控制信号OUTEN为高电平时，输出信号OUT为与数据信号相关的信号。
在如图1所示的数据读出驱动电路结构中，当数据信号DATA发生变化时，上拉信号PullUp和下拉信号PullDown是同步被触发发生电平变化的。PMOS管MP11和NMOS管MN11同步发生开关状态的转换。故在PMOS管MP11和NMOS管MN11开关状态发生变化的过程中，会出现通过PMOS管MP11和NMOS管MN11的较大电流，进而会导致数据读出驱动电路的功耗较大。
需要说明的是，图1示出了一种示例性的数据读出驱动电路，但数据读出驱动电路还可以是其它不同的具体结构。也即数据读出驱动电路均可以包括前置单元、上拉信号产生单元、下拉信号产生单元、输出单元，但每个单元的具体电路结构是可以选择的。
例如，上拉信号产生单元和下拉信号产生单元中，均可以包括延迟电路，通过在上拉信号产生单元和下拉信号产生单元中设置延时时长不同的延迟电路，以避免上拉信号和下拉信号同步产生。
但是，若加入延迟电路，虽然可以避免上拉信号和下拉信号同步产生，但加入的延迟电路依然会导致功耗增加。
在本发明实施例中，通过将所述上拉信号产生单元的接地端接入所述下拉信号，将所述下拉信号产生单元的电源端接入所述上拉信号，使得上拉信号产生单元产生有效信号时，需要依赖于下拉信号为低电平，下拉信号产生单元产生有效信号时，需要依赖于上拉信号为高电平，从而可以避免上拉信号和下拉信号同步发生变化，进而可以降低数据读出驱动电路的功耗。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明实施例中一种数据读出驱动电路的结构示意图。
数据读出驱动电路可以包括前置单元21，上拉信号产生单元22、下拉信号产生单元23以及输出单元24。
其中，前置单元21可以接收数据信号DATA，根据所述数据信号DATA生成前置上拉信号ProUp和前置下拉信号ProDown；上拉信号产生单元22，可以根据前置信号生成上拉信号PullUp；下拉信号产生单元23，根据前置下拉信号ProDown生成下拉信号PullDown；输出单元24，根据上拉信号PullUp和下拉信号PullDown产生输出信号OUT。
上拉信号产生单元22具有电源端和接地端，电源端接入电源电压，接地端接入下拉信号PullDown。
下拉信号产生单元23具有电源端和接地端，电源端接入所述上拉信号PullUp，所述下拉信号产生单元23的接地端接地。
在具体实施中，前置单元21还可以接收控制信号OUTEN，当所述控制信号OUTEN为使能电平时，所述前置上拉信号ProUp和所述前置下拉信号ProDown为与所述数据信号DATA相关联的信号。
具体地，前置单元21可以包括：第一反相器I1、第二反相器I2、异或非门NXOR以及与非门NAND。
其中，所述第一反相器I1的输入端输入所述数据信号DATA，所述第一反相器I1的输出端连接至所述异或非门NXOR的第一输入端和所述与非门NAND的第一输入端。
所述第二反相器I2的输入端和所述与非门NAND的第二输入端输入所述控制信号OUTEN，所述第二反相器I2的输出端连接至所述异或非门NXOR的第二输入端。
所述异或非门NXOR的输出端输出所述上拉信号PullUp，所述与非门NAND的输出端输出所述下拉信号PullDown。
需要说明的是，异或非门NXOR的第一输入端、第二输入端，和与非门NAND的第一输入端、第二输入端仅是为方便描述连接关系的命名，并无实际结构区别。异或非门NXOR的任一输入端均可以作为第一输入端，类似地，与非门NAND的任一输入端均可以作为第一输入端。
在如图2所示的前置单元21中，控制信号OUTEN的使能电平为高电平。当控制信号OUTEN为低电平时，与非门NAND输出的前置下拉信号ProDown为高电平，异或非门NXOR输出的前置上拉信号ProUp为低电平，前置下拉信号ProDown和前置上拉信号ProUp均不随数据信号DATA的状态变化而变化。而当控制信号OUTEN为高电平时，前置下拉信号ProDown和前置上拉信号ProUp均随数据信号DATA的状态变化而变化，均为与所述数据信号相关联的信号。
在本发明其它实施例中，前置单元的具体电路结构也可以是不同于图2中前置单元21的其它电路结构。
在具体实施中，上拉信号产生单元22具体可以包括：第二PMOS管MP22、第二NMOS管MN22以及第三NMOS管MN23。
其中，所述第二PMOS管MP22的源极接入所述电源电压，所述第二PMOS管MP22的栅极与所述第二NMOS管MN22的栅极相连接并接入所述前置上拉信号ProUp，所述第二PMOS管MP22的漏极连接至所述第二NMOS管MN22的漏极并输出所述上拉信号PullUp。
所述第二NMOS管MN22的源极连接至所述第三NMOS管MN23的漏极。
所述第三NMOS管MN23的栅极接入所述电源电压VDD，所述第三NMOS管MN23的源极接入所述下拉信号PullDown。
由于第三NMOS管MN23的源极接入下拉信号PullDown，当下拉信号PullDown为高电平时，第三NMOS管MN23关断，上拉信号产生单元22处于非工作状态。当下拉信号PullDown由高电平转换为低电平时，上拉信号产生单元22在下拉信号PullDown为低电平之后，第三NMOS管MN23开启，上拉信号产生单元22工作。故当下拉信号PullDown由高电平转换为低电平时，上拉信号PullUp的电平变化发生在下拉信号PullDown之后，从而可以避免下拉信号PullDown和上拉信号PullUp的电平同步发生变化而导致的功耗。
在本发明其它实施例中，上拉信号产生单元的结构可以是不同于图2中的结构。在本领域技术人员可以实现的其它结构中，上拉信号产生单元的接地端接入所述下拉信号，也可以避免数据读出驱动电路中功耗较大的问题。
在具体实施中，下拉信号产生单元23可以包括：第三PMOS管MP23、第四PMOS管MP24以及第四NMOS管MN24。
其中，所述第三PMOS管MP23的源极接入所述上拉信号PullUp，所述第三PMOS管MP23的栅极接地，所述第三PMOS管MP23的漏极连接至所述第四PMOS管MP24的源极。
所述第四PMOS管MP24的栅极与所述第四NMOS管MP24的栅极相连接并接入所述前置下拉信号ProDown，所述第四PMOS管MP24的漏极与所述第四NMOS管MN24的漏极相连接并输出所述下拉信号PullDown。
当所述上拉信号PullUp为低电平时，下拉信号产生单元23不工作，当上拉信号PullUp从低电平变为高电平的过程汇总，在上拉信号PullUp为高电平后，下拉信号产生单元23开始工作，产生下拉信号PullDown。由此，可以避免下拉信号PullDown和上拉信号PullUp的电平同步发生变化而导致的功耗。
在本发明其它实施例中，下拉信号产生单元的结构可以是不同于图2中的结构。在本领域技术人员可以实现的其它结构中，下拉信号产生单元的接地端接入所述上拉信号，也可以避免数据读出驱动电路中功耗较大的问题。
具体地，输出单元可以包括第一PMOS管MP21、第一NMOS管MN21；
所述第一PMOS管MP21的栅极输入所述上拉信号PullUp，所述第一PMOS管MP21的源极接入所述电源电压VDD，所述第一PMOS管MP21的漏极连接至所述第一NMOS管MN21的漏极并输出所述输出信号OUT；
所述第一NMOS管MN21的栅极输入所述下拉信号PullDown，所述第一NMOS管MN21的源极接地。
当数据信号DATA为高电平且控制信号OUTEN为高电平时，下拉信号PullDown为低电平，上拉信号PullUp为低电平，第一NMOS管MN21关断，第一PMOS管MP21开启，输出信号OUT为高电平。当数据信号DATA变为低电平时，上拉信号PullUp变为高电平后，下拉信号PullDown才变为高电平，故第一PMOS管MP21关闭后，第一NMOS管MN21才开启，从而可以避免功耗过大的问题。在本发明其它实施例中，输出单元24也可以是其它结构。
在本发明实施例中，数据信号可以来源于读出放大器，读出放大器可以包含于数据驱动电路，或者为外置的电路，而读出放大器与存储阵列耦接。或者，数据信号也可以直接或者经由其他适当的电路来源于存储阵列。该存储阵列例如是非易失存储器(NVM)的存储阵列。
图3示出了如图1和图2所示数据读出驱动电路的信号波形，其中，波形31对应于图1所示的电路，波形32对应于图2所示的电路。
图3中横轴表示时间，纵轴表示电压或电流的大小。源漏电流Icc为第一PMOS管或第二PMOS管的源漏电流，取二者中的较大值。电压Vtp和电压Vtn分别表示PMOS管的开启电压和NMOS管的开启电压。
可以看出，图1所示的数据读出驱动电路的上拉信号PullUp和下拉信号PullDown时同步跟随数据信号DATA变化的，会产生较大的源漏电流Icc，功耗较大。
而在如图2所示的电路中，当数据信号DATA从高电平变为低电平时，上拉信号PullUp在下拉信号PullDown之后变为低电平，当数据信号DATA从低电平变为高电平时，下拉信号PullDown在上拉信号PullUp变为高电平后变为高电平。上拉信号PullUp在下拉信号PullDown为低电平时，并不同步跟随数据信号DATA发生变化。由此，可以避免第一PMOS管MP21和第一NMOS管MN21同步导通，进而可以避免产生较大的源漏电流Icc，进一步可以降低功耗。
本发明实施例还提供一种存储器，可以包括前述的数据读出驱动电路。
需要指出的是，本文中的“高电平”和“低电平”指的是不同的两个电平范围，并非是对二者的电平的严格限定。例如，高电平可以是能够被识别为逻辑“1”的电平范围，而低电平可以是能够被识别为逻辑“0”的电平范围。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种数据读出驱动电路，包括：
前置单元，适于接收数据信号，所述前置单元根据所述数据信号生成前置上拉信号和前置下拉信号；
上拉信号产生单元，其具有电源端和接地端，所述上拉信号产生单元根据所述前置上拉信号生成上拉信号；
下拉信号产生单元，其具有电源端和接地端，所述下拉信号产生单元根据所述前置下拉信号生成下拉信号；
输出单元，根据所述上拉信号和下拉信号产生输出信号；
其特征在于，
所述上拉信号产生单元的电源端接入电源电压，所述上拉信号产生单元的接地端接入所述下拉信号；
所述下拉信号产生单元的电源端接入所述上拉信号，所述下拉信号产生单元的接地端接地。
2.根据权利要求1所述的数据读出驱动电路，其特征在于，所述前置单元还适于接收控制信号，当所述控制信号为使能电平时，所述前置上拉信号和所述前置下拉信号为与所述数据信号相关联的信号。
3.根据权利要求2所述的数据读出驱动电路，其特征在于，所述前置单元包括：第一反相器、第二反相器、异或非门以及与非门；
所述第一反相器的输入端输入所述数据信号，所述第一反相器的输出端连接至所述异或非门的第一输入端和所述与非门的第一输入端；
所述第二反相器的输入端和所述与非门的第二输入端输入所述控制信号，所述第二反相器的输出端连接至所述异或非门的第二输入端；
所述异或非门的输出端输出所述上拉信号，所述与非门的输出端输出所述下拉信号。
4.根据权利要求1所述的数据读出驱动电路，其特征在于，所述上拉信号产生单元包括：第二PMOS管、第二NMOS管以及第三NMOS管；
所述第二PMOS管的源极接入所述电源电压，所述第二PMOS管的栅极与所述第二NMOS管的栅极相连接并接入所述前置上拉信号，所述第二PMOS管的漏极连接至所述第二NMOS管的漏极并输出所述上拉信号；
所述第二NMOS管的源极连接至所述第三NMOS管的漏极；
所述第三NMOS管的栅极接入所述电源电压，所述第三NMOS管的源极接入所述下拉信号。
5.根据权利要求1所述的数据读出驱动电路，其特征在于，所述下拉信号产生单元包括：第三PMOS管、第四PMOS管以及第四NMOS管；
所述第三PMOS管的源极接入所述上拉信号，所述第三PMOS管的栅极接地，所述第三PMOS管的漏极连接至所述第四PMOS管的源极；
所述第四PMOS管的栅极与所述第四NMOS管的栅极相连接并接入所述前置下拉信号，所述第四PMOS管的漏极与所述第四NMOS管的漏极相连接并输出所述下拉信号。
6.根据权利要求1所述的数据读出驱动电路，其特征在于，当所述上拉信号为低电平时，所述输出信号为高电平；当所述下拉信号为高电平时，所述输出信号为低电平。
7.根据权利要求6所述的数据读出驱动电路，其特征在于，所述输出单元包括：第一PMOS管、第一NMOS管；
所述第一PMOS管的栅极输入所述上拉信号，所述第一PMOS管的源极接入所述电源电压，所述第一PMOS管的漏极连接至所述第一NMOS管的漏极并输出所述输出信号；
所述第一NMOS管的栅极输入所述下拉信号，所述第一NMOS管的源极接地。
8.根据权利要求1至7任一项所述的数据读出驱动电路，其特征在于，所述数据信号来源于存储阵列。
9.根据权利要求1至7任一项所述的数据读出驱动电路，其特征在于，所述数据信号来源于读出放大器，所述读出放大器与存储阵列耦接。
10.一种存储器，其特征在于，包括权利要求1至9中任一项所述的数据读出驱动电路。
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