CN110326091B - 高频用晶体管 - Google Patents

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Abstract

高频用晶体管具有源极电极(3)、漏极电极(2)、栅极电极(1)、以及向栅极电极(1)施加电压的栅极驱动布线(12)，在栅极电极(1)与栅极驱动布线(12)之间连接有阻抗调整电路(4)，从阻抗调整电路(4)来看与栅极电极(1)的连接点时的栅极电极(1)的特性阻抗为Z1，从阻抗调整电路(4)来看与栅极驱动布线(12)的连接点时的栅极驱动布线(12)的特性阻抗为Z2，阻抗调整电路(4)的特性阻抗X为Z1与Z2之间的值。

Description

高频用晶体管
技术领域
本发明涉及高频用晶体管，涉及场效应晶体管(FET：Field Effect Transistor)型的高频用晶体管。
背景技术
图1是表示专利文献1中记载的FET的平面图。
如图1所示，专利文献1的FET具备动作栅极部分807o、漏极电极806、源极电极805、栅极供给部分807s、交叉连接部807c。
FET的动作栅极部分807o被漏极电极806和源极电极805夹持。另外，栅极供给部分807s与源极电极805并行配置，由动作栅极部分807o和栅极供给部分807s夹持源极电极805。并且，动作栅极部分807o通过多个交叉连接部807c而与栅极供给部分807s在多个部位进行连接。
在专利文献1中，栅极供给部分807s由与漏极电极806同等的电阻成分低的布线构成。通过将该栅极供给部分807s在多个部位与动作栅极部分807o连接，能够抑制使细长的带状线结构的动作栅极部分807o沿纵向增加时的电阻成分的增加，并且降低动作栅极部分807o和漏极电极的相位差的扩大，由动作栅极部分807o实现总栅极宽度的扩大。
图2是表示专利文献2记载的(a)微波晶体管和(b)栅极结构的平面图。
如图2的(a)和(b)所示，作为该微波晶体管的FET具备栅指(gate finger)905、栅极的总线904、栅极的输入点908、栅极的旁通线907、源极902、以及漏极的输出点909。
FET的栅指905被漏极901的指和源极902的指夹持。栅指905构成为从栅极的总线904延伸的梳状。该栅极的总线904由两段构成，从而在纵向上具备两条栅指905。并且，从栅极的总线904的中央部到所连接的栅指905的距离越远，栅指905的长度就越短。
专利文献2中，通过使栅极的总线904成为两段，从而将由一段构成时的横向扩展抑制为一半。此外，专利文献2中，通过调整与从栅极的总线904的中央部到栅指905的距离对应的栅指905的长度，从而消除了各栅指905的前端彼此的相位差。
现有技术文献
专利文献
专利文献1：日本专利第1305975号公报
专利文献2：日本专利第2739851号公报
发明概要
发明要解决的课题
但是，专利文献1和专利文献2的FET中，存在栅极输入的不匹配损耗大这样的问题。并且，还有容易产生栅极和漏极的相位差这样的问题。发明内容
为此，本发明的目的是提供一种高频用晶体管，即使作为在纵向上增加指而扩大了总栅极宽度的高频用晶体管，也能够抑制对栅极的输入不匹配损耗，抑制栅极和漏极的相位差，实现高增益性能、高效率特性。
解决课题的手段
为了解决上述课题，本发明的一个方式的高频用晶体管具备半导体基板、在半导体基板上形成的源极电极、在半导体基板上形成的漏极电极、在半导体基板上形成的栅极电极、用于向栅极电极施加电压的栅极驱动布线、以及在栅极电极与栅极驱动布线之间连接的阻抗调整电路，从阻抗调整电路来看与栅极电极的连接点时的栅极电极的特性阻抗为Z1，从阻抗调整电路来看与栅极驱动布线的连接点时的栅极驱动布线的特性阻抗为Z2，阻抗调整电路的特性阻抗X具有Z1与Z2之间的值。
发明效果
根据本发明的高频用晶体管，即使作为在纵向上增加指而扩大了总栅极宽度的高频用晶体管，也能够抑制对栅极的输入不匹配损耗，抑制栅极和漏极的相位差，提高增益性能和效率特性。
附图说明
图1是表示专利文献1记载的FET的结构的图。
图2是表示专利文献2记载的(a)微波晶体管和(b)栅极结构的平面图。
图3是表示第一实施方式的高频用晶体管的结构例的平面示意图。
图4A是表示第一实施方式的高频用晶体管的IVA-IVA线的剖面的图。
图4B是表示第一实施方式的高频用晶体管的IVB-IVB线的剖面的图。
图5是用于对第一实施方式的相对于阻抗调整电路的特性阻抗X而言的不匹配损耗的大小进行设定的图。
图6是表示相对于栅极电极和漏极电极的相位差而言的漏极输出信号的损耗的图。
图7A是表示第二实施方式的由串联连接的(n－1)个阻抗电路构成的阻抗调整电路的结构例的平面图。
图7B是表示图7A的VIIB－VIIB线的剖面的剖面图。
图8是表示第二实施方式的对属于阻抗调整电路的各阻抗电路的特性阻抗进行了优化的情况下的、相对于阻抗电路的个数而言的不匹配损耗的大小的图。
图9A是表示第二实施方式的由串联连接的两个阻抗电路构成的阻抗调整电路的结构例的平面图。
图9B是表示图9A的IXB-IXB线的剖面的剖面图。
图10是表示在第二实施方式的阻抗调整电路的带状线结构的布线中、相对于线宽与电介质膜的厚度之比W/H而言的特性阻抗的大小的图。
图11是表示第三实施方式的高频用晶体管的结构例的平面示意图。
图12是表示相对于指的长度而言、在漏指上产生的相位差和在栅指上产生的相位差的图。
图13是第四实施方式的高频用晶体管的FET的平面示意图。
图14是表示相对于指的长度而言、在漏指上产生的相位差和在栅指上产生的相位差的图。
图15是表示第五实施方式的高频用晶体管的结构例的平面示意图。
图16A是表示第五实施方式的高频用晶体管的XVIA-XVIA线的剖面的图。
图16B是表示第五实施方式的高频用晶体管的XVIB-XVIB线的剖面的图。
图17是用于对第五实施方式的阻抗调整电路的特性阻抗X进行设定的图。
图18是表示在第五实施方式的阻抗调整电路的微带线结构的布线中、相对于线宽与电介质膜的厚度之比W/H而言的特性阻抗的大小的图。
图19是表示第五实施方式的与图15结构不同的高频用晶体管的结构例的平面示意图。
图20是表示第五实施方式的与图15、图19结构不同的高频用晶体管的结构例的平面示意图。
图21是表示第六实施方式的高频用晶体管的结构例的平面示意图。
图22是表示第七实施方式的高频用晶体管的结构例的平面示意图。
具体实施方式
(本发明的基础知识)
本发明者发现“背景技术”部分所记载的FET、尤其是高频用晶体管存在以下的问题。
专利文献1的图1所示的结构中，栅极供给电压从栅极供给部分807s经由交叉连接部807c而被供给至动作栅极部分807o。这些栅极供给部分807s、交叉连接部807c、动作栅极部分807o被作为由金属构成的分布常数线路来处理，具有由在线路上行进的交流信号的电压与电流之比表示的特性阻抗Zo。在线路无损耗的条件下，特性阻抗Zo由式(1)表示。
(数1)
Figure BDA0002173646360000041
这里，L、C分别表示分布常数线路的每单位长度的串联电感成分、并联电容成分。
另外，每单位长度的L和C由线路的宽度(W)、处于线路与进行电场耦合的导体之间的电介质的厚度(H)、该电介质的实际有效介电常数(εre)来决定，例如，微带线结构下的特性阻抗Zo，当W/H＜1时由式(2)表示，当W/H＞1时由式(3)表示。
(数2)
Figure BDA0002173646360000051
(数3)
Figure BDA0002173646360000052
图1的动作栅极部分807o是为了表现出栅极效应而非常细长的形状的线路，在微波波段的FET中通常为1μm以下程度的宽度。另外，作为微带线结构而与该动作栅极部分807o具有电场耦合的关系的导体成为不在上下方向的附近且在下方通常离开了100～200μm的距离的搭载FET的半导体基板的背面的导体膜。在该结构中，线路与导体之间的电容成分非常小，根据式(2)，图1的动作栅极部分807o的特性阻抗具有超过150Ω的值。
图1的栅极供给部分807s是与漏极电极806同等的结构，因此线路的宽度是电阻损耗不会造成问题的15μm的程度。另外，栅极供给部分807s由于在上下方向的附近没有导体，因此只要与动作栅极部分807o同样地考虑与搭载FET的半导体基板的背面的导体膜的电场耦合即可。因此，根据式(2)，图1的栅极供给部分807s的特性阻抗具有超过90Ω的值。
图1的栅极的交叉连接部807c是与栅极供给部分807s相同程度的线宽，跨源极电极805将栅极供给部分807s与动作栅极部分807o连接，在栅极的交叉连接部807c与源极电极805之间存在厚度为1μm程度的电介质膜。因此，根据式(3)，图1的栅极的交叉连接部807c的特性阻抗具有12Ω以下的值。
在专利文献1的图1的结构中，栅极的交叉连接部807c与动作栅极部分807o、栅极供给部分807s相连接的点成为各线路途中的T分支点，因此从栅极的交叉连接部807c来看的各T分支点的特性阻抗成为各线路的特性阻抗的半值。因此，动作栅极部分807o的T分支点为75Ω以上的特性阻抗，栅极供给部分807s的T分支点为45Ω以上的特性阻抗，栅极的交叉连接部807c为12Ω以下的特性阻抗。
在这些不同的特性阻抗的连接点，特性阻抗的差越大，连接点处的反射系数就越高，行进的信号在连接面大多被反射从而损耗变大。例如，在图1的一个栅极的交叉连接部807c，动作栅极部分807o与栅极供给部分807s的各连接点处的不匹配损耗能够通过式(5)计算。
式(4)和式(5)中，将不同的特性阻抗设为Z1和Z2，将Z1和Z2的连接点的反射系数设为Γ，将连接点的不匹配损耗设为M[dB]。
(数4)
Figure BDA0002173646360000061
(数5)
M＝-10log(1-|Γ|2)·····(5)
根据式(5)，动作栅极部分807o和栅极的交叉连接部807c的不匹配损耗为3.23[dB]，栅极供给部分807s和栅极的交叉连接部807c的不匹配损耗为1.77[dB]，合计有5.0[dB]的不匹配损耗。该不匹配损耗相对于全频带发生，因此在FET中使基波输入信号发生损耗而导致增益性能恶化，存在输入侧的二次高频控制无法有效地发挥功能的问题。
另外，关于图1的结构，虽然对动作栅极部分807o和漏极电极806的相位差进行抑制的效果较大，但是也有无法完全使相位差为零的问题。这是由于在动作栅极部分807o与栅极的交叉连接部807c的连接点，存在从动作栅极部分807o的起点到该连接点的相位差，因此在每次将动作栅极部分807o纵向堆叠时所述相位差累积，与漏极电极806的相位差增加而存在无法提高FET的效率特性的问题。
此外，专利文献2也与专利文献1同样地存在特性阻抗的不匹配损耗的问题。
在专利文献2的图2的结构中，栅指905的特性阻抗与专利文献1的结构同样地为150Ω程度，从栅极电极焊盘13贯穿各栅极驱动布线的中央的旁通线907为85Ω程度。在栅极的总线904中，源极电极焊盘侧的栅极的总线904是将源指31覆盖的结构，与专利文献1同样地，特性阻抗为12Ω以下程度。另外，栅极的总线904由于与栅指905和旁通线907的各端点连接，因此从栅极的总线904来看的各特性阻抗与各布线的特性阻抗相等，因此根据式(5)，栅指905和栅极的总线904的不匹配损耗为5.6[dB]，栅极的总线904和旁通线907的不匹配损耗为3.6[dB]，合计有9.2[dB]的不匹配损耗。这样，专利文献2也存在与专利文献1同样的不匹配损耗的问题。
另外，在图2的结构中，为了进行相位调整而使位于栅极的总线904的端点的栅指905的长度缩短，但是在该方法中，缩短了栅指905的部位成为非驱动的无用区域，会降低面积利用率。
进而，图2的结构中的各段的栅极的总线904由于是将构成源极902的指覆盖的方式不同的结构，因此存在如下问题：将构成源极902的指覆盖的栅极的总线904的相位旋转量增加，从而产生第一段和第二段的相位差。因此，关于构成相同的漏极901的指，所述的相位差关联于与构成漏极901的指的相位差，存在无法提高FET的效率特性的问题。
根据以上所述，本发明的目的是提供一种高频用晶体管，即使作为在纵向上增加指而扩大了总栅极宽度的高频用晶体管，也能够抑制从布线向栅极的输入不匹配损耗，抑制栅极和漏极的相位差，实现高增益性能和高效率特性。
为了解决上述课题，本发明的一个方式的高频用晶体管具备半导体基板、在所述半导体基板上形成的源极电极、在所述半导体基板上形成的漏极电极、在所述半导体基板上形成的栅极电极、用于向所述栅极电极施加电压的栅极驱动布线、以及在所述栅极电极与所述栅极驱动布线之间连接的阻抗调整电路。从所述阻抗调整电路来看与所述栅极电极的连接点时的所述栅极电极的特性阻抗为Z1，从所述阻抗调整电路来看与所述栅极驱动布线的连接点时的所述栅极驱动布线的特性阻抗为Z2，所述阻抗调整电路的特性阻抗X具有Z1与Z2之间的值。
由此，能够抑制向栅极电极的输入不匹配损耗，抑制栅极电极和漏极电极的相位差，实现高增益性能和高效率特性。
以下通过本发明的实施方式详细地进行说明。
此外，以下说明的实施方式均表示总括性或具体性的例子。以下的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置和连接方式等仅为例示而非对本发明进行限定。另外，对于以下实施方式中的构成要素中的、表示最上位概念的独立权利要求中没有记载的构成要素，设为任意的构成要素进行说明。
(第一实施方式)
图3是第一实施方式的高频用晶体管的平面示意图。另外，图4A是表示图3的IVA-IVA线的剖面的图。图4B是表示图3的IVB-IVB线的剖面的图。图3可以作为一个高频用晶体管形成，或者也可以作为多指型的高频用晶体管(例如参照图21、图22)的一部分形成。如图3、图4A和图4B所示，该高频用晶体管是FET，具备栅极电极1、栅极驱动布线12、漏极电极2、源极电极3、源极场板33、阻抗调整电路4、接地用导体膜5、电介质膜6、半导体基板7和保护膜8。
栅极电极1形成在半导体基板7上，由一个以上的栅指11构成。
栅极驱动布线12经由阻抗调整电路4向栅极电极1施加电压。
漏极电极2形成在半导体基板7上，包括漏指21和漏极电极焊盘。
源极电极3形成在半导体基板7上，包括源指31、源极电极焊盘32、源极场板33。
源极场板33与源极电极3电连接并形成为将栅指11覆盖。
阻抗调整电路4连接在栅极电极1(在此为栅指11)与栅极驱动布线12之间，用于对栅指11和栅极驱动布线12的阻抗不匹配所引起的损耗进行抑制，并抑制栅极电极1与漏极电极2的相位差。因此，阻抗调整电路4的特性阻抗X设定为Z1与Z2之间的值。这里，Z1是从阻抗调整电路4来看与栅极电极1的连接点时的栅极电极1的特性阻抗。Z2是从阻抗调整电路4来看与栅极驱动布线12的连接点时的栅极驱动布线12的特性阻抗。由此，与使栅指11和栅极驱动布线12不经阻抗调整电路4而直接连接的情况相比，能够抑制不匹配损耗，能够容易地抑制栅极电极1和漏极电极2的相位差。
另外，阻抗调整电路4是具有带状线41的带状线结构。即，带状线41被存在于上下方向的接地平面(在图4A、图4B中是源极电位层和接地用导体膜5)夹持，形成与该接地平面电磁耦合的传输路径。这里所说的源极电位层是与源极电极3为相同电位的构成要素的总称，包括源极电极3、源极场板33、源指等。源极电极3(源极电位层)经由贯通孔34而与接地用导体膜5连接，成为接地电位。
接地用导体膜5是接地电位的接地层，经由贯通孔34而与源极电极3连接。
半导体基板7包括半导体层和外延层。
进而，第一实施方式的栅极电极1具有被与源极电极3电连接的源极场板33覆盖的结构。另外，源极电极3是经由贯通孔34而与在半导体基板7的背面形成的接地用导体膜5电连接的结构。即，栅极电极1构成了带状线结构。此外，源极场板33不需要完全将栅极电极1覆盖，也可以是带来与栅极电极1强电场耦合的影响的接近的位置。
图3所示的高频用晶体管具备多个阻抗调整电路4。栅极电极1与栅极驱动布线12在多个部位分别经由一个阻抗调整电路4进行连接。即，栅指11上的起点与两个部位的T型分支点的共三个部位的连接点、和栅极驱动布线12上的两个部位的T型分支点与终点的共三个部位的连接点经由三个阻抗调整电路4进行连接。这里，栅指11的起点是指栅指11的两个末端部中的、靠近栅极总线16侧的末端部。栅极驱动布线12的终点是指栅极驱动布线12的两个末端部中的、远离栅极总线16侧的末端部。
为了避免高频用晶体管的特性的恶化，图3所示的漏指21未采用将栅极电极1、源极电极3覆盖的结构，以避免附加多余的输出电容。如图4A、图4B所示，漏指21不是带状线结构，而是采用以处于半导体基板7的背面的接地用导体膜5为下方的接地平面、上方没有接地平面的微带线结构。因此，根据式(2)，漏指21的特性阻抗具有较高的值。此外，由于电容附加也较小，因此能够将从漏指21的起点到终点的相位旋转量较小地抑制。
图3所示的栅极电极1为了获得FET的栅极效应而构成得非常细，但是由于源极场板33的影响从而电容附加非常大。因此，根据式(2)和式(3)，栅极电极1的特性阻抗Z1成为非常小的值。另外，由于同样的影响，相位旋转量也非常多。
为了抑制向栅极电极1施加的信号的电压降低、相位旋转，图3所示的栅极驱动布线12采用与漏极电极2类似的微带线的结构。因此，栅极驱动布线12的特性阻抗Z2具有与漏极电极2同样地较高的值，相位旋转量被较小地抑制。
接下来，记载通过将这些不同的特性阻抗Z1、Z2的布线经由阻抗调整电路4进行连接来抑制不匹配损耗的原理。
例如，假设栅指11的特性阻抗为10Ω，栅极驱动布线12的特性阻抗为85Ω。在使图3所示的栅极驱动布线12的终点、与栅指11的T型分支点连接的情况下，从栅极驱动布线12侧来看的栅指11的T型分支点的特性阻抗Z1成为栅指的特性阻抗的一半即5Ω。另外，从栅指11的T型分支点来看的栅极驱动布线12的终点的特性阻抗Z2与栅极驱动布线12的特性阻抗85Ω一致。在该特性阻抗Z2的85Ω和特性阻抗的5Ω的连接点直接连接的情况下，不匹配损耗为6.8dB。
图5是用于对第一实施方式的相对于阻抗调整电路4的特性阻抗X而言的不匹配损耗的大小进行设定的图。
该图中，Z1是从阻抗调整电路4来看与栅极电极1(栅指11)的连接点(设为第一连接点)时的栅指11的第一连接点的特性阻抗，在此如上述的T型分支点那样为5欧姆。
Z2是从阻抗调整电路4来看与栅极驱动布线12的连接点(设为第二连接点)时的栅极驱动布线的第二连接点的特性阻抗，为85欧姆。
白色圆形记号的曲线表示：在阻抗调整电路4具有与特性阻抗Z2相同值的特性阻抗Zo＝85欧姆的情况下，利用式(5)算出的不匹配损耗。即，在第一连接点将特性阻抗Z1(＝5欧姆)的栅指11的T型分支点与特性阻抗Zo(＝85欧姆的)阻抗调整电路4连接。结果，在第一连接点因阻抗不匹配而产生6.8dB的不匹配损耗。在第二连接点，将特性阻抗Zo(＝85欧姆)的阻抗调整电路4与特性阻抗Z2(＝85欧姆)的栅极驱动布线12的终点连接。结果，在第二连接点由于阻抗匹配而不产生不匹配损耗(0dB的不匹配损耗)。
黑色方形记号的曲线表示：在阻抗调整电路4具有与特性阻抗Z1相同值的特性阻抗Zo＝5欧姆的情况下，利用式(5)算出的不匹配损耗。即，在第一连接点将特性阻抗Z1(＝5欧姆)的栅指11的T型分支点与特性阻抗Zo(＝5欧姆)的阻抗调整电路4连接。结果，在第一连接点因阻抗匹配而不产生不匹配损耗(0dB的不匹配损耗)。在第二连接点，将特性阻抗Zo(＝5欧姆)的阻抗调整电路4与特性阻抗Z2(＝85欧姆)的栅极驱动布线12的终点连接。结果，在第二连接点因阻抗不匹配而产生6.8dB的不匹配损耗。
黑色三角记号的曲线表示将白色圆形记号的曲线与黑色方形记号的曲线相加的合计损耗，表示阻抗调整电路4的特性阻抗X为横轴的值时的不匹配损耗。
Xa表示黑色三角记号的曲线所示的不匹配损耗的最小值。
如图5的不匹配损耗的合计值(黑色三角记号的曲线)所示，阻抗调整电路4的特性阻抗X的值在所连接的特性阻抗的范围(5Ω≦X≦85Ω)中，阻抗调整电路4与特性阻抗85Ω及5Ω的各自的不匹配损耗的合计成为比直接连接特性阻抗85Ω和5Ω时的不匹配损耗即6.8dB小的值。
这样，当从阻抗调整电路4侧来看的栅指11和栅极驱动布线12的各连接点的特性阻抗为Z1和Z2时，通过将阻抗调整电路4的特性阻抗X调整为Z1与Z2之间的值，与直接连接Z1和Z2的情况相比能够抑制不匹配损耗。
另外，高频用晶体管的栅极电极1的输入阻抗在微波以上的高频区域中是几Ω以下的非常低的阻抗。因此，在特性阻抗的匹配的调整中，尽量限制于较低的特性阻抗范围对于所希望的基波频带的阻抗匹配是有利的。因此，对于阻抗调整电路4的特性阻抗X的调整范围进行如下说明。
图5的不匹配损耗的最小值是在阻抗调整电路4的特性阻抗X为20.6Ω时。特性阻抗Xa连接在不同的特性阻抗Z1和Z2的布线之间，使不匹配损耗为最小的条件由式(6)表示。
另外，不同的特性阻抗Z1与Z2的合计值的一半Xb由式(7)表示。
Xa＝(Z1＊Z2)＾(1/2)·····(6)
Xb＝(Z1+Z2)＊1/2·····(7)
这里，由于Xa≦Xb，因此通过将阻抗调整电路4的特性阻抗X调整为不同的特性阻抗Z1与Z2的合计值的一半Xb以下、即Z1与Z2的中间值以下，从而不将特性阻抗的不匹配损耗的最小点去掉就能够进行使阻抗调整电路4的调整范围限制在低阻抗侧的设定。例如，阻抗调整电路4的特性阻抗X满足式(7a)即可。
X＜(Z1+Z2)＊1/2·····(7a)
关于上述的85Ω和5Ω的特性阻抗，通过使阻抗调整电路4的特性阻抗X符合5Ω≦X≦45Ω，能够抑制全频带的不匹配损耗，并有利于所希望的基波频带的阻抗匹配。
另外，在具有将不同的特性阻抗Z1与Z2之间连接的特性阻抗X的阻抗调整电路4的布线长度为λ/4的情况下，由于在各连接点反射的波在该布线内完全抵消，因此能够进一步抑制不匹配损耗。但是，增大特性阻抗X的布线长度会在栅极电极1的连接点引起相位差的扩大，因此特性阻抗X的布线长度需要考虑与漏极电极2的相位差。图6是表示相对于栅极电极1和漏极电极2的相位差的、漏极输出信号的损耗的图。如图6所示，可知，约16°的相位差产生约1％的损耗。因而，关于阻抗调整电路4内的特性阻抗X的布线长度，在想要将连接点处的漏极输出信号的损耗降低抑制在1％以内的情况下，在所希望的基波频率下需要将使相位旋转量为16°以内的长度作为上限。
在以上的说明中，以栅极驱动布线12的距栅极总线16较远一方的末端与栅指11的T型分支点的连接为例而叙述了抑制不匹配损耗的方法，但是，在栅极驱动布线12的分支点与栅指11的分支点及距栅极总线较近一方的末端的连接、栅极驱动布线12与栅指11的距栅极总线较远一方的末端彼此的连接中，也能够以同样的方法来设定抑制了不匹配损耗的阻抗调整电路的特性阻抗X。
如上所述，第一实施方式的高频用晶体管具备：半导体基板7、在半导体基板7上形成的源极电极3、在半导体基板7上形成的漏极电极2、在半导体基板7上形成的栅极电极1、用于向栅极电极1施加电压的栅极驱动布线12、以及在栅极电极1与栅极驱动布线12之间连接的阻抗调整电路4。从阻抗调整电路4来看与栅极电极1的连接点时的栅极电极1的特性阻抗为Z1，从阻抗调整电路4来看与栅极驱动布线12的连接点时的栅极驱动布线12的特性阻抗为Z2，阻抗调整电路4的特性阻抗X具有Z1与Z2之间的值。
根据该结构，即使是在纵向上增加指而扩大了总栅极宽度的高频用晶体管，也由于具备阻抗调整电路4，从而能够抑制向栅极电极1的输入不匹配损耗，抑制栅极电极1和漏极电极2的相位差，实现高增益性能和高效率特性。
在此可以是，特性阻抗X满足X＜(Z1+Z2)＊1/2。
根据该结构，能够进一步抑制不匹配损耗。
在此可以是，高频用晶体管具备多个阻抗调整电路4，栅极电极1与栅极驱动布线12在多个部位分别经由一个阻抗调整电路4进行连接。
根据该结构，能够抑制距栅极驱动布线较远一方的栅极电极的端部的电压降低。
在此可以是，具有向栅极驱动布线12传递信号的栅极总线16，栅极电极1的末端部中的、距栅极总线16较近侧的末端部经由一个阻抗调整电路4而与栅极驱动布线12连接，栅极电极1的末端部以外的部位经由另一个阻抗调整电路4而与栅极驱动布线12连接。
根据该结构，能够更加容易地抑制距栅极驱动布线较远一方的栅极电极的端部的电压降低。
在此可以是，具备在半导体基板7的两个主面中的与形成有阻抗调整电路4的面为相反侧的面上形成的接地用导体膜5、以及与源极电极3为相同电位的源极电位层，源极电位层形成于栅极电极1上方和阻抗调整电路4上方这两方。
根据该结构，阻抗调整电路形成为带状线结构，能够容易地进行特性阻抗X的理论设计或调整。
(第二实施方式)
接下来，对第二实施方式的高频晶体管进行说明。
在第一实施方式中，在阻抗调整电路4的两个连接点分别进行阻抗变换，即进行两次阻抗变换。在第二实施方式中，对具备进行三次或三次以上次数的阻抗变换的阻抗调整电路4的高频用晶体管进行说明。
第二实施方式的高频用晶体管与图3相比，除了以下点以外是相同的。对于相同点省略说明而以不同点为中心进行说明。
不同点在于，在第一实施方式中，阻抗调整电路4由一个阻抗电路(例如一个带状线41)构成，相对于此，在第二实施方式中，阻抗调整电路4是多个阻抗电路(或者阻抗元件)的串联电路。
图7A是表示第二实施方式的由串联连接的(n－1)个阻抗电路构成的阻抗调整电路的结构例的平面图。图7B是表示图7A的VIIB－VIIB线的剖面的剖面图。
如图7A、图7B所示，阻抗调整电路4包括被串联连接的第一阻抗电路401、第二阻抗电路402、···、第(n－1)阻抗电路4(n－1)。即，阻抗调整电路4是(n－1)个阻抗电路的串联电路。这里，n是2以上的整数。其中，在n＝2的情下，相当于第一实施方式的阻抗调整电路4。第二实施方式的作为串联电路的阻抗调整电路4相当于n为3以上的情况。
第一阻抗电路401、第二阻抗电路402、···、第(n－1)阻抗电路4(n－1)分别具有特性阻抗X1、X2、···、X(n－1)。
图8是表示第二实施方式的对属于阻抗调整电路4的各阻抗电路的特性阻抗进行了优化的情况下的、相对于阻抗电路的个数而言的不匹配损耗的大小的图。
在图8中，横轴表示构成阻抗调整电路4的被串联连接的阻抗电路的个数。纵轴表示在不同特性阻抗的Z2＝85Ω的布线、和Z1＝5Ω的布线之间插入了阻抗调整电路4时的不匹配损耗。可知通过增加构成阻抗调整电路的阻抗电路的个数，能够进一步抑制不匹配损耗。
使不匹配损耗为最小的n－1个阻抗电路各自的特性阻抗X1····Xn－1在Z1＜X1···＜Xn－1＜Z2时通过式(8)计算。其中，n为2以上的整数。
(数6)
Figure BDA0002173646360000141
接着，对阻抗电路为两个(n＝3)的情况下的阻抗调整电路4进行说明。
图9A是表示第二实施方式的由串联连接的两个阻抗电路构成的阻抗调整电路4的结构例的平面图。图9B是表示图9A的IXB-IXB线的剖面的剖面图。
在图9A、图9B中，阻抗调整电路4是第一阻抗电路401、与具有比第一阻抗电路401大的特性阻抗的第二阻抗电路402的串联电路。
首先，为了使不匹配损耗最小，对第一阻抗电路401、第二阻抗电路402各自的特性阻抗的值进行说明。
在阻抗调整电路4是特性阻抗X1a、X2a的两个阻抗的串联电路的情况下，当Z1＜X1a＜X2a＜Z2时，使不匹配损耗最小的特性阻抗X1a、X2a的值通过式(8)由式(9)求出。
(数7)
Figure BDA0002173646360000151
接下来，说明用于适当地抑制不匹配损耗的、第一阻抗电路401、第二阻抗电路402各自的特性阻抗X1、X2的范围。
如果X1b和X2b采用将不同的特性阻抗Z1与Z2之间恰好三分的特性阻抗，则当Z1＜X1b＜X2b＜Z2时，X1b、X2b通过式(10)计算。
(数8)
Figure BDA0002173646360000152
这里，由于X1a≦X1b、X2a≦X2b，因此在向阻抗调整电路4插入两个特性阻抗X1和X2的情况下，通过设定为满足式(11)的范围，从而不将特性阻抗的不匹配损耗的最小点去除就能够进行使阻抗调整电路4的调整范围限制得较低的适当设定。
(数9)
Figure BDA0002173646360000153
其中，Z1＜X1＜X2＜Z2。
另外，第一实施方式、第二实施方式的与具有源极场板33的低特性阻抗的栅极电极1连接的阻抗调整电路4为了抑制不匹配损耗而需要调整为较低的特性阻抗X。图3的栅极电极1根据所要求的高频特性、耐压特性而采取各种源极场板形状，从阻抗调整电路4来看的与栅极电极1的连接点的特性阻抗Z1一般具有3Ω到65Ω程度。因而，阻抗调整电路4也需要该范围的特性阻抗X的调整。但是，几Ω这样的较低的特性阻抗如果不是通过具有源极场板33而上下被接地平面夹持的栅极电极1这样的带状线结构则难以实现。
因此，如图4A所示，通过构成使阻抗调整电路4被与源极电极3为相同电位的源极电位层覆盖的带状线41，能够进行包含特性阻抗X特别低的值的调整。另外，在图3中，源极电位层与设置在多个阻抗调整电路4之间的贯通孔34连接，但是不限于栅指11的附近，也可以是源极电位层与在其它位置设置的贯通孔连接的结构。
进而，在图4A所示的IVA-IVA线的剖面的结构中，在阻抗调整电路4与栅极电极1连接的上部附近，使源极场板33与源极电极3连接，从而能够使到阻抗调整电路4与栅极电极1的连接点为止的特性阻抗稳定并设计为低阻抗，并且在将栅指11纵向堆叠时也能够将源极场板33的电位保持为与源极电极3相同的电位。
接下来，对带状布线结构的阻抗调整电路4的特性阻抗的调整进行说明。
图10是表示在第一、第二实施方式的阻抗调整电路4的带状线结构的布线中、相对于线宽W与电介质膜的厚度H之比W/H而言的特性阻抗的大小的图。这里，线宽W如图3所示那样是阻抗调整电路4的带状线41的线宽。另外，电介质膜的厚度如图4A所示那样是在带状线41和源极电位层之间夹持的电介质膜6的厚度。电介质膜6的厚度H也是带状线41和源极电位层的距离。电介质膜6的通常的材料有氮化硅、氧化硅。电介质膜6的介电常数εr例如在电介质膜6的材料为Si3N4时约为7.5，在电介质膜6的材料为SiO2时约为3.9。
在阻抗调整电路4的特性阻抗X与W/H之间具有图10所示的关系。这里，具有源极场板33的栅极电极1的特性阻抗根据与所希望的高频特性、耐压特性对应的栅极电极1的形状而具有从6Ω到65Ω程度的范围。另外，在栅极驱动布线12作为与漏指21类似的结构而是微带线结构的情况下，阻抗调整电路4的特性阻抗X需要3Ω≦X≦78Ω的范围的调整。如果考虑到电介质膜6的介电常数约为7.5或约为3.9，则W/H通过以满足0.5≦W/H≦50的条件的范围来构成，从而能够实现对不匹配损耗进行抑制的阻抗调整电路4。
如上所述，在第二实施方式的高频用晶体管中，阻抗调整电路4能够是多个阻抗电路的串联电路。即，阻抗调整电路4是特性阻抗为X1的第一阻抗电路401、和特性阻抗为比特性阻抗X1大的X2的第二阻抗电路402的串联电路。在特性阻抗Z1和特性阻抗Z2中，将值小的一方设为Zs，将值大的一方设为Zb。特性阻抗X1和特性阻抗X2满足X1≦Zs+(Zb－Zs)＊1/3、X2≦Zs+(Zb－Zs)＊2/3。第一阻抗电路401，与栅极电极1和栅极驱动布线12中的、特性阻抗的值为Zs的一方连接，第二阻抗电路402，与栅极电极1和栅极驱动布线12中的、特性阻抗的值为Zb的一方连接。
根据该结构，通过使阻抗调整电路4的阻抗变换次数增加为三次，能够进一步抑制不匹配损耗。
换言之，阻抗变换在第一～第三连接点分别进行。第一连接点是阻抗调整电路4与栅极电极1(栅指11)的连接点。第二连接点是阻抗调整电路4与栅极驱动布线12的连接点。第3连接点是第一阻抗电路与第二阻抗电路的连接点。通过使各连接点处的反射减小，能够进一步抑制不匹配损耗。
另外，也可以是，阻抗调整电路4具有带状线41，带状线41的线宽W、以及带状线41与源极电位层的距离H满足0.5≦W/H≦50。
根据该结构，能够更加容易地进行特性阻抗X的设计或调整。
(第三实施方式)
图11是表示本发明第三实施方式的高频用晶体管的结构例的平面示意图。图11的高频用晶体管与图3相比，区别在于追加了一个阻抗调整电路4。下面以不同点为中心进行说明。追加的阻抗调整电路4将栅极电极1(栅指11)的末端部的与内栅极总线16较远侧的末端部、与栅极驱动布线12末端部的与内栅极总线16较远侧的末端部进行连接。即，图11与第一实施方式的图3的高频用晶体管相比，在栅极驱动布线12的终点与栅指11的终点之间也连接有阻抗调整电路4。
图12是表示相对于指的长度而言、在漏指21中产生的相位差和在栅指11中产生的相位差的图。图中的“F3”的曲线表示在图3所示的栅指11中产生的相位差。“F11”的曲线表示在图11所示的栅指11中产生的相位差。“漏指”的曲线表示在图3、图11的漏指21中产生的相位差。各曲线都表示在将3.5GHz的频率的电压信号经由栅极总线16、栅极驱动布线12、阻抗调整电路4施加到栅指11的情况下产生的相位差。图12的X轴表示各指的长度，Y轴表示各指到基准点的相位差。关于X轴、Y轴，基准点都是在栅指11处为起点，在漏指21处成为与栅指11的起点相邻的指端。如图12所示，图3的栅指11的相位差由于栅指11的终点不与栅极驱动布线12连接，因此栅指11的相位差看起来保持原样。相对于此，就图11的栅指11的相位差而言，由于栅指11的终点经由阻抗调整电路4而与栅极驱动布线12连接的效果，因此在指长725μm的情况下，栅指11的相位差能够改善约4°。
另外，在图11的FET中，在栅指11和栅极驱动布线12的全部的连接部位上设置的阻抗调整电路4的特性阻抗能够通过与第一实施方式和第二实施方式同样的方法进行调整。
如上所述，第三实施方式的高频用晶体管，具有向栅极驱动布线12传递信号的栅极总线16，栅极电极1的末端部中的与栅极总线16较近侧的末端部经由一个阻抗调整电路4而与栅极驱动布线12连接，栅极电极1的末端部中的与栅极总线16较远侧的末端部经由另一个阻抗调整电路4而与栅极驱动布线12连接。
根据该结构，能够更加容易地抑制在与栅极总线16较远的一方的栅极电极1的端部产生的相位差和电压降低。
(第四实施方式)
图13是表示第四实施方式的高频用晶体管的结构例的平面示意图。图13的高频用晶体管与图3相比区别在于，取代一个栅极电极1(栅指11)而具有多个栅极电极1(栅指11)。下面以不同点为中心进行说明。
多个栅极电极1(栅指11)各自分离地排列在一直线上。多个栅极电极1各自的末端部中的与栅极总线16较近侧的末端部分别经由一个阻抗调整电路4而与栅极驱动布线12连接。即，图13与第一实施方式的图3所示的高频用晶体管相比，在与栅极驱动布线12连接的栅指11的T型分支点，将图3的栅指11的与栅极总线16较近的一侧分割而得到多个栅指11。
图14是表示相对于指的长度而言、在漏指21中产生的相位差和在栅指11中产生的相位差的图。图中的“F3”的曲线表示在图3所示的栅指11中产生的相位差。“F13”的曲线表示在图13所示的排列在一直线上的多个栅指11中产生的相位差。“漏指”的曲线表示在图3、图13的漏指21中产生的相位差。各曲线都表示在将3.5GHz频率的电压信号经由栅极总线16、栅极驱动布线12、多个阻抗调整电路4施加到多个栅指11的情况下产生的相位差。
如图14所示，由于分割成多个栅指11，因此按每个与栅极驱动布线12的连接点消除相位差，减少至漏指21的相位差的程度。与第一实施方式的图3相比，在指长725μm的情况下，栅指11的相位差能够改善约7°。另外，与第三实施方式的图11相比，也能够改善约3°的相位差。此外，在图13的高频用晶体管中，也能够与图11同样地通过将栅极驱动布线12的终点和栅指11的终点经由阻抗调整电路4进行连接，从而抑制相位差。
另外，在图13的高频用晶体管中，在栅指11与栅极驱动布线12之间的全部的连接部位上设置的阻抗调整电路4的特性阻抗能够通过与第一实施方式和第二实施方式同样的方法进行调整。
如上所述，第四实施方式的高频用晶体管具有多个栅极电极1(即多个栅指11)、多个阻抗调整电路4、以及向栅极驱动布线12传递信号的栅极总线16，多个栅指11各自分离地排列在一直线上，多个栅指11各自的末端部中的与栅极总线16较近侧的末端部分别经由一个阻抗调整电路4而与栅极驱动布线12连接。
根据该结构，能够更加容易地抑制栅极电极1和漏极电极2的相位差。
(第五实施方式)
图15是表示本发明的第五实施方式的高频用晶体管的结构例的平面示意图。另外，图16A是表示图15的XVIA-XVIA线的剖面的图。图16B是表示图15的XVIB-XVIB线的剖面的图。
图15、图16A、图16B所示的高频用晶体管与第一实施方式的图3、图4A、图4B相比的区别点在于，在栅极电极1的上方没有源极场板33、以及在阻抗调整电路4的上方没有与源极电极3为相同电位的源极电位层。下面以不同点为中心进行说明。
栅极电极1是在上方没有作为接地平面的源极场板33、并且在下方具有也作为接地平面的接地用导体膜5的微带线结构。
阻抗调整电路4具有在上方没有作为接地平面的源极电位层并且在下方具有作为接地平面的接地用导体膜5的作为微带结构的微带线42。
如上所述，栅极电极1是在栅极电极1上方没有源极场板的结构。因此，栅极电极1和栅指11成为较高的特性阻抗。如图16A所示，栅极电极1是与位于半导体基板7背面的接地用导体膜5构成的微带线结构。由于一般的半导体基板的厚度具有50μm～200μm程度的距离，因此栅极电极1具有150Ω程度的较高的特性阻抗。
这里，即使在栅极电极1没有源极场板、特性阻抗较高的情况下，也能够通过与第一实施方式同样的方法来设定阻抗调整电路4的特性阻抗。
例如，在图15所示的高频用晶体管中，当栅极驱动布线12的特性阻抗为100Ω、栅指11的特性阻抗为150Ω时，在栅极驱动布线12与距栅极总线16较近侧的栅指11的末端连接的情况下，从栅指11来看的栅极驱动布线的分支点的特性阻抗为50Ω，从栅极驱动布线12来看的栅指11的连接点的特性阻抗为150Ω。在此，Z1为50Ω，Z2为150Ω，考虑在它们之间插入特性阻抗X的阻抗调整电路4的情况。
图17是用于对本实施方式的相对于阻抗调整电路4的特性阻抗X而言的不匹配损耗的大小进行设定的图。该图的各曲线的观察方式与图5是同样的。图17是表示特性阻抗50Ω和150Ω的连接点与本发明的一个阻抗调整电路4的特性阻抗(X轴)进行了连接时的、通过式(5)计算的不匹配损耗(Y轴)的图表。在图17中，以虚线的黑色三角示出了特性阻抗50Ω和特性阻抗150Ω与相同的特性阻抗值(X轴)的阻抗调整电路4进行了连接时的不匹配损耗的合计值。
如图17的不匹配损耗的合计值所示，在阻抗调整电路4的特性阻抗X的值所连接的特性阻抗的范围(50Ω≦X≦150Ω)中，阻抗调整电路4与特性阻抗50Ω及150Ω的各不匹配损耗的合计成为比直接连接特性阻抗50Ω和150Ω时的通过式(5)算出的不匹配损耗即1.25dB小的值。
这样，在从阻抗调整电路4侧来看的栅指11与栅极驱动布线12的各连接点的特性阻抗为Z1和Z2时，通过将阻抗调整电路4的特性阻抗X调整为Z1与Z2之间的值，从而与直接连接了Z1和Z2的情况相比能够抑制不匹配损耗。
另外，下面与第一实施方式同样地说明对阻抗调整电路4的特性阻抗X的调整范围的限制。
根据式(6)，图17的不匹配损耗的合计的最小值是在阻抗调整电路的特性阻抗为Xa＝86.6Ω时。另外，不同的特性阻抗Z1与Z2的合计值的一半Xb根据式(7)是Xb＝100Ω。在此也能够确认Xa≦Xb。因此，即使在栅极电极1没有源极场板、特性阻抗较高的情况下，也能够通过将阻抗调整电路的特性阻抗X调整为不同的特性阻抗Z1与Z2的合计值的一半Xb以下即Z1与Z2的中间值以下，从而不将特性阻抗的不匹配损耗的最小点除外就能够进行使阻抗调整电路的调整范围限定在较低阻抗侧的设定。关于上述的50Ω和150Ω的特性阻抗，通过使阻抗调整电路4的特性阻抗X符合50Ω≦X≦100Ω，能够抑制全频带的不匹配损耗，并且有利于所希望的基波频带的阻抗匹配。此外，在使用两个阻抗调整电路的情况下也能够与第二实施方式同样地设定特性阻抗的范围。
这样，在栅极电极1没有源极场板33的情况下，由于栅极电极1成为较高的特性阻抗，因此阻抗调整电路4也需要该范围的特性阻抗的调整。但是，在与第一实施方式相近地被源极电极覆盖的带状线的结构下，很难设定超过80Ω的较高的特性阻抗。因此，如图16A所示，通过贯通孔34使被阻抗调整电路4夹持的源极电极3接地，从而能够构成阻抗调整电路4不被源极电极3覆盖的微带线42，实现包含特性阻抗特别高的值的调整。
图18是表示在第五实施方式的阻抗调整电路的微带线结构的布线中、相对于线宽W与电介质膜的厚度H之比W/H而言的特性阻抗的大小的图。这里，厚度H是被微带线42和接地用导体膜5夹持的电介质的厚度，如图16A所示，是半导体基板7的厚度。未采用源极场结构的栅极电极1的特性阻抗Z1具有115Ω到200Ω程度的范围，因此阻抗调整电路4的特性阻抗X需要45Ω≦X≦145Ω的范围的调整。在半导体基板7是Si、SiC、GaAs、GaN等半导体材料的情况下，如果考虑到介电常数εr为9.5～13，则W/H通过以满足0.025≦W/H≦1.2的条件的范围构成，能够提供对不匹配损耗进行抑制的阻抗调整电路。
在以上的说明中，以将栅极驱动布线12的T型分支点与栅指11的末端连接的情况为例而对抑制不匹配损耗的方法进行了描述，但是对于栅极驱动布线12的分支点和栅指11的分支点的连接、栅极驱动布线12的末端和栅指11的T型分支点、末端的连接，也能够以同样的方法来设定对不匹配损耗进行了抑制的阻抗调整电路的特性阻抗X。
另外，图19是表示第五实施方式的与图15不同结构的高频用晶体管的结构例的平面示意图。图19所示的高频用晶体管与第五实施方式的图15相比的不同点在于，在栅指11的终点与栅极驱动布线12的终点之间也经由阻抗调整电路4进行了连接。由此，能够进一步抑制栅指11的相位差。
进而，图20是表示第五实施方式的与图15、图19结构不同的高频用晶体管的结构例的平面示意图。图20所示的高频用晶体管与第五实施方式的图15相比的不同点在于，在与栅极驱动布线12连接的栅指11的T型分支点，对栅指11的起点侧(栅极总线16侧)进行了分割。这样能够抑制相位差。
另外，在到此为止描述过的高频用晶体管的结构中，关于将栅极电极1与栅极驱动布线12经由阻抗调整电路4进行连接的连接点的间隔，如图6所示那样设计为使栅指的相位差限制在16°以内，从而能够将漏极的输出信号的损耗抑制在1％以内。
另外，在图19、图20的高频用晶体管中，在栅指11与栅极驱动布线12的全部的连接部位上设置的阻抗调整电路4的特性阻抗能够通过与第一实施方式和第二实施方式同样的方法进行调整。
如上所述，在第五实施方式的高频用晶体管中，具备在半导体基板7的两个主面中的与形成有阻抗调整电路4面为相反侧的面上形成的接地用导体膜5，栅极电极1上方和阻抗调整电路4上方都没有与源极电极为相同电位的源极电位层。
根据该结构，阻抗调整电路4构成微带线结构，能够容易地进行特性阻抗X的理论设计或调整。
这里，可以是，阻抗调整电路4具有微带线42，微带线42的线宽W、以及微带线42与接地用导体膜5的距离H满足0.025≦W/H≦1.2。
根据该结构，能够更加容易地进行特性阻抗X的设计或调整。
(第六实施方式)
图21是表示本发明的第六实施方式的高频用晶体管的结构例的平面示意图。图21是以图3所记载的高频用晶体管为基本单元而相对于漏指21将栅指11、栅极驱动布线12、源极电极3、贯通孔34、阻抗调整电路4进行镜面配置、并利用在中央具有栅极电极焊盘13的栅极总线16将栅极驱动布线12进行了连接的结构。根据该结构，能够对一个漏指从其左右的栅指提供抑制了相位差的信号。通过对于图11、图13、图15、图19、图20实施同样的结构，从而能够得到同样的效果。
另外，通过使栅极总线16的布线具有上述阻抗调整电路的功能，还能够利用栅极总线16与栅指11的靠近栅极总线16的末端连接。
(第七实施方式)
图22是表示本发明第七实施方式的高频用晶体管的结构例的平面示意图。图22是以第六实施方式的图21为一个单位单元而在指的横向配置多个单元的多单元结构。另外，栅极总线16也可以在多个单位单元之间连接。此外，可以是，与栅极总线16连接的栅极电极焊盘13以向单位单元的两个栅极驱动布线12输入同相位的信号的方式配置，从而减少每个单位单元的电极焊盘。
根据该结构，不仅能够在纵向扩大总栅极宽度，而且能够与以往同样地在横向也扩大总栅极宽度。
以上对本发明的实施例进行了说明，但是本发明不限于该特性的实施例，能够在权利要求记载的本发明的主旨的范围内进行各种变形、变更。
产业上的利用可能性
本发明的高频用晶体管是具有对栅极电极与向栅极电极施加电压的布线的不匹配损耗进行抑制的阻抗调整电路的场效应晶体管型高频用晶体管，例如对于扩大了总栅极宽度的高频用晶体管有用。
符号说明
1 栅极电极
11 栅指
12 栅极驱动布线
13 栅极电极焊盘
15 栅极供给布线
16 栅极总线
2 漏极电极
21 漏指
22 漏极电极焊盘
3 源极电极
31 源指
32 源极电极焊盘
33 源极场板
34 贯通孔
4 阻抗调整电路
41 带状线
42 微带线
5 接地用导体膜
6 电介质膜
7 半导体基板
8 保护膜

Claims (8)

1.一种高频用晶体管，其特征在于，
具备：
半导体基板；
源极电极，形成在所述半导体基板上；
漏极电极，形成在所述半导体基板上；
栅极电极，形成在所述半导体基板上；
栅极驱动布线，用于向所述栅极电极施加电压；以及
阻抗调整电路，连接在所述栅极电极与所述栅极驱动布线之间，
从所述阻抗调整电路来看与所述栅极电极的连接点时的所述栅极电极的特性阻抗为Z1，
从所述阻抗调整电路来看与所述栅极驱动布线的连接点时的所述栅极驱动布线的特性阻抗为Z2，
所述阻抗调整电路的特性阻抗X具有Z1与Z2之间的值，
所述高频用晶体管还具备：
接地用导体膜，形成在所述半导体基板的两个主面中的与形成有所述阻抗调整电路的面为相反侧的面上；以及
源极电位层，与所述源极电极为相同电位，
所述源极电位层形成于所述栅极电极上方和所述阻抗调整电路上方这两方。
2.根据权利要求1所述的高频用晶体管，其特征在于，
所述特性阻抗X满足X＜(Z1+Z2)×1/2。
3.根据权利要求1所述的高频用晶体管，其特征在于，
所述阻抗调整电路是特性阻抗为X1的第一阻抗电路、与特性阻抗为比所述特性阻抗X1大的X2的第二阻抗电路的串联电路，
将所述特性阻抗Z1和所述特性阻抗Z2中的值较小的一方设为Zs并将值较大的一方设为Zb时，
所述特性阻抗X1和所述特性阻抗X2满足：
X1≦Zs+(Zb－Zs)×1/3、X2≦Zs+(Zb－Zs)×2/3，
所述第一阻抗电路，与所述栅极电极和所述栅极驱动布线中的所述特性阻抗的值为Zs的一方连接，
所述第二阻抗电路，与所述栅极电极和所述栅极驱动布线中的所述特性阻抗的值为Zb的一方连接。
4.根据权利要求1所述的高频用晶体管，其特征在于，
所述高频用晶体管具备多个所述阻抗调整电路，
所述栅极电极与所述栅极驱动布线在多个部位分别经由一个所述阻抗调整电路进行连接。
5.根据权利要求4所述的高频用晶体管，其特征在于，
所述高频用晶体管具有向所述栅极驱动布线传递信号的栅极总线，
所述栅极电极的末端部中的与所述栅极总线较近侧的末端部经由一个所述阻抗调整电路而与所述栅极驱动布线连接，
所述栅极电极的末端部中的与所述栅极总线较远侧的末端部经由另一个所述阻抗调整电路而与所述栅极驱动布线连接。
6.根据权利要求4所述的高频用晶体管，其特征在于，
具有向所述栅极驱动布线传递信号的栅极总线，
所述栅极电极的末端部中的与所述栅极总线较近侧的末端部经由一个所述阻抗调整电路而与所述栅极驱动布线连接，
所述栅极电极的末端部以外的部位经由另一个所述阻抗调整电路而与所述栅极驱动布线连接。
7.根据权利要求1所述的高频用晶体管，其特征在于，
所述高频用晶体管具有：
多个所述栅极电极；
多个所述阻抗调整电路；以及
向所述栅极驱动布线传递信号的栅极总线，
多个所述栅极电极各自分离地排列在一直线上，
多个所述栅极电极各自的末端部中的与所述栅极总线较近侧的末端部分别经由一个所述阻抗调整电路而与所述栅极驱动布线连接。
8.根据权利要求1所述的高频用晶体管，其特征在于，
所述阻抗调整电路具有带状线，
所述带状线的线宽W、以及所述带状线与所述源极电位层的距离H满足0.5≦W/H≦50。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7366576B2 (ja) 2019-04-15 2023-10-23 株式会社東芝 半導体装置

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102777A (ja) * 1991-10-08 1993-04-23 Fujitsu Ltd 分配器又は合成器
US5461265A (en) * 1992-05-25 1995-10-24 Matsushita Electric Industrial Co., Ltd. High-frequency variable impedance circuit having improved linearity of operating characteristics
JPH098286A (ja) * 1995-06-26 1997-01-10 Oki Electric Ind Co Ltd 電界効果トランジスタ
JPH11274804A (ja) * 1998-03-19 1999-10-08 Sharp Corp 高周波スイッチ
JP2001274415A (ja) * 2000-03-27 2001-10-05 Toshiba Corp マイクロ波半導体増幅器
CN1585126A (zh) * 2003-07-30 2005-02-23 松下电器产业株式会社 半导体集成电路以及信号发送接收系统
JP2005353728A (ja) * 2004-06-09 2005-12-22 Mitsubishi Electric Corp 高周波デバイス
JP2006041232A (ja) * 2004-07-28 2006-02-09 Matsushita Electric Ind Co Ltd 高周波回路
CN1901226A (zh) * 2002-03-27 2007-01-24 株式会社东芝 场效应晶体管及其应用器件
CN101335516A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 阻抗调整电路和具有该电路的半导体存储器件
JP2009252754A (ja) * 2008-04-01 2009-10-29 I Cast:Kk 回路、回路設計方法、および回路構成素子
CN103020562A (zh) * 2012-12-12 2013-04-03 深圳市德卡科技有限公司 超高频rfid自适应天线阻抗匹配方法
CN106463411A (zh) * 2014-05-21 2017-02-22 夏普株式会社 场效应晶体管

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2328291A1 (fr) 1975-10-17 1977-05-13 United Kingdom Government Transistor a effet de champ pour hyperfrequences
GB1568055A (en) 1975-10-17 1980-05-21 Secr Defence Field-effect transistors
US4587541A (en) * 1983-07-28 1986-05-06 Cornell Research Foundation, Inc. Monolithic coplanar waveguide travelling wave transistor amplifier
JPS63309001A (ja) * 1987-06-10 1988-12-16 A T R Koudenpa Tsushin Kenkyusho:Kk マイクロ波集積回路装置
JP2739851B2 (ja) 1995-10-13 1998-04-15 日本電気株式会社 マイクロ波トランジスタ
US6815740B2 (en) * 2001-06-01 2004-11-09 Remec, Inc. Gate feed structure for reduced size field effect transistors
US7476918B2 (en) * 2004-11-22 2009-01-13 Panasonic Corporation Semiconductor integrated circuit device and vehicle-mounted radar system using the same
JP5711778B2 (ja) * 2013-03-06 2015-05-07 株式会社東芝 半導体装置

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102777A (ja) * 1991-10-08 1993-04-23 Fujitsu Ltd 分配器又は合成器
US5461265A (en) * 1992-05-25 1995-10-24 Matsushita Electric Industrial Co., Ltd. High-frequency variable impedance circuit having improved linearity of operating characteristics
JPH098286A (ja) * 1995-06-26 1997-01-10 Oki Electric Ind Co Ltd 電界効果トランジスタ
JPH11274804A (ja) * 1998-03-19 1999-10-08 Sharp Corp 高周波スイッチ
JP2001274415A (ja) * 2000-03-27 2001-10-05 Toshiba Corp マイクロ波半導体増幅器
CN1901226A (zh) * 2002-03-27 2007-01-24 株式会社东芝 场效应晶体管及其应用器件
CN1585126A (zh) * 2003-07-30 2005-02-23 松下电器产业株式会社 半导体集成电路以及信号发送接收系统
JP2005353728A (ja) * 2004-06-09 2005-12-22 Mitsubishi Electric Corp 高周波デバイス
JP2006041232A (ja) * 2004-07-28 2006-02-09 Matsushita Electric Ind Co Ltd 高周波回路
CN101335516A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 阻抗调整电路和具有该电路的半导体存储器件
JP2009252754A (ja) * 2008-04-01 2009-10-29 I Cast:Kk 回路、回路設計方法、および回路構成素子
CN103020562A (zh) * 2012-12-12 2013-04-03 深圳市德卡科技有限公司 超高频rfid自适应天线阻抗匹配方法
CN106463411A (zh) * 2014-05-21 2017-02-22 夏普株式会社 场效应晶体管

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JP6604495B2 (ja) 2019-11-13

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