JPS63309001A - マイクロ波集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 口産業上の利用分野］ 本発明は、複数のマイクロ波線路間で電力合成あるいは
電力分割するマイクロ波集積回路装置に関する。以下、
マイクロ波線路とは、概ねＩＧＩＩＺ以上の周波数の信
号を伝送するための線路であって、コプレナ線路、又は
スロット線路等の共平面線路、並びにマイクロストリッ
プ線路等をいう。

［従来の技術］ 第３７図（Ａ）はマイクロストリップ線路間の分岐回路
（以下、第１の従来例という。）の平面図、第３７図（
Ｂ）は第３７図（Δ）のＡ−Ａ′線についての縦断面図
である。第３７図（Ａ）及び（Ｂ）において、裏面全面
上に接地導体３が形成された半導体基板ｌ上に丁字形状
のストリップ導体２が形成され、ストリップ導体２と接
地導体３によってマイクロストリップ線路を形成してい
る。ここで、該導体２のＴ字の各端部５ないし７は信号
端子である。以上のように構成された分岐回路において
、例えば信号端子５から入力された信号は該分岐回路の
分岐部４において電力分割された後、分割された各信号
が信号端子６及び７に出力される。

第３８図（Ａ）はコプレナ線路間の分岐回路（以下、第
２の従来例という。）の平面図、第３８図（Ｂ）は第３
８図（Ａ）のＢ−Ｉ３′線についての縦断面図である。

第３８図（Ａ）及び（Ｂ）において、半導体基板１上に
丁字形状のストリップ導体りないしＩＩか形成され、ま
た、接地導体８ａ、８ｂ及び８ｃがそれぞれ、該ストリ
ップ導体９ないし１１の両側に該ストリップ導体９ない
し１１と所定間隔だけ離れて半導体基板１上に形成され
る。さらに、該分岐回路の分岐部において、接地導体８
ａと８ｃ間、並びに接地導体８ｂと８ｃ間がそれぞれ、
リード線１５ａ及び１５ｂを介して接続される。なお、
ストリップ導体９ないし１１の端部５ないし７はそれぞ
れ信号端子である。以上のように構成された分岐回路に
おいて乙、第３７図（Ａ）及び（Ｊ３）の第１の従来例
と同様に、例えば信号端子５に入力された信号は該分岐
回路で電力分割された後、分割された各信号が、信号端
子６及び７に出力される。

以上の２個の従来例においては、それぞれマイクロスト
リップ線路及びコプレナ線路の各分岐回路について述べ
ているが、スロット線路を用いた分岐回路ら同様に構成
することができる。また、上述の従来例では、回路か相
反回路であるため、信号の入力端子と出力端子を逆にす
れば合成回路として動作させることも可能である。

［発明が解決しようとする問題点］ しかしながら、これらの従来の回路は上記のように相反
回路であるため入出力の分離がとれておらず、例えば信
号が信号端子５から信号端子６に伝送される場合、信号
端子６に接続された回路から反射があれば、その反射波
がそのまま信号端子５および信号端子７へ現れることに
なる。この反射波が望ましくない場合には更にアイソレ
ータを設けてこの反射波を除去する必要があるという問
題点があった。

本発明の目的は以上の問題点を解決し、アイソレータを
用いず簡単な回路で、人出力マイクロ波線路間の良好な
電気約分ＨＩｆで分岐又は合成を行うことかできるマイ
クロ波集積回路装置を提供することにある。

［問題点を解決するための手段］ 本発明は、第１と第２の端子間に所定の入力インピーダ
ンスを有ｌ７、第２と第３の端子間及び第２と第４の端
子間にそれぞれ所定の出力インピーダンスを有するトラ
ンジスタと、上記トランジスタの第１と第２の端子間に
接続される入力マイクロ波線路と、上記トランジスタの
第２と第３の端子間に接続される第１の出力マイクロ波
線路と、上記トランジスタの第２と第４の端子間に接続
される第２の出力マイクロ波線路とを備えたことを特徴
とする。

また本発明は、第１と第２の端子間に所定の出力インピ
ーダンスを有し、第２と第３の端子間及び第２と第・１
の端子間にそれぞれ所定の入力インピーダンスを有する
トランジスタと、上５己トランジスタの第１と第２の端
子間に接続される出力マイクロ波線路と、上記ｌ・ラン
ノスタの第２と第３の端子間に接続される第■の入力マ
イクロ波線路と、上記トランジスタの第２と第４の端子
間に接続される第２の入力マイクロ波線路とを備えたこ
とを特徴とする。

［作用］ 前者のように構成することにより、例えば上記入力マイ
クロ波線路に入力されたマイクロ波信号は、上記トラン
ジスタにおいて増幅及びインピーダンス変換等の処理が
なされ電力分割された後、分割された各信号か上記第１
と第２の出力マイクロ波線路に出力される。従って、こ
のマイクロ波集積回路装置が分岐回路として動作する。

後者のように構成することにより、例えば上記第１と第
２の入力マイクロ波線路にそれぞれ入力された信号は、
上記トランジスタにおいて増幅及びインピーダンス変換
等の処理がなされ電力合成された後、合成された信号か
上記出力マイクロ波線路に出力される。従って、このマ
イクロ波集積回路装置が合成回路として動作する。

［実施例］ 基本分岐回路 第１図ないし第３図はそれぞれソース接地、ドレイン接
地及びゲート接地の電界効果トランジスタ（以下、ＦＥ
Ｔという。）を用いたマイクロ波線路間の基本分岐回路
の回路図である。

第１図において、特性インピーダンスＺｏ、を有ずろ入
力マイクロ波線路５１がソース接地のＦＥＴＱのゲート
電極に接続され、特性インピーダンスＺｏ、、Ｚｏ３を
それぞれ有する出力マイクロ波線路５２．５３がそれぞ
れ、ＦＥＴ　Ｑの第１のドレイン電極及び第２のドレイ
ン電極に、接続される。

第２図において、特性インピーダンスＺｏ、を有する入
力マイクロ波線路５１がドレイン接地のＦＥＴＱのゲー
ト電極に接続され、特性インピーダンス’ｌｏｔ、Ｚａ
、をそれぞれ有する出力マイクロ波線路５２．５３がそ
れぞれＰＥＴ　Ｑの第１のソース電極及び第２のソース
電極に接続される。

第３図において、特性インピーダンスＺｏ＋を有する入
力マイクロ波線路５１がゲート接地のＦＥＴＱのソース
電極に接続され、特性インピーダンスＺＯｔ、Ｚｏ３を
それぞれ有する出力マイクロ波線路５２．５３がそれぞ
れ、ＦＥＴ　Ｑの第１のドレイン電極及び第２のドレイ
ン電極に、接続される。

以上のように構成されたＦＥＴの分岐回路においては、
入力マイクロ波線路５Ｉに入力された信号がＦＥＴ　Ｑ
によって増幅及びインピーダンス変換され電力分割され
た後、分割された各信号が出力マイクロ波線路５２．５
３に出力される。ここで、ＰＥＴ　Ｑは公知の通り電気
的分離作用を有するので、従来例のように出力マイクロ
波線路５２．５３側から反射があっても該反射波が入力
マイクロ波線路５１に現われることはない。

基本合成回路 第４図ないし第６図はそれぞれソース接地、ドレイン接
地及びゲート接地のＦ’ＥＴを用いたマイクロ波線路間
の基本合成回路の回路図である。

第４図において、特性インピーダンスＺｏ、、ＺＯ２を
それぞれ有する各入力マイクロ波線路６１，６２がソー
ス接地のＦＥＴ　Ｑの第１のゲート？［極、第２のゲー
ト電極に接続され、特性インピーダンスＺｏｚを有する
出力マイクロ波線路６３がＦ’ＥＴＱのドレイン電極に
接続される。

第５図において、特性インピーダンスＺＯ＋、Ｚ。

、をそれぞれ有する各入力マイクロ波線路６１，６２が
、ドレイン接地のＦＥＴ　Ｑの第１のゲートＷＳＫ、第
２のゲート電極に接続され、特性インピーダンスＺｏ、
を有する出力マイクロ波線路６３がＰＥＴ　Ｑのソース
電極に接続される。

第６図において、特性インピーダンスＺＯ＋、Ｚ。

、をそれぞれ有する各入力マイクロ波線路６１．６２が
、ゲート接地のＦＥＴ　Ｑの第１のソース電極、第２の
ソース電極に接続され、特性インピーダンス２０３を有
する出力マイクロ波線路６３がそれぞれＦＥＴＱのドレ
イン電極に接続される。

以上のように構成されたＦＥＴの合成回路においては、
入力マイクロ波線路６１．６２にそれぞれ入力された信
号かＰＥＴ　Ｑによって増幅及びインピーダンス変換さ
れ電力合成された後、合成された信号が出力マイクロ波
線路６３に出力される。ここで、ＰＥＴ　Ｑは公知の通
り電気的分離作用を有するので、従来例のように出力マ
イクロ波線路６３側から反射があっても、該反射波が入
力マイクロ波線路６１．６２に現われることはない。

第１の実施例 第７図（Ａ）はソース接地のショットキーゲート型電界
効果トランジスタ（以下、ＭＥＳＦＥＴという。）を用
いた入出力マイクロストリップ線路間の分岐回路のマイ
クロ波集積回路（以下、第１の実施例という。）の平面
図であり、第７図（Ｂ）は第７図（Ａ）のｃ−ｃ’線に
ついての縦断面図である。第７図（Ａ）及び（Ｂ）にお
いて、上述の図面と同一のものについては、同一の符号
を付している。

この分岐回路は第１図の基本分岐回路に対応し、分岐部
にソース接地のＭＥＳＦＥＴ２３を備え、入力マイクロ
ストリップ線路の信号端子５に入力される信号を電力分
割した後出力マイクロストリップ線路の信号端子６及び
７に出力することができるとともに、人出力マイクロス
トリップ線路の信号端子５ないし７間の電気的分離を良
好に行うことができることを特徴としている。

第７図（Ａ）および（Ｂ）において、裏面全面に接地導
体３か形成された半絶縁性のＧａＡｓ半導体半導体基板
中央位置の上表面から不純物イオンを注入して動作層２
９を形成した後、２個のゲート電極２４ａ及び２４ｂが
、ソース電極２６が形成される上記動作層２９の略中央
位置からそれぞれ所定間隔離れて、上記動作層２９上Ｊ
こそれぞれ導体２０と一体的に形成される。ここで、該
ゲート電極２４ａ、２４ｂの各平面形状は、長手のゲー
ト幅Ｗの辺とゲート長ｇの辺を有する長方形状であって
、該ゲート電極２４ａ、２４ｂのゲート幅Ｗの辺は入力
マイクロストリップ線路のストリップ導体２０の長手方
向の辺と平行しており、各ゲート電極２４ａ、２４ｂの
ゲート＆ｇ方向の各−辺がストリップ導体２０の端部と
接続される。

さらに、ソース電極２６が、上記両ゲート電極２４ａ、
２４ｂを間にはさんでかつ所定間隔だけ離れて上記動作
＠２９上に導体２７と一体的に形成される。該ソース電
極２６の平面形状は長方形状であって、該ソース電極２
６の長手方向の辺が上記ゲート電極２４ａと２４ｂのゲ
ート幅書方向の辺と平行している。ソース電極２６の図
上右側の半導体基板ｉ上に、ＭＥＳＦ’ＥＴ２３側に頂
点を有するボームベース形状の５角形の導体２７が形成
され、該導体２７の頂点がソース電極２６に接続される
。また、導体２７の中央部に略円柱形状のバイアホール
が形成され、該導体２７が該バイアホールの内周面に形
成されたバイアホール導体２８を介して接地導体３に接
続されて接地される。

さらに、２個のドレイン電極２５ａ及び２５ｂが、ソー
ス電極２６が形成された側の反対側である上記両ゲート
７１極２４ａ、２４ｂの外側に、それぞれ上記ゲート電
１２４ａ、２４ｂと所定間隔離れて上記動作層２９上に
、それぞれ導体２１．２２と一体的に形成される。該ド
レイン電極２５ａ、２５ｂの平面形状は長方形状であっ
て、該ドレイン電極２５ａ、２５ｂの長手方向の辺が上
記ゲート電極２４ａ、２４ｂの長手のゲート幅豐方向の
辺と平行している。

以上説明したように、半導体基板ｌ上に、ソース電極２
６とゲート電極２４ａ、２４ｂ間に所定の入力インピー
ダンスを有するとと乙に、ドレイン電極２５ａ、２５ｂ
とゲート電極２４ａ、２４ｂ間に所定の出力インピーダ
ンスを有するソース接地のデュアルゲート型ＭＥＳＦＥ
Ｔ２３が形成される。

上記ＭＥＳＦＥＴ２３の形成位置の図上左側の半導体基
板！上に、入ツノマイクロストリップ線路のストリップ
導体２０かゲート電極２４ａ、２４ｂと一体的に形成さ
れる。該スｊ・リップ導体２０の平面形状はＭＥＳＦＥ
Ｔ２３のゲート長ｇ方向の幅と長手の辺を有する長方形
状であって、該ストリップ導体２０のＭＥＳＦＥ’ｒ２
３側の幅方向の一辺がＭＥＳＦＥＴ２３のゲート電極２
４ａ、２４ｂのゲート長ｇ方向の各−辺と接続される。

さらに、上記ＭＥＳＦＥＴ２３の形成位置の図上上側及
び下側の半導体基板！上にそれぞれ、第１の出力マイク
ロストリップ線路のストリップ導体２１及び第２の出力
マイクロストリップ線路のストリップ導体２２がそれぞ
れＭＥＳＦＥＴ２３のドレイン電極２５ａ、２５ｂと一
体的に形成される。該導体２１．２２の平面形状はＭＥ
ＳＦＥＴ２３のゲート幅宥方向の幅と長手の辺を有する
略長方形状であって、導体２１．２２のＭＥＳＦＥＴ２
３側の幅方向の各−辺がドレイン？ＪＥｉ２５ａ。

２５ｂのゲート長ｇ方向の各−辺と接続される。なお、
ストリップ導体２０ないし２２のＭＥＳＦＥＴ２３の形
成位置と反対側の端部５ないし７はそれぞれ信号端子で
ある。

以上のように構成することにより、入力マイクロストリ
ップ線路のストリップ導体２０がＭＥＳＦ’ＥＴ　２３
のゲート電極２４ａ、２４ｂに接続され、また、ＭＥＳ
ｒ”ＥＴ２３のドレイン電極２５ａ、２５ｂがそれぞれ
出力マイクロストリップ線路のストリップ導体２１．２
２に接続され、さらに、ＭＥＳＦＥＴ２３のソース電極
２６が導体２７に接続されるとともに、バイアホール導
体２８を介して接地導体３に接続されて接地される。

以上のように構成された分岐回路において、例えば信号
が入力マイクロストリップ線路の信号端子５に入力され
たとき、該信号はソース接地のＭＥ　Ｓ　Ｆ　Ｅ　’Ｉ
’　２３に入力され、増幅及びインピーダンス変換等の
処理がなされ電力分割された後、分割された各信号が第
１と第２の出力マイクロストリップ線路の信号端子６及
び７に出力される。ここで、ＭＥＳＦＥＴ２３のゲート
電極２４ａ、２４ｂとドレイン電極２５ａ、２５ｂとの
間には公知の通り電気的分離作用があるので、入出力線
路間が電気的に分離され、信号端子６及び７に接続され
た回路から反射があっても、その反射波がそのまま信号
端子５へ現われることはない。また、ＭＥＳＦ　Ｅ　ｉ
’　２３のドレイン電極２５ａと２５ｂ間にら電気的分
離作用があるので、出力線路間同志ら電気的に分離され
、信号端子６あるいは７に接続された回路から反射があ
っても、その反射波がそのまま信号端子７あるいは６へ
現れることはない。従って、反射波に対するアイソレー
タ等の上述の対策が不要になる。

さらに、上記のように構成されたソース接地ＦＥＴ回路
は、入力信号の増幅度が大きく、入出力信号の分岐機能
、入出力のアイソレーション機能以外に大きな増幅度の
増幅機能を有するマイクロ波集積回路を提供できる。

またさらに、上記分岐回路において、人出力マイクロス
トリップ線路の導体２０ないし２２とＭＥＳＦＥＴ２３
が一体化されて構成されているので、該回路を小型に形
成でき、従って、該分岐回路をマイクロ波集積回路に容
易に適用することができるという利点がある。

以上の第１の実施例において、２６をソース電極とし、
２５ａ及び２５ｂをそれぞれドレイン電極として形成し
たが、これに限らず、２６をドレイン電極とし、２５ａ
及び２５ｂをソース電極として形成してもよい。以下、
ドレイン電極２６とソース電極２５ａ、２５ｂを有する
ドレイン接地のＭＥＳＦＥＴ２３を用いたこの分岐回路
を第１の実施例の変形例という。

この分岐回路は、第２図の基本分岐回路に対応し、ソー
ス接地のＭＥＳＦＥＴ２３を用いた分岐回路のように大
きな増幅度の増幅機能は得られないが、このことを除い
て第１の実施例と同様の効果を有する。また、この分岐
回路は、ＭＥＳＦＥＴ２３のゲート電極２４ａ、２４ｂ
のゲート幅Ｗをそれぞれ調整することによって、ソース
電極２５ａ。

２５ｂ側から見た出力インピーダンスを各出力マイクロ
ストリップ線路のインピーダンスに整合させることがで
きるという特有の効果を有する。

第２の実施例 第８図はゲート接地のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを用いた
マイクロストリップ線路間の分岐回路のマイクロ集積回
路（以下、第２の実施例という。）の平面図であり、第
８図において上述の図面と同一のものについては同一の
符号を付している。

この第２の実施例の分岐回路の構成が第１の実施例と異
なるのは、 （１）ＭＥＳＦＥＴ２３のゲート電極２４ａが導体２７
及びバイアホール導体２８を介して接地導体３に接続さ
れて接地されること、並びに（２）マイクロストリップ
線路のストリップ導体２０か上記ゲート接地のＭＥＳＦ
ＥＴ２３のソース電極２６に接続されることである。以
下、上記相違点について詳細に説明する。

ＭＥＳＦ’ＥＴ２３が第１の実施例と同様に半導体基板
１の略中央位置に形成され、入出力マイクロストリップ
線路のストリップ導体５ないし７及び導体２７、バイア
ポール導体２８が同様に半導体基板ｌ上に形成される。

ＭＥＳＦＥＴ２３のゲート電極２４ａ、２４ｂのゲート
長ｇ方向の図」１右側の各−辺か導体２７の頂点部と接
続され、ストリップ導体２０のＭＥＳＦＥＴ２３側の幅
方向の端部がソース電極２６のゲート長ｇ方向の幅の一
辺と接続されて、ゲート電極２６と一体的に形成される
。

従って、以上のように構成された分岐回路においては、
マイクロストリップ線路のストリップ導体２０ないし２
２がそれぞれゲート接地のＭＥＳＦＥＴ２３のソース電
極２６、ドレイン電極２５ａ、２５ｂに接続される。

この分岐回路において、例えば信号入力端子５に入力さ
れた信号は、ゲート接地のＭＥＳＦＥＴ２３に入力され
、増幅及びインピーダンス変換の処理がなされて電力分
割された後、分割された各信号が信号入力端子６及び７
に出力される。この分岐回路は第３図の分岐回路に対応
し、第７図の第１の実施例の変形例と同様の効果を有す
るとともに、ゲート接地のＭＥＳＦＥ’ｌ”回路はＭＥ
ＳＦＥ　’Ｉ’　２３のゲート電極２４ａ、２４ｂのゲ
ート幅Ｗをそれぞれ調整することにより、ソース電極２
６から見た入力インピーダンスを入力マイクロストリッ
プ線路の特性インピーダンスに整合させろことができる
という特有の効果を有する。

以上の第２の実施例において、２６をソース電極とし、
２５ａ、２５ｂをドレイン電極として形成したが、これ
に限らず、２６をドレイン電極とし、２５ａ、２５ｂを
ソース電極として形成してもよい。

このように構成された回路は第６図のゲート接地のＦ　
Ｅ　Ｔを用いた合成回路に対応し、信号入力端子６及び
７並びに信号出力端子５を有する合成回路（以下、第２
の実施例の変形例という。）として動作する。従って、
例えば信号入力端子６及び７に入力された２個の信号が
ゲート接地のＭＥＳＦ’Ｅ　Ｔ　２３に入力され、増幅
及びインピーダンス変換の処理がなされ電力合成された
後、該合成された信号が信号出力端子５に出力される。

ＭＥＳＦＥＴ２３のソース？［極２５ａ、２５ｂとドレ
イン電極２６間には電気的分離作ｆＴ］があるので、入
出力マイクロストリップ線路間が電気的に分離され、信
号端子５に接続された回路から反射があっても、その反
射波がそのまま信号端子６および７へ現れることはない
。また、ＭＥＳＦＥＴ２３のソース電極２５ａとソース
電極２５ｂ間にし電気的分離作用があるので、入力マイ
クロス）・リップ線路間同志も電気的に分離されている
。したがって、反射波に対するアイソレータ等の対策が
不要になる。

また、上記のように構成されたゲート接地１”Ｅ′Ｆ回
路は、Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　２３のグー１−フ１Ｘ
極２４ａおよび２４ｂのゲート幅冑をそれぞれ調整する
ことによって、ソース電極２５ａおよび２５ｂ側から見
た人ノｊインピーダンスを入力端線路である各マイクロ
ストリップ線路の特性インピーダンスに整合させること
ができる。さらに、上記Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ回路に
おいて、入出力線路とＭ　Ｅ　Ｓ　Ｆ　Ｅ　’Ｉ’　２
３か一体化されているので、回路を小型に形成できると
いう利点がある。

匿Ａすｂ焦−鮒 第９図は、ソース接地のＭＥＳＦＥＴ２３を用いた入出
力マイクロストリップ線路間の合成回路のマイクロ波集
積回路（以下、第３の実施例という。）の平面図であり
、第９図において−Ｌ述の図面と同一のものについては
同一の符号を（ζｊしている。

この第３の実施例の合成回路の構成が第２の実施例と異
なるのは、 （１）　　Ｍ　Ｅ　Ｓ　Ｔ”　ＥＴ　２３のソース電極
２５ａ、２５ｂがそれぞれ、導体２７ａ及びバイアポー
ル導体２８ａを介して、・里びに導体２７１）及びバイ
アポール導体２８ｂを介して接地導体３に接続されて接
地されること、並びに （２）マイクロストリップ線路のストリップ導体６及び
７がそれぞれ、ＭＥＳＦＥＴ２３のゲート電極２４ａ、
２４ｂに接続されることである。以下、上記相違点につ
いて詳細に説明する。

ＭＥＳＦＥＴ２３が第１の実施例と同様に半導体基板ｌ
の略中央位置に形成され、ストリップ導体２０が第８図
の第２の実施例と同様にＭＥＳＦＥＴ２３のドレイン電
極２６と一体的に形成される。

ＭＥＳＦＥＴ２３の形成位置の図上上側及び下側の半導
体基板ｌ上にそれぞれ、長方形状の導体２７ａ、２７ｂ
がＭＥＳＦＥＴ２３のソース電極２５ａ、２５ｂと一体
的に形成され、該導体２７ａ及び２７ｂの中央部にそれ
ぞれ上述と同様に略円往形状のバイアホールが形成され
、該導体２７ａ、２７ｂがそれぞれ該バイアホールの内
周面に形成されたバイアホール導体２８ａ、２８ｂを介
して接地導体３に接続されて接地される。さらに、マイ
クロストリップ線路のストリップ導体２１及び２２がそ
れぞれ導体２７ａの図上右側及び右上側、並びに導体２
７ｂの図上右側及び右下側の各半導体基板ｌ上に形成さ
れる。ストリップ導体２１．２２の平面形状はＭＥＳＦ
ＥＴ２３のゲート幅豐方向の幅と長手の辺を有する略長
方形状であって、導体２１．２２のＭＥＳＦＥＴ２３側
の長手の各辺の一部がゲート電極２４ａ、２４ｂのゲー
ト長ｇ方向の各−辺と接続される。

以上のように構成された合成回路においては、マイクロ
ストリップ線路のストリップ導体２０ないし２２がそれ
ぞれソース接地のＭＥＳＦＥＴ２３のドレイン電極２６
、ゲート電極２４ａ、２４ｂに接続される。この合成回
路において、例えば信号入力端子６及び７に入力された
２個の信号はソース接地のＭＥＳＰＥＴ２３に入力され
、増幅及びインピーダンス変換等の処理がなされて電力
合成された後、該合成された信号が信号出力端子５に出
力される。この合成回路は第４図の合成回路に対応し、
第２の実施例の変形例と同様の効果を有するとともに、
第１の実施例と同様に大きい増幅度の増幅機能を有する
。

以上の第３の実施例において、２６をドレイン電極とし
、２５ａ、２５ｂをソース電極として形成したが、これ
に限らず、２６をソース電極として、２５ａ、２５ｂを
ドレイン電極として形成してもよい。以下、ソース電極
２６とドレイン電極２５ａ。

２５ｂを有するドレイン接地のＭＥＳＦＥＴ２３を用い
た合成回路を第３の実施例の変形例という。

この合成回路は第５図の合成回路に対応し、ソース接地
のＭＥＳＦＥＴ２３を用いた合成回路のように大きな増
幅度の増幅機能は得られないが、このことを除いて第３
の実施例の効果と同様の効果を有する。また、この合成
回路はＭＥＳＦＥＴ２３のゲート電極２４ａ、２４ｂの
ゲート幅Ｗをそれぞれ調整することによって、ソース電
極２６側から見た出力インピーダンスを出力マイクロス
トリップ線路のインピーダンスに整合させることができ
るという特有の効果を有する。

第４の実施例 第１０図はソース接地のＭＥＳＦＥＴ２３を用いた入力
コプレナ線路３２と出力スロット線路３４．３５間の分
岐回路のマイクロ波集積回路（以下、第４の実施例とい
う。）の平面図である。第１０図において、上述の図面
と同一のものについては同一の符号を付している。

第１０図において、ＭＥＳＦＥＴ２３が第７図（Ａ）の
第１の実施例と同様に半導体基板ｌの略中央位置に形成
される。

上記ＭＥＳＦＥＴ２３の図上左側の半導体基板ｌ上に、
入力コプレナ線路３２の中心導体３０がゲート電極２４
ａ、２４ｂと一体的に形成される。

該中心導体３０の平面形状はＭＥＳＦＥＴ２３のゲート
長ｇ方向の幅と長手の辺を有する長方形状であって、該
中心導体３０のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　２３　（１１
１１の幅の一辺がＭＥＳＦＥＴ２３のゲート電極２４ａ
、２４ｂのゲート長ｇ方向の各−辺と接続される。

中心導体３０の図上上側及び下側の半導体基板１上に該
中心導体３０と所定間隔離れて接地導体３Ｉａ及び３１
ｂがそれぞれＭＥＳＦＥＴ２３のソース電極２５ａ、２
５ｂと一体的に形成される。この接地導体３１ａ、３１
ｂの平面形状はゲート幅Ｗ方向の辺とゲート長ｇ方向の
辺を有する略長方形状であって、接地導体３１ａ、３１
ｂのゲート幅冑方向の各−辺の一部がそれぞれソース電
極２５ａ、２５ｂのゲート幅Ｗ方向の各−辺と接続され
る。ここで、上記中心導体３０及び接地導体３１ａ、３
１ｂによって入力コプレナ線路３２を構成している。

接地導体３１ａ及び３１ｂの図上右側の半導体基板１上
に、スロット線路３４及び３５の導体３３がそれぞれド
ルイン電極２６ａ、２６ｂと一体的にかつ接地導体３１
ａ、３１ｂと所定間隔離れて形成されろ。導体３３の平
面形状は略長方形状であって、導体３３のＭＥＳＰＥ’
ｌ”２３側近傍端部分がそれぞれドレイン電極２６まで
延在してドレイン電極２６と接続される。ここで、上記
導体３３と接地導体３１ａ並びに導体３３と接地導体３
１ｂによってそれぞれ、スロット線路３４及び３５を構
成している。

以上のように構成することにより、入力コプレナ線路３
２の中心導体３０がソース接地のＭＥＳＦＥＴ２３のゲ
ート電極２４ａ、２４ｂに接続され、また、出力スロッ
ト線路３４．３５の導体３３がＭＥＳＦＥＴ２３のドレ
イン電極２６に接続される。このように構成された分岐
回路は第１図の分岐回路に対応し、入力コプレナ線路３
２の信号端子５に入力された信号かソース接地のＭＥＳ
ＰＥＴ２３において増幅及びインピーダンス変換等の処
理がなされ電力分割された後、該分割された各信号が２
個のスロット線路３４及び３５の信号端子６及び７に出
力される。なお、この分岐回路は第１の実施例と同様の
効果を有ずろ。

以上の第４の実施例において、２５ａ、２５ｂをソース
電極とし、２６をドルイン電極Ｘ極として形成したか、
これに限らず、２６をソース電極とし、２５ａ、２５ｂ
をドレイン電極として形成してもよい。以下、ソース電
極２６とドレイン電極２５ａ。

２５ｂを有するドレイン接地のＭＥＳＦ’ＥＴ２３を用
いたこの分岐回路を第４の実施例の変形例という。この
分岐回路は第２図の分岐回路に対応し、第１の実施例の
変形例と同様の効果を有する。

第５の実施例 第１１図（Ａ）は第４の実施例の他の第１の変形例の分
岐回路のマイクロ波集積回路（以下、第５の実施例とい
う。）の平面図であり、第１１図（Ｂ）は第１１図（Ａ
）のＤ−Ｄ′線についての縦断面図、第１１図（Ｃ）は
第１１図（Ａ）のＥ−Ｅ’線についての縦断面図である
。第１１図（Ａ）ないしくＣ）において上述の図面と同
一のものについては同一の符号を付している。

第４の実施例のコプレナ線路５にお１するコプレナ伝送
モードを維持するために、ＭＥＳＦＥＴ２３の近傍で接
地導体３１ａ、３１ｂを同一電位にする必要があり、例
えば公知のブリッジ形状のリード線を用いてＭＥＳＦＥ
Ｔ２３側近傍位置で接地導体３１ａ、３１ｂを短絡させ
た場合、第１０図の第４の実施例の構成では出力側のス
ロット線路３４．３５の各信号出力端子６及び７間で電
気的分離が得られなくなる。

この第５の実施例の分岐回路はこの問題点を解決するた
めの回路であり、第４の実施例の２個のスロット線路３
４．３５の導体３３に連結するドレイン電極２６を２分
割し、２分割されたドレイン電極２６ａ、２６ｂにそれ
ぞれスロット線路３４゜３５の導体３３ａ、３３ｂを接
続ｑたことを特徴としている。

第１１図（Ａ）ないしくＣ）において、半絶縁性のＣａ
Ａｓ半導体基板１の略中央位置に、２側のゲート電極２
４ａ、２４ｂ、２個のソース電極２５ａ、２５ｂ、及び
２個のドレイン電！２６ａ、２６ｂを有するＭＥＳＦＥ
Ｔ２３ａが形成される。このＭＥＳＦＥ’ｌ”２３ａが
上述のＭＥＳＦ’ＥＴ２３と異なる点は、ゲート電極２
４ａ、２４ｂ間に互いに所定間隔だけ離れて上記ドレイ
ン電極２６と同一形状の２個のドレイン電極２６ａ、２
６ｂを設けたことである。

入力コプレナ線路３２の中心導体３０及び接地導体３１
ａ、３１ｂが第４の実施例と同様に形成され、また、Ｍ
ＥＳＦＥＴ２３ａの図上右側であって信号端子５との中
間位置の半導体基板１−ｈにおいて、接地導体３１ａ、
３１ｂを接続ずろための接続用ブリッジ導体３６が絶縁
層３７を介して導体３１ａ、３１ｂ及び半導体基板ｌ上
に形成される。

さらに、接地導体３１ａ、３１ｂの図上右側の半導体基
板ｌ上にそれぞれ２個のスロット線路３４及び３５の各
導体３３ａ、３３ｂがドレイン電極２６ａ。

２６ｂと一体的にかつ接地導体３１ａ、３１ｂと所定間
隔離れて形成される。導体３３ａ、３３ｂの平面形状は
略長方形状であって、導体３３ａ、３３ｂのＭＥＳＦＥ
Ｔ２３ａ側近傍端部分がドレイン電極２６ａ、２６ｂま
で延在してドレイン電極２６ａ、２６１）と接続される
。なお、導体３３ａ、３３ｂの互いに隣接する部分は、
電気的分離を良好に行うために、Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　
Ｔ　２３　ａから離れるにつれて導体３３ａ、３３ｂ間
の間隔が広くされている。

以上のように構成された分岐回路は第４の実施例と比較
して出力側のスロット線路３４．３５の各信号出力端子
６及び７間で良好な電気的分離を得ることができるとと
もに、第４の実施例と同様の作用及び効果を有する。

また、第４の実施例の変形例と同様に、第１１図（Ａ）
ないしくＣ）のドレイン接地のＭＥＳＦＥＴ２３ａを用
いた分岐回路（以下、第５の実施例の変形例という。）
を容易に構成することができる。

第６の実施例 第１２図（Ａ）は第４の実施例の他の第２の変形例の分
岐回路のマイクロ波集積回路（以下、第６の実施例とい
う。）の平面図であり、第１２図（Ｂ）は第１２図（Ａ
）のＦ＋ＦＩ’線についての縦断面図、第１２図（Ｃ）
は第１２図（Ａ）のＦｔ　　Ｆｚ’線についての縦断面
図である。第１２図（Ａ）ないしくＣ）において、上述
の図面と同一のものについては同一の符号を付している
。

この第６の実施例の分岐回路もまた、−上述の第４の実
施例の分岐回路の問題点を解決するために発明されたも
のである。この第６の実施例の分岐回路が第５の実施例
の分岐回路と異なるのは、ＭＥＳＦＥＴの構成が異なる
ことであり、２個のソース電極２５ａ、２５ｂと２個の
ドレイン電極２６ａ。

２６ｂの長手方向の各辺が同一延長線上にあるように形
成され、２個のゲート電極を連結して１個のゲート電極
２４として形成される。

第１２図（Ａ）ないしくＣ）において、入力コプレナ線
路３２の中心導体３０、接地導体３１ａ、３１ｂ及び接
地導体３１ａ、３Ｉｂ間の接続用ブリッジ導体３６、並
びに出力スロット線路３４．３５の各導体３３ａ、３３
ｂか、第１．１図（Ａ）の第５の実施例と同様に半導体
基板ｌ上に形成される。

また、上述の実施例と同様に略中央位置の半導体基板１
内に動作層２９を形成した後、該動作層２９の略中央位
置にゲート電極２４が中心導体３０と一体的に形成され
る。ここで、ゲー）・電極２４の平面形状は長手のゲー
ト幅Ｗの辺とゲート長ｇの辺を有する長方形状であって
、該ゲート電極２４のゲート幅Ｗの辺が入力コプレナ線
路３２の中心導体３０の幅方向の辺と平行しており、ゲ
ート電極２４のゲート幅Ｗ方向の一辺の中央部が中心導
体３０と接続される。

さらに、ソース電極２５ａ、２５ｂがそれぞれゲート電
極２４の図上左側の動作層２つ上に互いに所定間隔離れ
てかつゲート電極２４と所定間隔離れて導体３１ａ、３
１ｂと一体的に形成される。該ソース電極２５ａ、２５
ｂの平面形状は長方形状であって、該ソース電極２５ａ
、２５ｂの長手方向の辺が上記ゲート電極２４のゲート
幅Ｗ方向の辺と平行し、かつ該ソース電極２５ａ、２５
ｂの長手方向の各辺が同一延長線上にあるように、該ソ
ース電極２５ａ及び２５ｂが形成される。またさらに、
２個のドレイン電極２６ａ、２６ｂがそれぞれ、ゲート
電極２４の図上右側の動作層２９上に互いに所定間隔離
れてかつゲート電極２４と所定間隔離れて導体３３ａ、
３３ｂと一体的に形成される。該ドルイン電極２６ａ、
２６ｂの平面形状は長方形状であって、該ドレイン電極
２６ａ、２６ｂの長手方向の辺が上記ゲート電極２４の
ゲート幅冑方向の辺と平行し、かつ該ドレイン電極２６
ａ、２６ｂの長手方向の各辺が同一延長線上にあるよう
に、該（・レイン電極２６ａ、２６ｂが形成される。

以」二のように形成することにより、ゲート電極２４と
ソース電極２５ａ、２５ｂ間に所定の入力インピーダン
スを有するとともに、ドレイン電極２６ａ、２６ｂとソ
ース電極２５ａ、２５ｂ間に所定の出力インピーダンス
を有するソース接地のＭＥＳＦＥＴ２３ｂが半導体基板
１上に形成される。

該ＭＥＳＦＥＴ２３ｂを用いて分岐回路を構成すること
により、信号出力端子６．７間の電気的分離度を第４の
実施例に比較して改善することができるとともに、第４
及び第５の実施例に比較してＭＥＳＰＥＴ２３ｂを含む
分岐回路を小型化することができる。また、この第６の
実施例の分岐回路は第４及び第５の実施例の分岐回路の
効果を有するとともに、第４の実施例の変形例と同様に
ドレイン接地のＭＥＳＦＥＴ２３ｂを用いた分岐回路（
以下、第６の実施例の変形例という。）を容易に構成す
ることができる。

第７の実施例 第１３図はゲート接地のＭＥＳＦＥＴ２３を用いた入力
コプレナ線路３２と出力スロット線路３４．３５間の分
岐回路のマイクロ波集積回路（以下、第７の実施例とい
う。）の平面図であり、第１３図において上述の図面と
同一のものについては同一の符号を付している。

この第７の実施例の分岐回路の構成が第１０図の第４の
実施例と異なるのは、 （１）出力スロット線路３４及び３５の導体３３が第１
１図（Ａ）の第５の実施例と同様に２分割されて導体３
３ａ及び３３ｂとして用いられ、該導体３３ａ、３３ｂ
がそれぞれＭＥＳＰＥＴ２３のドレイン電極２５ａ、２
５ｂに接続されること、並びに（２）入力コプレナ線路
３２の中心導体３０がＭＥ　Ｓ　Ｐ　Ｅ　’Ｉ”　２３
のソース電極２６に接続され、該接地導体３１ａ、３１
ｂがそれぞれゲート電極２４ａ。

２４ｂに接続されるとともに、第１１図（Ａ）の第５の
実施例と同様に、接続用ブリッジ導体３６によって接地
導体３１ａ、３１ｂが接続されることである。

以下、上記相違点について詳細に説明する。

ＭＥＳＦＥＴ２３、並びに入力コプレナ線路３２の中心
導体３０及び接地導体３１ａ、３１ｂか第１０図の第４
の実施例と同様に形成され、接続用ブリッジ導体３６が
第１１図（Ａ）の第５の実施例と同様に接地導体３１ａ
及び３１ｂを接続するように形成される。

さらに、出ツノスロット線路３４．３５の導体３３ａ、
３３ｂかそれぞれ、ＭＥＳＦ’ＥＴ２３の図上上側及び
右上側、及び図上下側及び右下側の半導体基板１上にド
レイン電極２５ａ、２５ｂと一体的に形成される。該導
体３３ａ、３３ｂの各平面形状は互いに平行する２辺を
有する略台形形状であって、該互いに平行する各２辺が
ＭＥＳＦＥＴ２３のゲート幅冑方向と平行するとともに
ドレイン電極２５ａ、２５ｂのゲート幅Ｗ方向の各−辺
と接続される。なお、導体３３ａ、３３ｂの図上右側の
各斜辺は、出力スロット線路３４．３５間で良好な電気
的分離度を得るために、ＭＥＳＦＥＴ２３から離れるに
つれて互いの距離か長くなるように配置されている。

従って、以上のように構成された分岐回路においては、
入力コプレナ線路３２の中心導体３０がゲート接地のＭ
ＥＳＦＥＴ２３のソース電極２６に接続され、出力スロ
ット線路３４．３５の各導体３３ａ、３３ｂがドレイン
電極２５ａ、２５ｂに接続される。この分岐回路は、第
３図の分岐回路に対応し、第２の実施例と同様の作用及
び効果を有する。

以上の第７の実施例において、２６をソース電極とし、
２５ａ、２５ｂをドレイン電極として形成しｆコが、こ
れに限らず、２６をドレイン電極とし、２５ａ、２５ｂ
をソース電極として形成してもよい。

このように構成された回路は、第６図のゲート接地のＩ
”　Ｅ　Ｔを用いた合成回路に対応し、信号入力端ｒ−
６、７及び信号出力端子５を有する合成回路（以下、第
７の実施例の変形例という。）として動作し、第２の実
施例の変形例と同様の作用及び効果を１７する。

第８の実施例 第１４図（Ａ）は第７の実施例の他の変形例の分岐回路
のマイクロ波集積回路（以下、第８の実施例という。）
の弔面図であり、第１４図（Ｂ）は第１４図（Ａ）のＧ
　、−Ｇ　、’　線についての縦断面図、第１４図（Ｃ
）は第１・１図（Ａ）のＧ、−Ｇｙ′腺についての縦断
面図である。第１４図（Ａ）ないしくＣ）において上述
の図面と同一のものについては同一の符号を付している
。

第８の実施例の分岐回路は、第１３図の第７の実施例に
おける接続用ブリッジ導体３６をなくし、該回路を第７
の実施例に比較して小型化するために発明されたもので
ある。この第８の実施例の分岐回路が第７の実施例の分
岐回路と異なるのは、ＭＥＳＦＥＴの構成が異なること
であり、２個のドレイン電極２５ａ、２５ｂの長平方向
の各辺が、同一延長線上にあるように形成され、２個の
ゲート電極を連結して１個のゲート電極２４が形成され
る。以下、上記相異点について、詳細に説明する。

第１４図（Ａ）ないしくＣ）において、第８の実施例と
同様に、入力コプレナ線路３２の中心導体３０及び接地
導体３１ａ、３１ｂが半導体基板１上に形成される。

また、上述の実施例と同様に、略中央位置の半導体基板
ｌ内に動作層２９を形成した後、該動作層２９の略中央
位置にゲート電極２４が接地導体３１ａ、３１ｂと一体
的に形成される。ここで、ゲート電極２４の平面形状は
長手のゲート幅Ｗの辺とゲート長ｇの辺を有する長方形
状であって、該ゲート電極２４のゲート幅Ｗの辺が入力
コプレナ線路３２の中心導体３０の幅方向の辺と平行し
ており、ゲート電ＷＡ２４のゲート長ｇ方向の二辺がそ
れぞれ接地導体３１ａ、３１ｂのゲート長ｇ方向の各辺
と接続される。

さらに、ソース電極２６が、ゲート電極２４の図上左側
の動作層２９上にゲート電極２４と所定間隔離れて導体
３０と一体的に形成される。該ソース電極２６の平面形
状は長方形状であって、該ソース電極２６の長手方向の
辺が上記ゲート電極２４のゲート幅Ｗ方向の辺と平行す
るようにソース電極２６が形成される。またさらに、２
個のドレイン電極２５ａ、２５ｂがそれぞれ、ゲート電
極２４の図上右側の動作層２９上に互いにかつデー１−
フＩｉ極２４と所定間隔離れて導体３３ａ、３３ｂと一
体的に形成される。該ドレイン電極２５ａ、２５ｂの平
面形状は長方形状であって、該ドレイン電極２５ａ、２
５ｂの長手方向の辺が上記ゲート電極２４のゲート幅Ｗ
方向の辺と平行し、かつ該ドレイン電［１２５ａ、２５
ｂの長手方向の各辺が同一延長線上にあるように、該ド
レイン電極２５ａ、２５ｂか形成される。

以上のように形成することにより、ソース電極２６とゲ
ート電極２４間に所定の入力インピーダンスを有すると
とらに、ドレイン電極２５ａ、２５ｂとゲート電極２４
間に所定の出力インピーダンスを有するゲート接地のＭ
ＥＳＦＥＴ２３ｃが、半導体基板ｌ上に形成される。

該ゲート接地のＭＥＳＦＥＴ２３ｃを用いて分岐回路を
構成することにより、接続用ブリッジ導体３６を除去す
ることができるとともに、第１３図の第７の実施例に比
較してＭＥＳＦＥＴ２３ｃを含む分岐回路を小型化する
ことができる。また、この第８の実施例の分岐回路は第
７の実施例の分岐回路の作用と効果を有するとともに、
第７の実施例の変形例と同様にゲート接地のＭＥＳＦＥ
Ｔ２３ｃを用いた合成回路（以下、第８の実施例の変形
例という。）を容易に構成することができる。

第９の実施例 第１５図（Ａ）はソース接地のＭＥＳＦＥＴ２３ｄを用
いた入力スロット線路３４．３５と出力コプレナ線路３
２間の合成回路のマイクロ波集積回路（以下、第９の実
施例という。）の平面図であり、第１５図（Ｂ）はＨ−
Ｈ’線についての縦断面図である。第１５図（Ａ）及び
（Ｂ）において、上述の図面と同一のものについては同
一の符号を付している。

この第９の実施例の合成回路の構成が第１３図の第７の
実施例と異なるのは、 （１）ＭＥＳＦＥＴ２３上に絶縁層３７を介してソース
電極２５ａ、２５ｂ間の接続用導体３８が形成されたＭ
ＥＳＦＥＴ２３ｄが用いられること、並びに、 （２）　　ＭＥＳＦＥＴ２３ｄのゲート電極２４ａ、２
４ｂがそれぞれ入力スロット線路３４．３５の各導体３
３ａ、３３ｂに接続され、また、該ソース電極２５ａ、
２５ｂがそれぞれ接地導体３１ａ、３１ｂに接続され、
さらに、ドレイン電極２６が、出力コプレナ線路３２の
中心導体３０に接続されることである。以下、上記相違
点について、詳細に説明する。

第１５図（Ａ）及び（Ｂ）において、半導体基板ｌの略
中央位置に形成されたＭＥＳＦＥＴ２３ｄ上に、絶縁層
３７を介して接続用導体３８が形成される。該導体３８
の平面形状は長方形状であって、該導体３８の中央部は
絶縁層３７によってゲート電極２４ａ、２４ｂ及びドレ
イン電極２６と絶縁され、一方、該導体３８の図上上側
及び下側の両端部はそれぞれ接地導体３１ａ、３１ｂと
接続されて形成される。

出力コプレナ線路の中心導体３０及び接地導体３１ａ、
３１ｂが第１３図の第７の実施例と同様に形成される。

ここで、該中心導体３０のＭＥＳＦＥＴ２３ｄ側近傍端
部分がドレイン電極２６のゲ−１−長ｇ方向の幅の一辺
に接続され、該接地導体３１ａ、３１ｂのゲート幅Ｗ方
向の各−辺がソース電極２５ａ、２５ｂのゲート幅Ｗ方
向の各−辺と接続される。

また、入力スロット線路３４．３５の各導体３３ａ、３
３ｂが第１１図（Ａ）の第５の実施例と同様に形成され
て、各導体３３ａ、３３ｂのＭＥＳＦＥＴ　２３　ｆＩ
側側近近傍端部分ゲート電極２４ａ、２４ｂまで延在し
てゲート７１１極２４ａ、２４ｂと接続される。

従って、以上のように構成された合成回路においては、
大カスロツＩ・線路３４．３５の各導体３３ａ、３３ｂ
がソース接地のＭＥＳＦＥＴ２３ｄのゲート電極２４ａ
、２４ｂに接続され、出力コプレナ線路３２の中心導体
３０がドレイン電極２６に接続される。この合成回路は
第４図の合成回路に対応し、第３の実施例と同様の作用
と効果を有するとともに、第３の実施例の変形例と同様
にドレイン接地のＭ　Ｅ　Ｓ　Ｆ　Ｅ　’Ｉ’　２３　
ｄを用いた合成回路（以下、第９の実施例の変形例とい
う。）を容易に構成することができる。

第１０の実施例 第１６図はソース接地のＭＥＳＦＥＴ２３を用いた入力
コプレナ線路３２と出力コプレナ線路４１．４３間の分
岐回路のマイクロ波集積回路（以下、第１０の実施例と
いう。）の平面図である。第１６図において上述の図面
と同一のものについては同一の符号を付している。

第１６図において、ＭＥＳＦＥＴ２３が第７図（Ａ、）
の第１の実施例と同様に半導体基板ｌの略中央位置に形
成される。上記半導体基板ｌの図上右側に入力コプレナ
線路３２の中心導体３０及び接地導体３１ａ、３１ｂが
、第１０図の第４の実施例と同様に形成される。

ここで、中心導体３０のＭＥＳＦＥＴ２３側の端部がゲ
ート電極２４ａ、２４ｂのゲート長ｇ方向の各−辺と接
続され、接地導体３１ａ、３Ｉｂ間の接続用ブリッジ導
体３６ａが第１１図（Ａ）の第５の実施例の導体３６と
同様に形成される。なお、各接地導体３１ａ、３１ｂは
ＭＥＳＦＥＴ２３の各電極とは接続されない。

上記ＭＥＳＦＥＴ２３の図上上側及び下側の半導体基板
Ｉ上にそれぞれ、出力コプレナ線路４１゜４３の各中心
導体３９．４２が形成される。該中心導体３９．４２の
各平面形状はゲート幅ω方向の幅とゲーＩ・長ｇ方向の
長手の辺を有する略長方形状であって、中心導体３９．
４２のＭＥＳＦＥ１゛２３側のゲート幅豐方向の各−辺
がドレイン電極２５ａ、２５ｂに接続される。また、半
導体基板１の右上表面上に、出力コプレナ線路４１．４
３の接地導体４０か中心導体３９．４２と所定間隔離れ
てかつソース電極２６と一体的に形成される。

該接地導体４０の平面形状はゲート幅宥方向の辺とゲー
ト長ｇ方向の辺を何する略長方形状であって、接地導体
４０のＭＥＳＦＥＴ２３側のゲート長ｇ方向の一辺の中
央部がソース電極２６のゲート長ｇ方向の辺と接続され
る。なお、接地導体３Ｉａ、４０間の接続用ブリニ・ジ
導体３６ｂ及び接地導体３１ｂ、４０間の接続用ブリッ
ジ導体３６ｃが、ブリッジ導体３６ａと同様に形成され
る。

以上のように構成された分岐回路においては、入力スロ
ット線路３２の中心導体３０がソース接地のＭＥＳＦＥ
Ｔ２３のゲート電極２４ａ、２４ｂに接続され、該ドレ
イン？Ｔｉ［１ｉ２５ａ、２５ｂがそれぞれ出力スロッ
ト線路４１．４３の各中心導体３９．４２に接続される
。この分岐回路は第１図の分岐回路に対応し、第１の実
施例と同様の作用と効果を有するとともに、第１の実施
例の変形例と同様にドレイン接地のＭＥＳＦＥＴ２３を
用いた分岐回路（以下、第１０の実施例の変形例という
。

）を構成することができる。

第１１の実り４舛 第１７図はゲート接地のＭＥＳＦＥＴ２３を用いた人出
力コプレナ線路３２．４１．４３間の分岐回路のマイク
ロ波集積回路（以下、第１１の実施例という。）の平面
図であり、第１７図において上述の図面と同一のらのに
ついては同一の符号を付している。

この第１１の実施例の分岐回路の構成か第１６図の第１
０の実施例と異なるのは、 （１）ＭＥＳＦＥＴ２３の各電極と入出力コプレナ線路
の各導体との接続が異なること、並びに、（２）入力コ
プレナ線路３２にのみ接続用ブリッジ導体３６が形成さ
れることである。以下、上記相違点について詳細に説明
する。

第１７図において、ＭＥＳＦＥＴ２３、入力コプレナ線
路３２及び出力コブレナ線路４１．４３が第１６図の第
１０の実施例と同様に形成され、接続用ブリッジ導体３
６が第１５図（Ａ）の第９の実施例の導体３６ａと同様
に形成される。ここで、入力コプレナ線路３２の中心導
体３０のＭＥＳＦＥＴ２３側の端部がソース電極２６の
ゲート長ｇ方向の一辺と接続され、接地導体３１ａ、３
１ｂのＭＥＳＦＥＴ２３側近傍端部分がそれぞれゲート
電極２４ａ、２４ｂのゲート長ｇ方向の各−辺と接続さ
れる。出力コブレナ線路４１．４３の各中心導体３９．
４２のＭＥＳＦＥＴ２３側の各端部がドレイン’ｌ１ｉ
２５ａ、２５ｂのゲート幅Ｗ方向の各−辺と接続され、
接地導体４０のゲート電極２４ａ。

２４１〕側近傍端部分がゲート電極２４ａ、２４ｂの各
他辺と接続される。

以上のように構成された分岐回路においては、入力コプ
レナ線路３２の中心導体３０がゲート接地のＭＥＳＦＥ
Ｔ２３のソース電極２６に接続され、出力コプレナ線路
４１．４３の各中心導体３つ、４２がドレイン電極２５
ａ、２５ｂに接続される。

この分岐回路は第３図の分岐回路に対応し、第２の実施
例と同様の作用及び効果を有するとと乙に、第２の実施
例の変形例と同様に、ゲート接地のＭＥＳＦＥＴ２３を
用いた合成回路（以下、第１１の実施例の変形例という
。）を構成することができる。

第１２の実施例 第１８図はソース接地のＭＥＳＦＥＴ２３ｄを用いた入
力コプレナ線路４１．４３と出力コプレナ線路３２間の
合成回路のマイクロ波集積回路（以下、第１２の実施例
という。）の平面図であり、第１８図において上述の図
面と同一のものについては同一の符号を付している。

第１８図において、半導体基板１上の略中央位置に、第
１５図（Ａ）の第９の実施例と同様にゲート電極２４ａ
、２４ｂ、ソース電極２５ａ、２５ｂ及びドレイン電極
２６を有するＭＥＳＦＥＴ２３ｄが形成される。入力コ
プレナ線路４１．４３の各中心導体３９．４２がＭＥＳ
ＦＥＴ２３ｄの図上右上側及び右下側の半導体基板ｌ上
にそれぞれゲート電極２４ａ、２４ｂと一体的に形成さ
れ、各中心導体３９．４２のＭＥＳＦＥＴ２３側近傍端
部分がゲート電極２４ａ、２４ｂのゲート長ｇ方向の各
−辺と接続される。入力コブレナ線路４１．４３の接地
導体４０が中心導体３９．４２の図上右側の半導体基板
Ｉ上に、中心導体３９．４２と所定間隔離れて形成され
る。出ツノコプレナ線路３２の中心導体３０がＭｌεＳ
Ｆ’ＥＴ２３ｄの左側の半導体基板！−にに形成され、
該中心導体３０のＭＥＳＦＥＴ２３ｄ側近傍端部分がド
レイン電極２６のゲート長ｇ方向の一辺と接続される。

人出ノＪコプレナ線路４１．３２の接地導体３１ａがＭ
ＥＳＦＥＴ２３ｄの上側及び左上側の半導体基板１」二
に中心導体３９．３０と所定間隔離れて形成され、入出
力コブレナ線路４３．３２の接地導体３１ｂｈ＜ＭＥＳ
ＦＥＴ２３ｄの下側及び左下側の半導体基板１上に、中
心導体４２．３０と所定間隔離れて形成される。

接地導体３１ａ、３１ｂのゲート幅冑方向の各−辺の一
部がソース？ｌＸ極２５ａ、２５ｂのゲート幅冑方向の
各−辺と接続される。さらに、接地導体３１ａ。

４０を接続するための接続用ブリッジ導体３６ｂと、接
地導体３１ｂ、４０を接続するための接続用ブリッジ導
体３６ｃが、第１６図の第１０の実施例の導体３６ｂ、
３６ｃと同様に形成される。

以上のように構成された合成回路においては、入力コブ
レナ線路４１．４３の各中心導体３９．４２がソース接
地のＭＥＳＦＥＴ２３ｄのゲート電極２４ａ、２４ｂに
接続され、出力コプレナ線路３２の中心導体３０がＭＥ
ＳＦＥＴ２３ｄのドレイン電極２６に接続される。この
合成回路は第４図の合成回路に対応し、第３の実施例と
同様の作用と効果を有するとともに、第３の実施例の変
形例と同様に、ドレイン接地のＭＥＳＦＥＴ２３ｄを用
いた合成回路（以下、第１２の実施例の変形例という。

）を容易に構成することができる。

第１３の実施例 第１９図はソース接地のＭ　Ｅ　Ｓ　ｒ；’　Ｅ　Ｔ　
２３　ａを用いた入カス〔ｌット線路４６と出力コプレ
ナ線路４１．４３間の分岐回路のマイクロ波集積回路（
以下、第１３の実施例という。）の平面図である。

第１９図において、上述の図面と同一のものについては
同一の符号を付している。

第１９図において、ＭＥＳＰＥ’ｌ”２３ａが第１１図
（Ａ）の第５の実施例と同様に半導体基板ｌ−トの略中
央位置に形成され、ゲートｒ１極接続用導体４７かＭＥ
ＳＦＥＴ’２３ａの図上左側の半導体基板ｌ」−に形成
され、該導体４７の平面形状はＭＥＳ　Ｆ　Ｅ　Ｔ　２
３　ａ側のゲート長ｇ方向の底辺と入力スロット線路４
６の導体４４．４５とそれぞれ対向する２個の斜辺を有
する二等辺三角形であって、該底辺がゲーｊ−電極２４
ａ、２４ｂのゲート長ｇ方向の各−辺と接続される。

また、半導体基板１の図上左側に、入力スロット線路４
６の導体４４．４５か互いに所定間隔離れてかつ中心導
体３９．４２及び導体４７と所定間隔離れて形成される
。なお、該導体４４．４５の各平面形状は長方形状であ
る。この導体４４゜４５によって入力スロット線路４６
を構成している。

上記ＭＥＳＦＥＴ２３ａの図上上側及び下側にそれぞれ
、出力コブレナ線路４１．４３の各中心導体３９．４２
が形成される。該中心導体３９．４２の各平面形状はゲ
ート幅賽方向の幅とゲート長ｇ方向の長手の辺を有する
略長方形状であって、中心導体３９．４２のＭＥＳＦＥ
Ｔ２３側のゲート幅冑方向の各−辺がドレイン電極２５
ａ、２５ｂに接続される。

また、中心導体３９．４２の図上右側に、出力コプレナ
線路４１．４３の各接地導体４０ａ、４０ｂが中心導体
３９．４２と所定間隔離れて形成される。該接地導体４
０ａ、４０ｂの平面形状はゲート幅宥方向の辺とゲート
長ｇ方向の辺を有する略長方形状であって、接地導体４
０ａ、４０ｂのＭＥＳＦＥＴ２３側近傍端部がそれぞれ
、ソース電極２６ａ、２６ｂのゲー！・長ｇ方向の各−
辺と接続される。ここで、出力コプレナ線路４１．４３
間で良好な電気的分離度を得るために、接地導体４０ａ
。

４０ｂの互いに隣接４゛る部分は、ＭＥＳＦＥＴ２３ａ
のドレイン電極２６ａ、２６ｂから離れるにつれて接地
導体４０ａ、４０ｂの間隔が広くされている。

なお、接地導体４４．４０ａ間の接続用ブリッジ導体３
６ｂ及び接地導体４５．４０ｂ間の接続用ブリッジ導体
３６ｃか、上述と同様に形成される。ここで、中心導体
３９及び接地導体４４．４０ａによって第１の出力コプ
レナ線路４１を構成し、中心導体４２及び接地導体４５
，４０ｂによって第２の出力コプレナ線路４３を構成し
ている。

以上のように構成された分岐回路において、例えば導体
４５よりも導体、１４により高い電位を有ずろ信号が入
力スロット線路４６に入力されたとき、第１９図に示す
ように導体４５から導体４４に利して電界７１が生じ、
導体４７の頂点４７ａにおいて該電界７１か導体４７か
ら導体４４に対する電界７２ａと導体４５から導体４７
に対する電界７２ｂに２分割される。この分割された２
っの電界７２ａ、７２ｂの信号がソース接地のＭＥＳ’
ＦＥＴ２３ａにおいて増幅及びインピーダンス変換等の
処理がなされた後、出力コプレナ線路４１゜４３に出力
される。出力コプレナ線路４１における信号は、中心導
体３９から接地導体４４，４０ａに対する電界７３を有
し、一方、出力コプレナ線路４３における信号は接地導
体４０ｂ、４５から中心導体４２に対する電界７４を存
する。従って、入力スロット線路４６に入力された信号
がソース接地のＭＥＳＦＥＴ２０ａを用いた分岐回路に
おいて分岐されて逆相で出力コブレナ線路４１，４３に
出力される。

この分岐回路は第１図の分岐回路に対応し、第１の実施
例と同様の効果を有するとともに、第１の実施例の変形
例と同様に、ドレイン接地のＭＥＳＰＥＴ２３ａを用い
た分岐回路（以下、第１３の実施例の変形例という。）
を構成することができる。

第１４の実施例 第２０図はゲート接地のＭＥＳＦＥＴ２３を用いた入力
スロット線路４６と出力コプレナ線路４１．４３間の分
岐回路のマイクロ波集積回路（以下、第１４の実施例と
いう。）の平面図であり、第２０図において、上述の図
面と同一のものについては同一の符号を付している。

この第１４の実施例の分岐回路の構成が第１９図の第１
３の実施例と異なるのは、 （１）ＭＥＳＦＥＴ２３ａの代わりにＭＥＳＦＥＴ２３
が用いられ、ＭＥＳＦＥＴ２３の各電極と入出力コプレ
ナ線路の各導体との接続が異なること、（２）ブリッジ
導体３６ｂ、３６ｃが形成されないこと、並びに、 （３）導体４７がソース電極２６に接続されることであ
る。以下、上記相違点について詳細に説明する。

第２０図において、ＭＥＳＦＥＴ２３が第７図（Ａ）の
第１の実施例と同様に形成され、入力スロット線路４６
及び出力コプレナ線路４１．４３が第１９図の第１３の
実施例と同様に形成される。ここで、入力スロット線路
４６の導体４４及び４５のＭＥＳＦＥＴ２３側近傍端部
分がゲート電極２４ａ、２４ｂのゲート長ｇ方向の各−
辺と接続される。出力コプレナ線路４１．４３の各中心
導体３９．４２のＭＥＳＦＥＴ２３側の各端部がドレイ
ン電極２５ａ、２５ｂのゲート幅冑方向の各−辺と接続
され、接地導体４０ａ、４０ｂのゲート電極２４ａ。

２４ｂ側近傍端部分がゲート電極２４ａ、２４ｂの各他
辺と接続される。

以上のように構成された分岐回路においては、上述の第
１３の実施例と同様に、例えば電界７１を有する信号が
入力スロット線路４６に入力されたとき、電界７１が導
体４７の頂点部４７ａで電界７２ａ、７２ｂに２分割さ
れ、ＭＥＳＦＥＴ２３において増幅及びインピーダンス
変換等の処理がなされた後、分割された各信号が逆相で
出力コプレナ線路４１及び４３に出力される。

この分岐回路は第３図の分岐回路に対応し、第２の実施
例と同様の効果を有するとともに、第２の実施例の変形
例と同様に、ゲート接地のＭＥＳＦ’ＥＴ２３を用いた
合成回路（以下、第１４の実施例の変形例という。）を
容易に構成することができる。

第１５の実施例 第２１図はソース接地のＭＥＳＦＥＴ２３を用いた入力
コプレナ線路４１．４３と出力スロット線路４６間の合
成回路のマイクロ波集積回路（以下、第１５の実施例と
いう。）の平面図であり、第２１図において上述の図面
と同一のものについては同一の符号を付している。

第２１図において、半導体基板ｌの略中央位置に、第２
０図の第１４の実施例と同様にゲート電極２４ａ、２４
ｂ、ソース電極２５ａ。２５１）及びドレイン電極２６
を有するＭＥＳＦＥＴ２３が形成されろ。人ツノコプレ
ナ線路４１．４３の各中心導体３９．４２がＭＥＳＦＥ
Ｔ２３の図上布」二側及び右下側の半導体基板１上にそ
れぞれゲート電極２４ａ、２４ｂと一体的に形成され、
各中心導体３９゜４２のＭＥＳＦＥＴ２３側近傍端部分
がゲート電極２＝１ａ、２４ｂのゲート長ｇ方向の各−
辺と接続される。入力コブレナ線路４１．４３の接地導
体４０ａ、４０ｂかそれぞれ、中心導体３９．４２の図
上右側の半導体基板ｌ上に、互いに所定間隔離れてかつ
中心導体３９．４２と所定間隔離れて形成される。出力
スロット線路４６の導体４４．４５が第１９図の第１３
の実施例と同様に形成され、導体４４．４５のゲート幅
實方向の各−辺の一部がそれぞれＭＥＳＦＥＴ２３のソ
ース電極２５ａ、２５ｂのゲート幅Ｗ方向の一辺と接続
される。また、導体４７が第２０図の第１４の実施例と
同様にソース電極２６と接続されて形成される。さらに
、接地導体４４．４０ａ間の接続用ブリッジ導体３６ｂ
と接地導体４５．４０ｂ間の接続用ブリッジ導体３６ｃ
が、第１９図の第１３の実施例と同様に形成される。

以上のように構成された合成回路においては、入力コブ
レナ線路４１．４３に入力された各信号が逆位相で合成
されて出力スロット線路４６に出力される。この合成回
路は第４図の合成回路に対応し、第３の実施例と同様の
作用と効果を有するとともに、第３の実施例の変形例と
同様に、ドレイン接地のＭＥＳＦＥＴ２３を用いた合成
回路（以下、第１５の実施例の変形例という。）を容易
に構成することができる。

第１６の実１ 第２２図はソース接地のＭＥＳＦＥＴ２３を用いた入力
スロット線路４６と出力スロット線路３４．３５間の分
岐回路のマイクロ波集積回路（以下、第１６の実施例と
いう。）の平面図であり、第２２図において、上述の図
面と同一のものについては同一の符号を付している。

第２２図におイテ、ＭＥＳＦＥｉ’２３が第７図（Δ）
の第１の実施例と同様に半導体基板１−にの略中央位置
に形成され、ゲート電極接続用導体４７が第１９図の第
１３の実施例と同様に形成される。

また、入力スロット線路４６の導体４４．４５が第１９
図の第１６の実施例と同様に形成される。

さらに、導体４４．４５及びＭＥＳＦＥＴ２３の各図上
右側の半導体基板ｉ上に、導体３３がドレイン電極２６
と一体的にかつ導体４４．４５と所定間隔離れて形成さ
れる。この導体３３の平面形状はゲート長ｇ方向の辺と
ゲート幅Ｗ方向の辺を有する長方形状であって、導体３
３のゲート長ｇ方向の中央部がドレイン電極２６のゲー
ト長ｇ方向の一辺と接続される。ここで、導体４４及び
３３によって第１の出力スロット線路３４を構成し、導
体４５及び３３によって第２の出力スロット線路３５を
構成している。

以上のように構成された分岐回路において、例えば導体
４５よりも導体４４により高い電位を有する信号が入力
スロット線路４６に入力されたとき、第１９図に示すよ
うに導体４５から導体４４に対して電界７１が生じ、導
体４７の頂点４７ａにおいて該電界７１が導体４７から
導体４４に対する電界７２ａと導体４５から導体４７に
対する電界７２ｂに２分割される。この分割された２つ
の電界７２ａ、７２ｂの各信号がソース接地のＭＥＳＦ
ＥＴ２３において増幅及びインピーダンス変換等の処理
がなされ後、互いに逆相で出ツノスロット線路３４．３
５に出力される。出力スロット線路３４における信号は
導体３３から導体４４に対する電界７５を有し、一方、
出力スロット線路３５における信号は導体４５から導体
３３に対する電界７４を有する。従って、入力スロット
線路４６に入力された信号がソース接地のＭＥＳＦＥＴ
２３を用いた分岐回路において電力分割されて出力スロ
ット線路３４．３５に出力される。この分岐回路は第１
図の分岐回路に対応し、第１の実施例と同様の効果を有
するとともに、第１の実施例の変形例と同様にドレイン
接地のＭＥＳＦＥＴ２３を用いた分岐回路（以下、第１
６の実施例の変形例という。）を構成することができる
。

剃七りへ寒喬鯉 第２３図はゲート接地のＭＥＳＦＥＴ２３を用いた入力
スロット線路４６と出力スロット線路３４．３５間の分
岐回路のマイクロ波集積回路（以下、第１７の実施例と
いう。）の平面図であり、第２３図において上述の図面
と同一のものについては同一の符号を付している。

この第１７の実施例の分岐回路の構成が、第２２図の第
１６の実施例と異なるのは、 （１）出力スロット線路３４．３５の導体３３か導体３
３ａ、３３ｂに２分割されたこと、（２）ＭＥＳＦＥＴ
２３の各電極と人出カスロット線路の各導体との接続が
異なること、並びに、（３）導体４７がソース電極２６
に接続されることである。以下、」１記相異点について
詳細に説明する。

第２３図において、ＭＥＳＦＥＴ２３が第２２図の第１
６の実施例と同様に形成され、入力スロット線路４６の
導体ｉ、４５がＭＥＳＦＥＴ２３の図上左側の半導体基
板１」二に第２２図の第１６の実施例と同様に形成され
る。ここで、入力スロット線路４６の導体４４及び４５
のＭＥＳＦＢＴ２３側近傍端部分かゲート電極２４ａ、
２４ｂのゲー）・長ｇ方向の各−辺と接続される。

出力スロット線路３４の導体３３ａ、３３ｂがそれぞれ
ＭＥＳＦＥＴ２３の図上上側及び下側の半導体基板Ｉ上
に導体４４．４５と所定間隔離れて形成される。導体４
４．４５の各平面形状は互いに平行する２辺を有する略
台形形状であって、該互いに平行する各−辺がドレイン
電極２５ａ、２５ｂのゲート幅實方向の各−辺と接続さ
れる。ここで、導体４４．４５の互いに隣接する斜辺は
、出カスロット線路３４．３５間で良好な電気的分離度
を得るために、ＭＥＳＦＥＴ２３のドレイン電極２５ａ
、２５ｂから離れるにつれて導体３３ａ、３３ｂの間隔
が広くされている。導体４４及び３３ａによって第１の
出力スロット線路３４を構成し、一方、導体４５及び３
３ｂによって第２の出力スロット線路３５を構成してい
る。

以上のように構成された分岐回路においては、」二連の
第１６の実施例と同様に、電界７１を有する信号が入力
スロット線路４６に入力され、電界７１が導体４７の頂
点部４７ａで電界７２ａ、７２ｂに２分割されて、ＭＥ
ＳＦＥＴ２３において増幅及びインピーダンス変換等の
処理がなされた後、分割された各信号が逆相で出ツノス
ロット線路３４及び３５に出力される。

この分岐回路は第３図の分岐回路に対応し、第２の実施
例と同様の効果を有するとともに、第２の実施例の変形
例と同様に、ゲート接地のＭＥＳＦＥＴ２３を用いた合
成回路（以下、第１７の実施例の変形例という。）を容
易に構成することができろ。

第１８の実施例 第２４図はソース接地のＭＥＳＦＥＴ２３を用いた人出
スロット線路３４．３５と出力スロット線路４６間の合
成回路のマイクロ波集積回路（以下、第１８の実施例と
いう。）の平面図であり、第２４図において上述の図面
と同一のものについては同一の符号を付している。

第２４図において、ＭＥＳＦＥＴ２３及び出力スロット
線路４Ｇの導体４４．４５が第２２図の第１６の実施例
と同様に形成され、入力スロット線路３４．３５の導体
３３ａ、３３ｂがそれぞれ導体４　＝１　、　＝４５の
図」二右側の半導体基板１上に導体４４．４５と所定間
隔離れて形成される。導体４４゜４５の各平面形状は互
いに平行する２辺を有する略台形形状であって、該互い
に平行する２辺のうち長い各−辺が導体４４．４５と隣
接するとともに、入力スロット線路３４．３５間で良好
な電気的分離度を得るために、導体４４．４５の隣接す
る各−辺の間隔がゲート電極２４ａ、２４ｂから離れる
につれて広くされている。ここで、導体３３ａ及び４４
によって第１の入力スロット線路３４を構成し、また、
導体３３ｂ及び４５によって第２の入力スロット線路３
５を構成している。

以」−のように構成された合成回路においては、入力ス
ロット線路３４．３５に入力された各信号が逆相で合成
されて出力スロット線路４６に出力される。この合成回
路は第４図の合成回路に対応し、第３の実施例と同様の
作用と効果を有するととらに、第３の実施例の変形例と
同様に、ドレイン接地のＭＥＳＦＥＴ２３を用いた合成
回路（以下、第１８の実施例の変形例という。）を容易
に構成することができる。

第＝１９の実駄 第２５図（Ａ）＋！ソース接地のＭＥＳＦＥＴ２３ａを
用いた入力スロット線路４６と２個の出力マイクロスト
リップ線路間の分岐回路のマイクロ波集積回路（以下、
第１９の実施例という。）の平面図であり、第２５図（
Ｂ）は第２５図（Ａ）の１−Ｆ線についての縦断面図で
ある。第２５図（Ａ）及び（Ｂ）において、上述の図面
と同一のものについては同一の符号を付している。

第２５図（Ａ）７＆び（Ｂ）によ３いて、半導体基板Ｉ
の裏面の図上上側及び下側にそれぞれ、接地導体３　ａ
、　３　ｂが所定間隔離れて形成されろ。ＭＥＳＦＥ’
ｒ２３ａが第１１図（Ａ）の第５の実施例と同様に該半
導体基板１の略中央位置に形成され、ゲート′：′ｒｉ
極接続用導体４７が第１９図の第１３の実施例と同様に
形成される。ＭＥＳＦＥＴ２３ａの図−Ｌ右側の半導体
基板１１に、略長方形状の導体２７ａ、２７ｂが互いに
所定間隔離れてかつソース電極２６ａ、２６ｂと一体的
に形成される。導体２７ａ。

２７ｂの各Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　２３　ａ側近傍端
部分かソース電極２６ａ、２６ｂのゲート長ｇ方向の各
−辺と接続され、また、導体２７ａ、２７ｂの略中央部
にそれぞれバイアホールが形成され、第７図（Ａ）の第
１の実施例と同様に該導体２７ａ、２７ｂがそれぞれバ
イアホール導体２８ｃ、２８ｄを介して接地導体３ａ、
３ｂと接続されろ。〜１ＥｓＦＥＴ２３の図−１−左側
の半導体基板１上に入力スロット線路４６の導体４４．
４５が互いにかつ導体４７と所定間隔離れて形成される
。該導体４４．４５の各平面形状は略台形形状であって
、導体４４．４５の導体２１．２２側の各−辺は、入出
力線路間で良好な電気的分離度を得るために、Ｍ　Ｅ　
Ｓ　Ｆ　Ｅ　’Ｉ”　２３ａから離れるにつれて導体２
１．２２との間隔が広くされる斜辺形状となっている。

ここで、導体４Ｃ４５のＭＥＳＦＥＴ２３側近傍位置に
そ側近粒位置アホールが形成され、第７図（Ａ）の第１
の実施例と同様に、該導体４４．４５がそれぞれバイア
ホール導体２８ａ、２８ｂを介して接地導体３　ａ、　
３　ｂと接続される。

さらに、ＭＥＳＦＥＴ２３ａの図１ニー１−側及び下側
の半導体基板１上にそれぞれ、所定幅のマイクロストリ
ップ線路の各ストリップ導体２＋、、２２が、導体４４
と２７ａ１導体、１５と２７ｂと所定間隔離れてかつド
ルイン電極２５ａ、２５ｂと一体的に形成される。ここ
で、ストリップ導体２１と接）地導体３ａによって第１
の出力マイクロストリップ線路を構成し、ストリップ導
体２２と接地導体３ｂによって第２の出力マイクロスト
リップ線路を構成している。

以−ヒのように構成された分岐回路において、例えば導
体４５よりも導体４４により高い電位を有する信号が入
力スロット線路４６に入ツノされたとき、第２５図（Ａ
）に示すように導体４５から導体４４に対して電界７１
か生じ、導体４７の頂点４７ａにおいて、該電界７１が
導体４７から導体４４に対する電界７２ａと導体４５か
ら導体４７に対する電界７２ｂに２分割される。この分
割された２つの電界７２ａ、７２ｂの各信号がソース接
地のＭＥＳＦＥＴ２３ａにおいて増幅及びインピーダン
ス変換等の処理がなされた後、２個の出力マイクロノス
トリップ線路に出力されろ。ここで、第１の出力マイク
ロストリップ線路における信号は、ストリップ導体２１
から接地導体３ａに対する電界を有し、一方、第２の出
力マイクロストリップ線路における信号は接地導体３ｂ
からストリップ導体２２に対する電界を有する。従って
、入力スロット線路４６に入力された信号がソース接地
のＭ　Ｔ’、　Ｓ　Ｆ　Ｅ　’Ｉ”　２３　ａを用いた
分岐回路において分岐されて逆相で２個の出力マイク〔
ｌス）・リップ線路に出力される。

この分岐回路は第１図の分岐回路に対応し、第１の実施
例と同様の効果を有するとともに、第１の実施例の変形
例と同様にドレイン接地のＭ　Ｅ　５ＦＥＴ２３ａを用
いた分岐回路（以下、第１９の実施例の変形例という。

）を容易に構成ずろことがてきろ。

第２０の実施例 第２６図はゲート接地ノＭ　Ｅ　Ｓ　Ｉ”　ト：　Ｔ　
２３を用いた大カスロット線路４６と２側の出力マイク
〔ｌストリップ線路間の分岐回路のマイクロ波集積回路
（以下、第２０の実施例という。）のり１４而図でめり
、第２６図において、上述の図面と同一の６のについて
は同一の符号を付している。

この第２０の実施例の分岐回路の構成が、第２５図（Ａ
）の第１９の実施例と異なるのは、ＭＥＳＦＥＴ２３ａ
、導体４７及び導体２７ａ、２７ｂの構成が、第２３図
のＭＥＳＦＥＴ２３及び導体４７の構成にとって代わっ
たことである。

以上のように構成された分岐回路においては、上述の第
１９の実施例と同様に、電界７１を有する信号が入力ス
ロット線路４６に入力され、電界７１が導体４７の頂点
部４７ａで電界７２ａ、７２ｂに２分割され、ＭＥＳＦ
ＥＴ２３において増幅及びインピーダンス変換等の処理
がなされた後、分割された各信号か逆相で２個の出力マ
イクロストリップ線路に出力される。

この分岐回路は第３図の分岐回路に対応し、第２の実施
例と同様の効果を有するとともに、第２の実施例の変形
例と同様に、ゲート接地のＭＥＳＰＥＴ２３を用いた合
成回路（以下、第２０の実施例の変形例という。）を容
易に構成することができる。

第２１の実施例 第２７図はソース接地のＭＥＳＦＥＴ２３を用いた２個
の入力マイクロス！・リップ線路と出力スロット線路４
６間の合成回路のマイクロ波集積回路（以下、第２１の
実施例という。）の平面図であり、第２７図において上
述の図面と同一のものについては同一の符号を付してい
る。

第２７図において、ＭＥＳＦＥＴ２３及び導体４７が、
第２６図の第２０の実施例と同様に、裏面に接地導体３
　ａ、　３　ｂか形成された半導体基板ｌ上に形成され
る。

入力マイクロストリップ線路の導体２１及び２２がそれ
ぞれ、ＭＥＳＦＥＴ２３の図上右側及び右上側の半導体
基板！上、並びにＭＥＳＦＥＴ２３の図上右側及び右下
側の半導体基板ｔ−ｈに、互いに所定間隔離れてかつＭ
ＥＳＦＥＴ２３のゲート電極２４ａ、２４ｂと一体的に
形成される。導体２１．２２の各平面形状は、ゲート幅
Ｗ方向の幅とゲート長ｇ方向の長手の辺を有する長方形
状であって、該導体２１．２２のゲート長ｇ方向の辺の
ＭＥＳＦＥＴ２３側近傍端部分がそれぞれゲート電極２
４ａ、２４ｂのゲート長ｇ方向の各−辺と接続される。

また、出力スロット線路４６の導体４４．４５かそれぞ
れ、ＭＥＳＦＥＴ２３の図上上側及び左上側の半導体基
板１上に、並びにＭＥＳＰＥＴ２３の図上下側及び左下
側の半導体基板ＬＬに、互いに所定間隔離れて、かつ導
体４７及びストリップ導体２１．２２と所定間隔離れて
、ソース電極２５ａ、２５ｂと一体的に形成される。該
導体４４゜４５の各平面形状は互いに平行する２辺を有
する略台形形状であって、導体４４．４５の互いに対向
するゲート幅Ｗ方向の各辺のＭＥＳＦＥＴ２３側の一部
分がそれぞれソース電極２５ａ、２５ｂのゲート幅宙方
向の各−辺と接続される。入出力線路間で良好な電気的
分離度を得るために、導体４４．４５のストリップ導体
２１．２２側の各斜辺はそれぞれ、ＭＥＳＦＥＴ２３か
ら離れるにつれて導体４４．４５との間隔が広くなるよ
うに形成されている。

以上のように構成された合成回路においては、２個の入
力マイクロストリップ線路に入力された各信号が逆相で
合成されて出力スロット線路４６に出力される。この合
成回路は第４図の合成回路に対応し、第３の実施例と同
様の作用を効果を有するとともに、第３の実施例の変形
例と同様に、ドレイン接地のＭＥＳＦＥＴ２３を用いた
合成回路（以下、第２１の実施例の変形例という。）を
容易に構成することができる。

第２２の実施例 第２８図はソース接地のＭＥＳＦＥＴ２３ａを用いた入
力マイクロストリップ線路と出力スロット線路３４．３
５間の分岐回路のマイクロ波集積回路（以下、第２２の
実施例という。）の平面図であり、第２８図において上
述の図面と同一のものについては同一の符号を付してい
る。

第２８図において、接地導体３が半導体基板ｌの裏面全
面上に形成され、ＭＥＳＦＥＴ２３ａが第１１図（Ａ）
の第５の実施例と同様に形成される。

入力マイクロストリップ線路のストリップ導体２０がＭ
ＥＳＦＥＴ２３ａの図上左側の半導体基板ｌ上にゲート
電極２４ａ、２４ｂと一体的に形成される。導体２０の
平面形状はゲート長ｇ方向の幅とゲート幅Ｗ方向の長子
の辺を有する長方形状であって、該導体２０のゲート長
ｇ方向の幅の一辺がゲート電極２４ａ、２４ｂのゲート
長ｇ方向の各−辺と接続される。

出力スロット線路３４及び３５の各導体４４及び４５が
、ＭＥＳＦＥＴ２３ａの図上上側及び下側の半導体基板
１上にソース電極２５ａ、２５ｂと一体的に形成される
。該導体４４．４５の各平面形状はゲート幅宥方向の幅
とゲート長ｇ方向の長手の辺を打する略長方形状であっ
て、該導体４４゜４５のゲート幅Ｗ方向のＭＥＳＦＥＴ
２３ａ側近傍の各−辺がソース電極２５ａ、２５ｂのゲ
ート幅Ｗ方向の各−辺と接続される。なお、導体４４．
４５のＭＥＳＦＥＴ２３ａ側近傍位置にそれ側近上位置
同様にバイアホールが形成され、該導体４４゜４５がそ
れぞれバイアホール導体２８ａ、２８ｂを介して接地導
体３　ａ、　３　ｂに接続される。さらに、出カスロッ
ト線路３４．３５の各導体３３ａ、３３ｂか第１ｔ図（
Ａ）の第５の実施例に示すように導体４４．４５と所定
間隔離れてドレイン接地２６８゜２６ｂと接続されて形
成される。

以上のように構成された分岐回路は第１図の分岐回路に
対応し、第１の実施例と同様の作用と効果を汀するとと
乙に、第１の実施例の変形例と同様にドレイン接地のＭ
ＥＳＦＥＴ２３ａを用いた分岐回路（以下、第２２の実
施例の変形例という。

）を＋１１成することができる。

第２３の実施例 第２９図はゲート接地のＭＥＳＦＥＴ２３を用いた入力
マイクロストリップ線路と出カスロット線路３４．３５
間の分岐回路のマイクロ波集積回路（以下、第２３の実
施例という。）の平面図であり、第２９図において上述
の図面と同一のしのについては同一の符号を付している
。

この第２３の実施例の分岐回路の構成が、第２８図の第
２２の実施例と異なるのは、 （１）ＭＥＳＦＥＴ２３ａがゲート電極２４ａ、２４ｂ
。

ソース電極２６及びドレイン電極２５ａ、２５ｂを有す
るＭＥＳＦＥＴ２３にとって代わり、このＭＥＳＦＥＴ
２３において、ストリップ導体２０がソース電極２６に
接続され、出力スロット線路３４．３５の導体４４．４
５がそれぞれドレイン電極２５ａ、２５ｂに接続され、
さらに、出力スロット線路３４．３５の導体３３ａ、３
３ｂがそれぞれゲート電極２４ａ、２４ｂに接続される
こと、並びに、（２）バイアホール導体２８ａ、２８ｂ
が導体４４．４５ではなく、導体３３ａ、３３ｂのＭＥ
ＳＦＥＴ２３側近傍位置に形成されることである。

以上のように構成された分岐回路は第３図の分岐回路に
対応し、第２の実施例と同様の作用と効果を有するとと
もに、第２の実施例の変形例と同様にゲート接地の〜１
ＥＳＦＥＴ２３を用いた合成回路（以下、第２３の実施
例の変形例という。）を構成することができる。

第２４の実施例 第３０図はソース接地のＭＥＳＦＥＴ２３を用いた入力
スロット線路３４．３５と出力マイクロストリップ線路
間の合成回路のマイクロ波集積回路（以下、第２４の実
施例という。）の平面図であり、第３０図において上述
の図面と同一のものについては同一の符号を付している
。

この第２４の実施例の構成が第２９図の第２３の実施例
と異なるのは、 （１）ＭＥＳＦＥＴ２３が、ソース電極２５ａ、２５ｂ
及びドレイン電極２６を有するＭＥＳＦＥＴ２３にとっ
て代わったこと、並びに、 （２）バイアホール導体２８ａ、２８ｂが導体３３ａ。

３３ｂではなく、導体４４．４５のＭＥＳＦＥＴ２３側
近傍位置に形成されることである。

以上のように構成された合成回路は第４図の合成回路に
対応し、第３の実施例と同様の作用と効果を汀するとと
もに、第３の実施例の変形例と同様に、ドレイン接地の
ＭＥＳＦＥＴ２３を用いた合成回路（以下、第２４の実
施例の変形例という。

）を容易に構成ずろことができる。

第２５の実施例 第３１図はソース接地のＭＥＳＦＥＴ２３を用いた入力
マイクロストリップ線路と出力コブレナ線路４１，７１
３間の分岐回路のマイクロ波集積回路（以下、第２５の
実施例という。）の平面図であり、第３１図において、
上述の図面と同一のものについては同一の符号を付して
いる。

第３１図において、接地導体３が半導体基板！の裏面全
面上に形成され、ＭＥＳＦＥＴ２３が第７図（Ａ）の第
１の実施例と同様にゲート電極２４ａ、２４ｂと一体的
に形成される。入力マイクロス）・リップ線路のストリ
ップ導体２０が第２８図の第２２の実施例と同様に形成
される。

出力コブレナ線路４１．４３の各中心導体３９゜４２が
第１９図の第１３の実施例と同様にドレイン電極２５ａ
、２５ｂと一体的に形成される。出力コプレナ線路４１
．４３の各接地導体３１ａ、３１ｂが中心導体３９．４
２の図上左側の半導体基板！上に中心導体３９．４０と
所定間隔離れて形成される。接地導体３１ａ、３１ｂの
各平面形状は略長方形状であって、人出力線路間で良好
な電気的分離度を得るために、接地導体３１ａ、３１ｂ
の各ストリップ導体２０側近傍端部分が導体３１ａ、３
１ｂと導体２０間の間隔を広くするように切断された形
状となっている。また、接地導体３１ａ、３１１）のＭ
ＥＳＦＥＴ２３側近傍位置にそ側近傍位性と同様にバイ
アホールが形成され、接地導体３Ｉａ、３１ｂがバイア
ポール導体２８ａ、２８ｂを介して接地導体３に接続さ
れる。ＭＥＳＦＥＴ２３及び中心導体３９．４２の図上
右側の半導体基板ｌ上に、接地導体４０が中心導体３９
．４２と所定間隔離れてドレイン’：ｒｉ％２Ｇと一体
的に形成される。

接地導体４０の平面形状は略長方形状であって、接地導
体４０のＭＥＳＦＥＴ２３側近傍端部分がドレイン電極
２６のゲート長ｇ方向の一辺と接続される。さらに、接
地導体３１ａ、４０間の接続用ブリツノ導体３６ｂ１並
びに接地導体３１ｂ、４０間の接続用ブリッジ導体３６
ｃが、上述と同様に形成される。

以上のように構成された分岐回路は第１図の分岐回路に
対応し、第１の実施例と同様の作用と効果を有するとと
もに、第１の実施例の変形例と同様にドレイン接地のＭ
ＥＳＦＥＴ２３を用いた分岐回路（以下、第２５の実施
例の変形例という。）を構成することができる。

第２６の実施例 第３２図はゲート接地のＭＥＳＦ’ＥＴ２３を用いた入
力マイクロストリソプ線路と出力スロット線路４１．４
３の分岐回路のマイクロ波集積回路（以下、第２６の実
施例という。）の平面図であり、第３２図において上述
の図面と同一のものについては同一の符号を付している
。

第３２図において、接地導体３が半導体基板ｌの裏面全
面上に形成され、ＭＥＳＦＥＴ２３、及び入力マイクロ
ストリップ線路のストリップ導体２０が第８図の第２の
実施例と同様に形成される。

出力コブレナ線路４１．４３の各中心導体３９．４２及
び各接地導体４０ａ、４０ｂが第２０図の第１４の実施
例と同様に形成される。出力コブレナ線路４１．４３の
各接地導体３１ａ、３１ｂが第３１図の第２５の実施例
と同様に形成されるとともに、接地導体３１ａ、３１ｂ
の各ＭＥＳＰＥＴ２３側近傍端部分がゲート電極２４ａ
、２４ｂのゲート長ｇ方向の各−辺と接続される。さら
に、接地導体３Ｉａ、３１ｂには第３１図の第２５の実
施例と同様にバイアホールが形成され、接地導体３１ａ
、３１ｂがそれぞれバイアホール導体２８ａ、２８ｂを
介して接地導体３に接続される。

以上のように構成された分岐回路は第３図の分岐回路に
対応し、第２の実施例と同様の作用と効果を有するとと
もに、第２の実施例の変形例と同様にゲート接地のＭＥ
ＳＦＥＴ２３を用いた合成回路（以下、第２６の実施例
の変形例という。）を構成することができる。

第２７の実施例 第３３図はソース接地のＭＥＳＦＥＴ２３を用いた入力
コプレナ線路４１．４３と出力マイクロストリップ線路
間の合成回路のマイクロ波集積回路（以下、第２７の実
施例という。）の平面図であり、第３３図において上述
の図面と同一のものについては同一の符号を付している
。

第３３図において、接地導体３が半導体基板１の裏面全
面上に形成され、ＭＥＳＦＥＴ２３及び出力マイクロス
トリソブ線路のストリップ導体２０が第３２図の第２６
の実施例と同様に形成される。入力コプレナ線路４Ｉ及
び４３の接地導体３Ｉａ、３１ｂがそれぞれ、ＭＥＳＦ
ＥＴ２３の図上上側及び下側の半導体基板１上にソース
電極２５ａ、２５ｂと一体的に形成される。該接地導体
３１ａ。

３１ｂの各平面形状は略長方形状であって、該接地導体
３１ａ、３１ｂのゲート幅Ｗ方向の各−辺がソース電極
２５ａ、２５ｂのゲート幅冑方向の各−辺と接続される
。ここで、接地導体３１ａ、３１ｂは、第３２図の第２
６の実施例と同様に、バイアポール導体２８ａ、２８ｂ
を介して接地導体３に接続される。

入力コプレナ線路４１，４３の中心導体３９．４２が第
２１図の第１５の実施例と同様に形成され、接地導体４
０が中心導体３９．４２の図上右側の半導体基板！上に
中心導体３９．４２と所定間隔離れて形成される。ここ
で、接地導体３１ａ、４０間の接続用ブリッジ導体３６
ｂ並びに接地導体３１ｂ、４０間の接続用ブリッジ導体
３６ｃが第３１図の第２６の実施例と同様に形成される
。

以上のように構成された合成回路は第４図の合成回路に
対応し、第３の実施例と同様の作用と効果をａするとと
もに、第３の実施例の変形例と同様に、ドレイン接地の
ＭＥＳＦＥＴ２３を用いた合成回路（以下、第２７の実
施例の変形例という。

）を容易に構成することができる。

第２８の実施例 第３４図はソース接地のＭＥＳＦＥＴ２３を用いた入力
コプレナ線路３２と２個の出力マイクロストリップ線路
間の分岐回路のマイクロ波集積回路（以下、第２８の実
施例という。）の平面図であり、第３４図において上述
の図面と同一のらのについては同一の符号を付している
。

第３４図において、接地導体３が半導体基板ｌの裏面全
面上に形成され、ＭＥＳＦＥＴ２３、導体２７及び出力
マイクロストリップの各導体２１゜２２が第７図（Ａ）
の第１の実施例と同様に形成されろ。なお、導体２７は
上述と同様に、バイアポール導体２８ｃを介して接地導
体３に接続される。

入力コプレナ線路３２の中心導体３０が第１０図の第４
の実施例と同様にゲート電極２４ａ、２４ｂと一体的に
形成される。また、入力コプレナ線路３２の接地導体３
１ａ、３１ｂかそれぞれ中心導体３０の図上上側及び下
側の米導体基板１−ヒに、中心導体３０と所定間隔離れ
て形成される。接地導体３１ａ、３１ｂの各平面形状は
略台形形状であって、人出力線路間で良好な電気的分離
度を得るために、該接地導体３１ａ、３１ｂの導体２１
．２２（１１１１部分が導体２１．２２との間隔が広く
なるような切断された形状となっている。接地導体３１
ａ、３１ｂはそれぞれ上述と同様にバイアポール導体２
８ａ、２８ｂを介して接地導体３に接続される。ここで
、中心導体３０及び接地導体３１ａ、３１ｂによって入
力コプレナ線路３２を構成している。

以上のように構成された分岐回路は第１図の分岐回路に
対応し、第１の実施例と同様の作用と効果を有するとと
もに、第１の実施例の変形例と同様にドレイン接地のＭ
ＥＳＦＥＴ２３を用いた分岐回路（以下、第２８の実施
例の変形例という。）を構成することができる。

第２９の実施例 第３５図はゲート接地のＭＥＳＦＥＴ２３を用いた入力
コブ１／す線路３２と２個の出力マイクロストリップ線
路間の分岐回路のマイクロ波集積回路（以下、第２９の
実施例という。）の平面図であり、第３５図において上
述の図面と同一のものについては同一の符号を付してい
る。

第３５図において、接地導体３が半導体基板ｌの裏面全
面上に形成され、ゲート電極２４ａ、２４ｂ１　ソース
電極２６及びドレイン電極２５ａ、２５ｂを打するＭＥ
ＳＦＥＴ２３及び出力マイクロストリップ線路のストリ
ップ導体２１．２２が第３４図の第２８の実施例と同様
に形成される。また、入力コプレナ線路３２の中心導体
３０がＭＥＳＦＥｉ”　２３の図上左側の半導体基板ｌ
］二にソース電極２６と一体的に形成されろ。該中心導
体３０の平面形状は略長方形状であって、該中心導体３
０のゲート１ｇ方向の一辺がソース電極２６のゲート１
ｇ方向の一辺と接続される。入力コプレナ線路３２の接
地導体３１ａ、３１ｂは第３４図の第２８の実施例と同
様に形成されるとともに、該接地導体３１ａ、３１ｂの
ＭＥＳＦＥＴ２３側近傍端部分が側近上端部分ト電極２
４ａ、２４ｂのゲート長ｇ方向の各−辺と接続される。

なお、接地導体３１ａ、３１ｂはバイアホール導体２８
ａ、２８ｂを介して接地導体３に接続される。

以上のように構成された分岐回路は第３図の分岐回路に
対応し、第２の実施例と同様の作用と効果を有するとと
もに、第２の実施例の変形例と同様にゲート接地のＭＥ
ＳＦＥＴ２３を用いた合成回路（以下、第２９の実施例
の変形例という。）を構成することができる。

第３０の実施例 第３６図はソース接地のＭＥＳＦＥＴ２３を用いた２個
の入力マイクロストリップ線路と出力コプレナ線路３２
間の合成回路のマイクロ波集積回路（以下、第３０の実
施例という。）の平面図であり、第３６図において上述
の図面と同一のものについては同一の符号を付している
。

第３６図において、接地導体３が半導体基板ｌの裏面全
面上に形成され、ゲート電極２４ａ、２４ｂ１　ソース
電極２５ａ、２５ｂ、　　ドレイン電極２６を有するＭ
ＥＳＦＥＴ２３及び出力コプレナ線路３２の中心導体３
０が第３５図の第２９の実施例と同様に形成される。ま
た、出力コプレナ線路３２の接地導体３１ａ、３１ｂが
それぞれＭＥＳＦＥＴ２３の図上上側及び左上側、並び
にＭＥＳＦＥＴ２３の図上下側及び左下側の各半導体基
板１」二に、中心導体３０と所定間隔離れてかつソース
電極２５ａ、２５ｂと一体的に形成される。接地導体３
１ａ。

３１ｂの各平面形状は略台形形状であって、人出力線路
間で良好な電気的分離度を得るために、該接地導体３１
ａ、３１ｂの導体２１．２２側部分が導体２１．２２の
間隔が広くなるような切断された形状となっている。接
地導体３１ａ、３１ｂのゲート幅賓方向の各−辺の一部
がソース電極２５ａ、２５ｂのゲート幅Ｗ方向の各−辺
と接続される。

入力マイクロストリップ線路のストリップ導体２１．２
２がそれぞれ接地導体３１ａ、３１ｂの図上右側にゲー
ト電極２４ａ、２４ｂと一体的に形成される。ストリッ
プ導体２１．２２の各平面形状は略長方形状であって、
該ストリップ導体２１，２２のＭＥＳＦＥＴ２３側近傍
端部分か側近上端部分ト電極２４ａ、２４ｂのゲート長
ｇ方向の各−辺と接続される。

以上のように構成された合成回路は第４図の合成回路に
対応し、第３の実施例と同様の作用と効果を有するとと
もに、第３の実施例の変形例と同様に、ドレイン接地の
ＭＥＳＰＥＴ２３を用いた合成回路（以下、第３０の実
施例の変形例という。

）を容易に構成することができる。

他の実施例 以上の実施例においては、１個の動作層２９上で動作す
るＭＥＳＦＥＴ２３，２３ａ、２３ｂ、２３ｃ及び２３
ｄを用いた分岐回路及び合成回路について述べているが
、これに限らず、同一半導体基板１内に形成された２個
の動作層上でそれぞれ動作する２個のＭＥＳＦＥＴを用
い、必要に応じて、該２個のＭＥＳＦＥＴの各回−の名
称の電極間を接続するようにしてもよい。

以上の実施例において、能動素子としてＭＥＳＦＥＴを
用いているが、これに限らず、その他の種類のＦＥＴ並
びにバイポーラトランジスタ等の能動素子を用いてもよ
い。また、半導体基板の表裏の接地導体間の接続のため
にバイアホール導体を用いたが、これに限らず、他の公
知の方法で接続してもよい。さらに、上記実施例では、
分岐側あるいは合成側の２個のマイクロ波線路の形式を
同じとして説明したが、これに限らず、任意の形式のマ
イクロ波線路間の分岐又は合成が可能であることは言う
までもない。

以上詳述したように、マイクロ波線路の分岐部分又は合
成部分に電界効果トランジスタを用い、ゲート、ドレイ
ン、ソースの各電極とマイクロ波線路を形成する導体と
を接続して構成する二とにより、電界効果トランジスタ
の有する入出力分離機能、増幅機能、入出力線路の特性
インピーダンスとの整合機能を有効に適用でき、異なる
種類のマイクロ波線路あるいは同じ種類のマイクロ波線
路からなる入出力線路間の良好な電気的分離度で、マイ
クロ波線路間の分岐又は合成を行なうことができる。ま
た、入力線路としてスロット線路を用いることにより出
力線路間を逆相励振することができるとともに、一方、
出力線路としてスロット線路を用いることにより、入力
線路に入力された信号を逆相で合成することができる。

さらに、本発明の逆相励振の分岐回路を同相励振回路と
組み合わせることにより、種々の応用が可能となる。

このように、本発明の回路は、各種モノリシックマイク
ロ波・ミリ波集積回路への応用に極めて有効である。

［発明の効果コ 以上詳述したように本発明によれば、入力マイクロ波線
路及び第１と第２の出力マイクロ波線路間の分岐部、並
びに第１と第２の入力マイクロ波線路と出力マイクロ線
路の合成部にそれぞれ、各電極間の電気的分離作用を有
するトランジスタを用いて分岐回路及び合成回路を構成
したので、簡単な回路で良好な電気的分離度を有する分
岐回路及び合成回路のマイクロ波集積回路装置を構成す
ることかできる。また、上記入力マイクロ波線路、上記
出力マイクロ波線路、及びトランジスタを一°体的に構
成することができるので、上記マイクロ波集積回路装置
を小型化することができるという利点がある。

【図面の簡単な説明】

第１図ないし第３図は本発明の基本分岐回路の回路図、 第４図ないし第６図は本発明の基本合成回路の回路図、 第７図（Ａ）、第８図ないし第１０′図、第１Ｉ図（Ａ
）、第１２図（Δ）、第１３図、第１４図（Δ）、第１
５図（Δ５、第１６図ないし第２４図、第２５図（Ａ）
、第２６図ないし第３６図はそれぞれ、本発明の第１な
いし第３０の実施例のマイクロ波集積回路の平面図、 第７図（Ｂ）は第７図（Δ）のｃ−ｃ’線についての縦
断面図、 第１１図（Ｂ）は第１１図（Ａ）のＤ−Ｄ“線について
の縦断面図、 第１１図（Ｃ）は第１１図（Ａ）のＥ−Ｅ’線について
の縦断面図、 第１２図（Ｉ３）は第１２図（Ａ）のＦ　ｌ−Ｆ　ｌ“
線についての縦断面図、 第１２図（Ｃ’）は第１２図（Δ）のＦｔＰｔ’線につ
いての縦断面図、 第１４図（Ｂ）は第１４図（Ａ）のＧ、−Ｇ、’線につ
いての縦断面図、 第１４図（Ｃ）は第１４図（Ａ）のＧｔ　　Ｇｔ’線に
ついての縦断面図、 第１５図（Ｉ３５は第１５図（Δ）のＴｌ−１１’線に
ついての縦断面図、 第２５図（Ｂ）は第２５図（Ａ）の１−１゛線について
の縦断面図、 第３７図（Ａ）は第１の従来例のマイクロストリブ線路
間の分岐合成回路の平面図、 第３７図（Ｂ）は第３７図（Ａ）のＡ−Ａ’線について
の縦断面図、 第３８図（Ａ）は第２の従来例のコプレナ線路間第３８
図（Ｂ）は第３８図（Ａ）のＢ−Ｂ’線についての縦断
面図である。 ｌ・・・半導体基板、 ３．３ａ、３ｂ・・・接地導体、 ５．６．７・・信号端子、 ２３．２３ａ、２３ｂ、２３ｃ、２３ｔ＝シヨツトキー
ゲート型電界効果トランノスタ（ＭＥＳＦＥＴ）、２４
　、２４　ａ、　２４　ｂ−ゲート￥ｊｆｉｉ、２５ａ
、２５ｂ・・ドレイン電極又はソース電極、２６．２６
ａ、２６ｂ・・・ソース電極又はドレイン電極、 ２７．２７ａ、２７ｂ−＝・導体、 ２８．２８ａ、２８ｂ、２８ｃ、２８ｄ・＝バイアホー
ル導体、 ３０．３１ａ、３１ｂ、３３ａ、３３ｂ、３９，４０．
−１ソ Ｏａ、４０ｂ、４２，４４，４５．４７・−・導体、３
２．３４，３５．４１．４３・・・コプレナ線路、３６
．３６ａ、３６ｂ、３６ｃ、３８−接続用ブリッジ導体
、 ３３．３３ａ、３３ｋｙ・導体、 ３４．３５．４６・・・スロット線路。 特許出願人　株式会社エイ・ティ・アール光電波通信研
究所 代　理　人　弁理士　前出　葆　ほか２名第１図 第２区 第３図 １１１！４面 第５７ 第６図 第７図（Ａ） 第７０（Ｂ） ｔυ　　　　　　　　　　　　　　　Ｏ第８図 第９図 第１ｏ庁 第１３図 第１１図（Ａ） 第１１図（Ｂ）　　　　　第１１図（Ｃ）第１６図 第１７図 第１９図 第２０図 第２２１ 第２３！！１ 第２４図 ！ ５ｂ 第２６５ 第２７１！！ 第２８図 第２９図 Ｉｆ３０図 第３１図 第３２図 １１３３図 １！３４図 槙３５図 第３６！！１

Claims (16)

【特許請求の範囲】
1. （１）第１と第２の端子間に所定の入力インピーダンス
   を有し、第２と第３の端子間及び第２と第４の端子間に
   それぞれ所定の出力インピーダンスを有するトランジス
   タと、 上記トランジスタの第１と第２の端子間に接続される入
   力マイクロ波線路と、 上記トランジスタの第２と第３の端子間に接続される第
   １の出力マイクロ波線路と、 上記トランジスタの第２と第４の端子間に接続される第
   ２の出力マイクロ波線路とを備えたことを特徴とするマ
   イクロ波集積回路装置。
2. （２）第１と第２の端子間に所定の出力インピーダンス
   を有し、第２と第３の端子間及び第２と第４の端子間に
   それぞれ所定の入力インピーダンスを有するトランジス
   タと、 上記トランジスタの第１と第２の端子間に接続される出
   力マイクロ波線路と、 上記トランジスタの第２と第３の端子間に接続される第
   １の入力マイクロ波線路と、 上記トランジスタの第２と第４の端子間に接続される第
   ２の入力マイクロ波線路とを備えたことを特徴とするマ
   イクロ波集積回路装置。
3. （３）上記トランジスタが電界効果トランジスタであり
   、上記第１の端子がゲート電極であり、上記第２の端子
   がソース電極であり、上記第３の端子が第１のドレイン
   電極であり、上記第４の端子が第２のドレイン電極であ
   ることを特徴とする特許請求の範囲第１項記載のマイク
   ロ波集積回路装置。
4. （４）上記トランジスタが電界効果トランジスタであり
   、上記第１の端子がゲート電極であり、上記第２の端子
   がドレイン電極であり、上記第３の端子が第１のソース
   電極であり、上記第４の端子が第２のソース電極である
   ことを特徴とする特許請求の範囲第１項記載のマイクロ
   波集積回路装置。
5. （５）上記トランジスタが電界効果トランジスタであり
   、上記第１の端子がソース電極であり、上記第２の端子
   がゲート電極であり、上記第３の端子が第１のドレイン
   電極であり、上記第４の端子が第２のドレイン電極であ
   ることを特徴とする特許請求の範囲第１項記載のマイク
   ロ波集積回路装置。
6. （６）上記トランジスタが電界効果トランジスタであり
   、上記第１の端子がドレイン電極であり、上記第２の端
   子がソース電極であり、上記第３の端子が第１のゲート
   電極であり、上記第４の端子が第２のゲート電極である
   ことを特徴とする特許請求の範囲第２項記載のマイクロ
   波集積回路装置。
7. （７）上記トランジスタが電界効果トランジスタであり
   、上記第１の端子がソース電極であり、上記第２の端子
   がドレイン電極であり、上記第３の端子が第１のゲート
   電極であり、上記第４の端子が第２のゲート電極である
   ことを特徴とする特許請求の範囲第２項記載のマイクロ
   波集積回路装置。
8. （８）上記トランジスタが電界効果トランジスタであり
   、上記第１の端子がドレイン電極であり、上記第２の端
   子がゲート電極であり、上記第３の端子が第１のソース
   電極であり、上記第４の端子が第２のソース電極である
   ことを特徴とする特許請求の範囲第２項記載のマイクロ
   波集積回路装置。
9. （９）上記トランジスタがバイポーラトランジスタであ
   り、上記第１の端子がベース電極であり、上記第２の端
   子がエミッタ電極であり、上記第３の端子が第１のコレ
   クタ電極であり、上記第４の端子が第２のコレクタ電極
   であることを特徴とする特許請求の範囲第１項記載のマ
   イクロ波集積回路装置。
10. （１０）上記トランジスタがバイポーラトランジスタで
    あり、上記第１の端子がベース電極であり、上記第２の
    端子がコレクタ電極であり、上記第３の端子が第１のエ
    ミッタ電極であり、上記第４の端子が第２のエミッタ電
    極であることを特徴とする特許請求の範囲第１項記載の
    マイクロ波集積回路装置。
11. （１１）上記トランジスタがバイポーラトランジスタで
    あり、上記第１の端子がエミッタ電極であり、上記第２
    の端子がベース電極であり、上記第３の端子が第１のコ
    レクタ電極であり、上記第４の端子が第２のコレクタ電
    極であることを特徴とする特許請求の範囲第１項記載の
    マイクロ波集積回路装置。
12. （１２）上記トランジスタがバイポーラトランジスタで
    あり、上記第１の端子がコレクタ電極であり、上記第２
    の端子がエミッタ電極であり、上記第３の端子が第１の
    ベース電極であり、上記第４の端子が第２のベース電極
    であることを特徴とする特許請求の範囲第２項記載のマ
    イクロ波集積回路装置。
13. （１３）上記トランジスタがバイポーラトランジスタで
    あり、上記第１の端子がエミッタ電極であり、上記第２
    の端子がコレクタ電極であり、上記第３の端子が第１の
    ベース電極であり、上記第４の端子が第２のベース電極
    であることを特徴とする特許請求の範囲第２項記載のマ
    イクロ波集積回路装置。
14. （１４）上記トランジスタがバイポーラトランジスタで
    あり、上記第１の端子がコレクタ電極であり、上記第２
    の端子がベース電極であり、上記第３の端子が第１のエ
    ミッタ電極であり、上記第４の端子が第２のエミッタ電
    極であることを特徴とする特許請求の範囲第２項記載の
    マイクロ波集積回路装置。
15. （１５）上記入力マイクロ波線路、並びに上記第１及び
    第２の出力マイクロ波線路が、マイクロストリップ線路
    、スロット線路及びコプレナ線路のいずれかであること
    を特徴とする特許請求の範囲第１項、第３項、第４項、
    第５項、第９項、第１０項又は第１１項記載のマイクロ
    波集積回路装置。
16. （１６）上記出力マイクロ波線路、並びに上記第１及び
    第２の入力マイクロ波線路が、マイクロストリップ線路
    、スロット線路及びコプレナ線路のいずれかであること
    を特徴とする特許請求の範囲第２項、第６項、第７項、
    第８項、第１２項、第１３項又は第１４項記載のマイク
    ロ波集積回路装置。