JP2671423B2 - 超伝導分布型増幅器 - Google Patents
超伝導分布型増幅器Info
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- JP2671423B2 JP2671423B2 JP21188088A JP21188088A JP2671423B2 JP 2671423 B2 JP2671423 B2 JP 2671423B2 JP 21188088 A JP21188088 A JP 21188088A JP 21188088 A JP21188088 A JP 21188088A JP 2671423 B2 JP2671423 B2 JP 2671423B2
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- distributed amplifier
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は分布型増幅器（進行波型増幅器ともいう）に
関し特に超伝導薄膜をマイクロストリップ導体に用いた
分布型増幅器に関する。
関し特に超伝導薄膜をマイクロストリップ導体に用いた
分布型増幅器に関する。
（従来の技術） 分布型増幅器においては総合利得は各段の利得の和で
表わされるため、積で利得が表わされる縦続接続増幅器
に比べて、素子１段当りの利得が低い場合には高い利得
が得られる。したがって直流から能動素子の増幅限界
（電力利得＝１）に近い周波数までを帯域とする平坦利
得増幅器を設計する場合には、分布型増幅器構成の方が
少い段数で高い利得が得られ有利である。このため、近
年GaAs基板上にGaAsFETとマイクロストリップ線路を集
積化した分布型増幅器の研究開発が進み、一部には商品
化されたものもある。
表わされるため、積で利得が表わされる縦続接続増幅器
に比べて、素子１段当りの利得が低い場合には高い利得
が得られる。したがって直流から能動素子の増幅限界
（電力利得＝１）に近い周波数までを帯域とする平坦利
得増幅器を設計する場合には、分布型増幅器構成の方が
少い段数で高い利得が得られ有利である。このため、近
年GaAs基板上にGaAsFETとマイクロストリップ線路を集
積化した分布型増幅器の研究開発が進み、一部には商品
化されたものもある。
第２図は分布型増幅器の等価回路である。第３図にお
いてソース接地された電界効果トランジスタ32、33、3
4、35、36、の各ゲート電極と入力端子37、終端抵抗51
の間がマイクロストリップ線路39、40、41、42、43、44
から成る入力伝送線路によって結ばれている。一方、各
トランジスタのドレイン電極と終端抵抗52、出力端子38
との間はマイクロストリップ線路45、46、47、48、49、
50によって結ばれている。各トランジスタのゲート電極
にはゲート・ソース間容量Cgsが存在し、ドレイン電極
にはドレイン・ソース間容量がCdsが存在する。
いてソース接地された電界効果トランジスタ32、33、3
4、35、36、の各ゲート電極と入力端子37、終端抵抗51
の間がマイクロストリップ線路39、40、41、42、43、44
から成る入力伝送線路によって結ばれている。一方、各
トランジスタのドレイン電極と終端抵抗52、出力端子38
との間はマイクロストリップ線路45、46、47、48、49、
50によって結ばれている。各トランジスタのゲート電極
にはゲート・ソース間容量Cgsが存在し、ドレイン電極
にはドレイン・ソース間容量がCdsが存在する。
このような分布増幅器が動作するための条件は、入力
および出力伝送線路において位相が揃うことと、両伝送
線路の特性インピーダンスZoがマイクロ波ミリ波で通常
用いられる50Ω系に整合がとれることである。すなわち となる。（１），（２）式においてはliは１段当りの入
力伝送線路長でloは１段当りの出力伝送線路長である。
Li,Ciは入力伝送線路の単位長当りの、各々直列インダ
クタンス、並列キャパシタンスで、Lo,Coは出力伝送線
路の単位長当りの、直列インダクタンス、並列キャパシ
タンスである。
および出力伝送線路において位相が揃うことと、両伝送
線路の特性インピーダンスZoがマイクロ波ミリ波で通常
用いられる50Ω系に整合がとれることである。すなわち となる。（１），（２）式においてはliは１段当りの入
力伝送線路長でloは１段当りの出力伝送線路長である。
Li,Ciは入力伝送線路の単位長当りの、各々直列インダ
クタンス、並列キャパシタンスで、Lo,Coは出力伝送線
路の単位長当りの、直列インダクタンス、並列キャパシ
タンスである。
一方、この増幅器の利得Ｇは と表わされる。（３）式においてｎはトランジスタの段
数、gmは、トランジスタの相互コンダクタンス、ai,ao
は各々入力伝送線路、出力伝送線路の減衰定数である。
数、gmは、トランジスタの相互コンダクタンス、ai,ao
は各々入力伝送線路、出力伝送線路の減衰定数である。
第３図は上述の分布型増幅器の従来例である。第３図
において、半絶縁性GaAs基板31上に５個のFET32、33、3
4、35、36が設けられ、各FETのゲート電極間を結ぶ入力
回路はマイクロストリップ線路39、40、41、42、43、44
により構成されこの入力回路の先端は50Ω抵抗51によっ
て終端されている。一方各FETのドレイン電極間を結ぶ
出力回路はマイクロストリップ線路45、46、47、48、4
9、50によって構成されている。またマイクロストリッ
プ線路の一端は50Ω抵抗52によって終端されている。5
3、39、55、56、57、58は接地電極でバイアホール接地
回路82を通じてチップの裏面電極60に接続され接地電極
を構成している。37は入力端子、38は出力端子である。
において、半絶縁性GaAs基板31上に５個のFET32、33、3
4、35、36が設けられ、各FETのゲート電極間を結ぶ入力
回路はマイクロストリップ線路39、40、41、42、43、44
により構成されこの入力回路の先端は50Ω抵抗51によっ
て終端されている。一方各FETのドレイン電極間を結ぶ
出力回路はマイクロストリップ線路45、46、47、48、4
9、50によって構成されている。またマイクロストリッ
プ線路の一端は50Ω抵抗52によって終端されている。5
3、39、55、56、57、58は接地電極でバイアホール接地
回路82を通じてチップの裏面電極60に接続され接地電極
を構成している。37は入力端子、38は出力端子である。
第３図において入力端子37に加えられた入力信号は入
力回路の線路39、40、41、42、43、44を順次通過した
後、抵抗終端される。このとき各FETのゲート端子に順
次信号電圧が加わるが、この電圧に応じた出力電流がFE
Tのドレイン回路に生じ、この電流は２分され出力回路
の線路を通過し一方は出力端子38に達し、他方は終端抵
抗52に達する。
力回路の線路39、40、41、42、43、44を順次通過した
後、抵抗終端される。このとき各FETのゲート端子に順
次信号電圧が加わるが、この電圧に応じた出力電流がFE
Tのドレイン回路に生じ、この電流は２分され出力回路
の線路を通過し一方は出力端子38に達し、他方は終端抵
抗52に達する。
（発明が解決しようとする問題点） （１），（２）式においてli＝loとして両式を同時に
満足させる場合には Li＝Lo （４） （４），（５）式が成立するのと等価であるが、Cgs
は通常Cdsより数倍大きいため、（５）式を満足するよ
うに伝送線路の容量を選ぶと（４）式が成立しなくな
る。このため従来例ではli≠loとなり特性インピーダン
ス整合条件（（２）式）を優先する。結果として生ずる
位相速度βの不一致を１段当り線路長１を変えて電気長
θ＝１βを一定に保つことにより補っていた。このため
第３図従来例に示されたように１段当りの線路長が入力
回路と出力回路でアンバランスとなり加えて伝送線路長
が著しく長くなるという欠点があった。伝送線路長が長
くなるとチップ面積が増大し、量産に向かないばかりで
なく、（３）式で示されるように損失が増大し利得が低
下する。利得低下量は第３図の例で2dB程度であった。
満足させる場合には Li＝Lo （４） （４），（５）式が成立するのと等価であるが、Cgs
は通常Cdsより数倍大きいため、（５）式を満足するよ
うに伝送線路の容量を選ぶと（４）式が成立しなくな
る。このため従来例ではli≠loとなり特性インピーダン
ス整合条件（（２）式）を優先する。結果として生ずる
位相速度βの不一致を１段当り線路長１を変えて電気長
θ＝１βを一定に保つことにより補っていた。このため
第３図従来例に示されたように１段当りの線路長が入力
回路と出力回路でアンバランスとなり加えて伝送線路長
が著しく長くなるという欠点があった。伝送線路長が長
くなるとチップ面積が増大し、量産に向かないばかりで
なく、（３）式で示されるように損失が増大し利得が低
下する。利得低下量は第３図の例で2dB程度であった。
本発明の目的は短い線路長で分布型増幅器を動作させ
ることにより、チップの面積を大幅に小型化し、増幅利
得を上げることにある。
ることにより、チップの面積を大幅に小型化し、増幅利
得を上げることにある。
（問題点を解決するための手段） 上記目的を達成するために、本発明の超伝導分布型増
幅器は、半絶縁性化合物半導体基板上に能動素子とマイ
クロストリップ型の入力伝送線路ならびに出力伝送線路
とを搭載した分布型増幅器において、入力および出力伝
送線路のストリップ導体ならびに接地導体が超伝導体薄
膜により形成され、出力伝送線路のストリップ導体の幅
が入力伝送線路のストリップ導体の幅より広く、出力伝
送線路のストリップ導体厚が入力伝送線路のストリップ
導体厚より薄く、かつ少なくとも出力伝送線路のストリ
ップ導体厚がロンドンの侵入長より薄くしてある構成を
含むことを特徴としている。
幅器は、半絶縁性化合物半導体基板上に能動素子とマイ
クロストリップ型の入力伝送線路ならびに出力伝送線路
とを搭載した分布型増幅器において、入力および出力伝
送線路のストリップ導体ならびに接地導体が超伝導体薄
膜により形成され、出力伝送線路のストリップ導体の幅
が入力伝送線路のストリップ導体の幅より広く、出力伝
送線路のストリップ導体厚が入力伝送線路のストリップ
導体厚より薄く、かつ少なくとも出力伝送線路のストリ
ップ導体厚がロンドンの侵入長より薄くしてある構成を
含むことを特徴としている。
（作用） 本発明においては、トランジスタ容量（Cds）の小さ
い出力側の伝送線路のストリップ導体幅を、トランジス
タ容量（Csg）の大きい入力側の伝送線路のストリップ
導体幅より広げることにより（５）式を満足させ、か
つ、超伝導体で形成された出力伝送線路のストップ導体
厚を、同じく超伝導体で形成された入力伝送線路のスト
リップ導体厚より薄く、ロンドンの侵入長以下の値にす
ることにより（４）式も同時に満足する。
い出力側の伝送線路のストリップ導体幅を、トランジス
タ容量（Csg）の大きい入力側の伝送線路のストリップ
導体幅より広げることにより（５）式を満足させ、か
つ、超伝導体で形成された出力伝送線路のストップ導体
厚を、同じく超伝導体で形成された入力伝送線路のスト
リップ導体厚より薄く、ロンドンの侵入長以下の値にす
ることにより（４）式も同時に満足する。
すなわちli＝loにおいても超伝導薄膜の有するカイネ
ティックインダクタンスにより（６）式、（７）式を同
時に満足する構造が実現できる。ここでεｏ、μｏは各
々真空中の誘電率、透磁率、εｒは比誘電率、Ｓは誘電
体厚、W1は入力マイクロストリップ導体幅、W2は出力マ
イクロストリップ導体幅、T1、T2、T0は各々入力マイク
ロストリップ導体、出力マイクロストリップ導体、接地
導体の厚さであり、λはロンドンの侵入長である。加え
て超伝導体を用いているため伝送損失を低減でき、利得
を上げることもできる。
ティックインダクタンスにより（６）式、（７）式を同
時に満足する構造が実現できる。ここでεｏ、μｏは各
々真空中の誘電率、透磁率、εｒは比誘電率、Ｓは誘電
体厚、W1は入力マイクロストリップ導体幅、W2は出力マ
イクロストリップ導体幅、T1、T2、T0は各々入力マイク
ロストリップ導体、出力マイクロストリップ導体、接地
導体の厚さであり、λはロンドンの侵入長である。加え
て超伝導体を用いているため伝送損失を低減でき、利得
を上げることもできる。
（実施例） 第１図は、本発明の一実施例の分布型増幅器であり、
９、10、11、12、13、14は入力マイクロストリップ線路
でYBa2Cu3O7薄膜から構成され、15、16、17、18、19、2
0は出力マイクロストリップ線路でYBa2Cu3O7薄膜で構成
される。２、３、４、５、６は能動素子でゲート長0.3
μｍ、ゲート幅10μｍのGaAsの電界効果トランジスタ
（FET）で、７は入力端子、８は出力端子である。23、2
4、25、26、27、28は接地電極でバイアホール接地回路8
1を通じてチップの裏面電極29に接続されている。30は
接地導体でYBa2Cu3O7薄膜からなる。22および21は終端
抵抗である。71はεｒ＝２の酸化膜である。
９、10、11、12、13、14は入力マイクロストリップ線路
でYBa2Cu3O7薄膜から構成され、15、16、17、18、19、2
0は出力マイクロストリップ線路でYBa2Cu3O7薄膜で構成
される。２、３、４、５、６は能動素子でゲート長0.3
μｍ、ゲート幅10μｍのGaAsの電界効果トランジスタ
（FET）で、７は入力端子、８は出力端子である。23、2
4、25、26、27、28は接地電極でバイアホール接地回路8
1を通じてチップの裏面電極29に接続されている。30は
接地導体でYBa2Cu3O7薄膜からなる。22および21は終端
抵抗である。71はεｒ＝２の酸化膜である。
本実施例で用いられているトランジスタはゲート長0.
3μｍ、ゲート幅10μｍのGaAsFETであり、素子１個当り
のCgsは5fF、Cdsは3fFである。したがってli＝lo＝100
μｍとしたとき となる。したがって（６）式より20pF/m分だけW2をW1よ
り広くする必要がある。これよりＳ＝２μｍ、εｒ＝２
としたときW2＝W1＋２μｍとなる。λ＝500Å、T1＝T0
＝1000Å、W1＝８μｍ、W2＝10μｍとすると（７）式よ
りT2＝40Åとなる。
3μｍ、ゲート幅10μｍのGaAsFETであり、素子１個当り
のCgsは5fF、Cdsは3fFである。したがってli＝lo＝100
μｍとしたとき となる。したがって（６）式より20pF/m分だけW2をW1よ
り広くする必要がある。これよりＳ＝２μｍ、εｒ＝２
としたときW2＝W1＋２μｍとなる。λ＝500Å、T1＝T0
＝1000Å、W1＝８μｍ、W2＝10μｍとすると（７）式よ
りT2＝40Åとなる。
このときの特性インピーダンスZoは となる。
（発明の効果） 本発明の超伝導分布型増幅器はカイネティックインダ
クタンスを利用して１段当りの入力及び出力伝送線路長
を等しくするので線路長も短かくすることができる。こ
のため、チップ面積を大幅に小さくすることができるの
で大量生産が可能となる。加えて超伝導体を用いるため
伝送損失を大幅に低減され利得を従来例に比べて2dB改
善できる。この増幅器により例えばDC−60GHz帯域で12d
Bの平坦利得が実現でき超高速計測器、レーダーの分野
において効果が大きい なお、本発明においては超伝導体としてYBa2Cu3O7を
用いたが、超伝導体はこれに限らずタリウム系、ビスマ
ス系などの高温超伝導体でもよく、またNbなどの低Tc超
伝導体でもよいことはいうまでもない。また能動素子の
GaAsFETに限らずHEMT、HBT、InPFETなどいずれでもよ
い。
クタンスを利用して１段当りの入力及び出力伝送線路長
を等しくするので線路長も短かくすることができる。こ
のため、チップ面積を大幅に小さくすることができるの
で大量生産が可能となる。加えて超伝導体を用いるため
伝送損失を大幅に低減され利得を従来例に比べて2dB改
善できる。この増幅器により例えばDC−60GHz帯域で12d
Bの平坦利得が実現でき超高速計測器、レーダーの分野
において効果が大きい なお、本発明においては超伝導体としてYBa2Cu3O7を
用いたが、超伝導体はこれに限らずタリウム系、ビスマ
ス系などの高温超伝導体でもよく、またNbなどの低Tc超
伝導体でもよいことはいうまでもない。また能動素子の
GaAsFETに限らずHEMT、HBT、InPFETなどいずれでもよ
い。
第１図（ａ）（ｂ）は本発明の一実施例の分布増幅器を
示す図、第２図は分布増幅器一般の等価回路を示す図、
第３図（ａ）（ｂ）は従来例の分布増幅器を示す図であ
る。これらの図において 2,3,4,5,6,32,33,34,35,36……電界効果トランジスタ、
9,10,11,12,13,14,15……入力マイクロストリップ線
路、16,17,18,19,20……出力マイクロストリップ線路、
30……接地導体、39,40,41,42,43,44,45,46,47,48,49,5
0……マイクロストリップ線路、1,31……基板、71……
酸化膜、７……入力端子、８……出力端子、60……裏面
電極、21,22,51,52……終端抵抗、23,24,25,26,27,28,5
3,54,55,56,57,58……接地電極、81,82……バイアホー
ル接地回路。
示す図、第２図は分布増幅器一般の等価回路を示す図、
第３図（ａ）（ｂ）は従来例の分布増幅器を示す図であ
る。これらの図において 2,3,4,5,6,32,33,34,35,36……電界効果トランジスタ、
9,10,11,12,13,14,15……入力マイクロストリップ線
路、16,17,18,19,20……出力マイクロストリップ線路、
30……接地導体、39,40,41,42,43,44,45,46,47,48,49,5
0……マイクロストリップ線路、1,31……基板、71……
酸化膜、７……入力端子、８……出力端子、60……裏面
電極、21,22,51,52……終端抵抗、23,24,25,26,27,28,5
3,54,55,56,57,58……接地電極、81,82……バイアホー
ル接地回路。
Claims (1)
- 【請求項１】半絶縁性化合物半導体基板上に能動素子と
マイクロストリップ型の入力伝送線路ならびに出力伝送
線路とが配置された分布型増幅器において、入力および
出力伝送線路のストリップ導体ならびに接地導体が超伝
導体薄膜により形成されてあり、出力伝送線路のストリ
ップ導体の幅が入力伝送線路のストリップ導体の幅より
広く、出力伝送線路のストリップ導体厚が入力伝送線路
のストリップ導体厚より薄く、かつ少くとも出力伝送線
路のストリップ導体厚がロンドンの侵入長より薄くして
ある構成を含むことを特徴とする超伝導分布型増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21188088A JP2671423B2 (ja) | 1988-08-25 | 1988-08-25 | 超伝導分布型増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21188088A JP2671423B2 (ja) | 1988-08-25 | 1988-08-25 | 超伝導分布型増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0260215A JPH0260215A (ja) | 1990-02-28 |
| JP2671423B2 true JP2671423B2 (ja) | 1997-10-29 |
Family
ID=16613154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21188088A Expired - Fee Related JP2671423B2 (ja) | 1988-08-25 | 1988-08-25 | 超伝導分布型増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671423B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216673A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 低雑音増幅器 |
| JP5200541B2 (ja) | 2005-10-24 | 2013-06-05 | 日本電気株式会社 | 分布型増幅器、集積回路および送受信器 |
| US7724083B2 (en) * | 2008-08-05 | 2010-05-25 | Northrop Grumman Systems Corporation | Method and apparatus for Josephson distributed output amplifier |
| JP2015106863A (ja) * | 2013-12-02 | 2015-06-08 | 日本電信電話株式会社 | 外部インターフェース回路 |
-
1988
- 1988-08-25 JP JP21188088A patent/JP2671423B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0260215A (ja) | 1990-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |