JPH0693565B2 - マイクロ波分岐回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のマイクロ波線路間で信号を電力分割す
るマイクロ波分岐回路装置に関する。以下、マイクロ波
線路とは、概ね1GHz以上の周波数の信号を伝送するため
の線路であって、コプレナ線路、又はスロット線路等の
共平面線路、並びにマイクロストリップ線路等をいう。

［従来の技術］ 第７図（Ａ）はコプレナ線路間の分岐回路（以下、第１
の従来例という。）の平面図、第７図（Ｂ）は第７図
（Ａ）のＡ−Ａ′線についての縦断面図である。第７図
（Ａ）及び（Ｂ）において、半導体基板１上にＴ字形状
のストリップ導体3,5,8が一体的に形成され、また、接
地導体2a,2b及び６がそれぞれ、該ストリップ導体3,5,8
の両側に該ストリップ導体3,5,8と所定間隔だけ離れて
半導体基板１上に形成される。さらに、該分岐回路の分
岐部において、接地導体2aと2b間、接地導体2aと６間、
並びに接地導体2bと６間がそれぞれ、エアーブリッジ10
a,10b,10cを介して接続される。なお、エアーブリッジ1
0a,10b,10cは半導体基板１及びストリップ導体3,5,8上
に絶縁層11を介してストリップ導体により形成される。
ここで、ストリップ導体３と接地導体2a,2b、ストリッ
プ導体５と接地導体2a,6、ストリップ導体８と接地導体
2b,6はそれぞれ公知のコプレナ線路4,7,9を構成してい
る。以上のように構成された分岐回路において、例えば
コプレナ線路４に入力された信号は上記分岐回路で２個
の信号に電力分割された後、分割された各信号がコプレ
ナ線路7,9に出力される。

第８図はスロット線路間のウィルキンソン型分岐回路
（以下、第２の従来例という。）の平面図である。第８
図において、導体60a,60bが、半導体基板１の図上左側
で互いに所定間隔離れて、また半導体基板１の図上中央
部で導体64と所定間隔離れて、さらに半導体基板１の図
上右側で導体60cと所定間隔離れて形成される。導体64
の平面形状は略ホームベース形状の５角形であって、導
体64の図上左側端部64bが抵抗体65を介して導体60cに接
続され、導体64の頂点部64aから抵抗体65の中心部まで
の距離がλg/4となっている。ここで、λｇは管内波長
である。

ここで、導体60a,60b、導体60a,60c、及び導体60b,60c
によってそれぞれスロット線路61,62,63を構成してい
る。以上のように構成された分岐回路において、例えば
スロット線路61に入力された信号は導体64の頂点部64a
において２個の信号に電力分割されてそれぞれスロット
線路62,63に出力される。

［発明が解決しようとする問題点］ 上述の第１の従来例の分岐回路は相反回路であるため入
出力線路間の電気的分離がとられておらず、出力コプレ
ナ線路７および９に接続された回路から反射があれば、
その反射波がそのまま入力コプレナ線路４へ現れること
になる。この反射波が望ましくない場合には更にアイソ
レータを設けてこの反射波を除去する必要があるという
問題点があった。また、この回路において、コプレナ線
路４の特性インピーダンスをＺとすると、これに整合す
る出力コプレナ線路７および９の特性インピーダンスは
2Zになり、例えば出力側に特性インピーダンスＺのコプ
レナ線路を接続するためには、さらに整合回路を必要と
し、分岐回路全体が大きくなるという問題点もあった。

また、上述の第２の従来例の分岐回路においては、抵抗
体65の抵抗値を適当に選択することによって、入出力ス
ロット線路61ないし63の各特性インピーダンスを全て同
一に設定することができ、各入出力スロット線路間をイ
ンピーダンス整合させることができる。しかしながら、
この分岐回路も第１の従来例の回路と同様に相反回路で
あって、出力線路62,63間の分離はとれているものの入
出力線路間の分離はとれておらず、出力スロット線路62
および63に接続された回路から反射があれば、その反射
波がそのまま入力スロット線路61へ現れることになる。
この反射波が望ましくない場合には更にアイソレータを
設けてこの反射波を除去する必要があるという問題点が
あった。また、この第２の従来例では、分岐部にλg/4
の長さの線路を必要とし、小型化が困難であるという問
題点があった。

本発明の目的は以上の問題点を解決し、アイソレータを
用いず簡単な回路で入出力マイクロ波線路間の良好な電
気的分離度で入力信号の分岐を行うことができ、かつ、
入出力マイクロ波線路間のインピーダンス整合がとれた
小型のマイクロ波分岐回路を提供することにある。

［問題点を解決するための手段］ 本発明は、ソース電極が入力マイクロ波線路に接続され
るゲート接地の第１の電界効果トランジスタと上記第１
の電界効果トランジスタのドレイン電極に複数個のゲー
ト電極が接続されるとともに、複数個のソース電極がそ
れぞれ複数個の出力マイクロ波線路に接続されるドレイ
ン接地の第２の電界効果トランジスタとを備えたことを
特徴とする。

［作用］ 以上のように構成することにより、ゲート接地の第１の
電界効果トランジスタと、複数個のゲート電極と複数個
のソース電極を有するドレイン接地の第２の電界効果ト
ランジスタが縦続接続される。従って、上記入力マイク
ロ波線路に入力されたマイクロ波信号は上記第１の電界
効果トランジスタに入力され、増幅及びインピーダンス
変換等の処理がなされた後、上記第２の電界効果トラン
ジスタに入力される。上記第２の電界効果トランジスタ
に入力されたマイクロ波信号は複数個の信号に電力分割
され、分割された各信号がそれぞれ増幅及びインピーダ
ンス変換等の処理がなされた後、上記複数の出力マイク
ロ波線路に出力される。

ここで、上記第１の電界効果トランジスタ及び上記第２
の電界効果トランジスタにおいてはそれぞれ、ソース電
極とドレイン電極間、並びに複数個のゲート電極と複数
個のソース電極間及び複数個のソース電極間が電気的に
分離されているので、上記入力マイクロ波線路と上記複
数個の出力マイクロ波線路間、及び上記複数個の出力マ
イクロ波線路間が電気的に分離される。また、上記第１
の電界効果トランジスタと上記第２の電界効果トランジ
スタが上述のようにインピーダンス変換作用を有するの
で、上記入力マイクロ波線路と上記複数個のマイクロ波
線路間でインピーダンス整合がとれる。

［実施例］ 基本回路 第１図は本発明の一実施例である電界効果トランジスタ
（以下、FETという。）を用いたマイクロ波分岐回路の
基本回路の回路図である。

第１図において、特性インピーダンスZo₁を有する入力
マイクロ波線路21が相互コンダクタンスgm₁を有するゲ
ート接地のFET22のソース電極に接続され、該FET2のド
レイン電極が、２個のゲート電極入力端子と２個のドレ
イン電極出力端子を有するドレイン接地のFET23の第１
および第２のゲート電極に接続される。さらに、FET23
の第１のソース電極は特性インピーダンスZo₂を有する
第１の出力マイクロ波線路24に接続され、FET23の第２
のソース電極は特性インピーダンスZo₃を有する第２の
出力マイクロ波線路25に接続される。

ここで、２個のソース電極を有するFET23は、第１のゲ
ート電極と第１のソース電極を有する第１のFET部Q₁と
第２のゲート電極と第２のソース電極を有する第２のFE
T部Q₂から構成され、第１と第２のFET部Q₁,Q₂はそれぞ
れ相互コンダクタンスgm₁,gm₂を有する。この第１と第
２のFET部Q₁,Q₂は同一動作層上で形成してもよいし、ま
た、異なる動作層上で形成してもよい。

このFET22及び23を相互コンダクタンスのみで記述可能
な理想的なFETであると考えると、第１図の回路のＳパ
ラメータは次式のようになる。なお、入力マイクロ波線
路21側を第１の端子とし、出力マイクロ波線路24,25側
をそれぞれ第2,第３の端子としてＳパラメータの添字を
付与する。

S₁₂＝S₁₃＝０ ……（４） ここで、S₁₁は入力マイクロ波線路21側の入力端反射係
数であり、S₂₂及びS₃₃はそれぞれ第１と第２の出力マイ
クロ波線路24,25側の第１と第２の出力端反射係数であ
る。

さらに、gm₁Zo₁＝gm₂Zo₂＝gm₃Zo₃＝１となるようにゲー
ト接地のFET22およびドレイン接地のFET23の各ゲート幅
を設定すると、上記各Ｓパラメータは次式のようにな
る。

S₁₁＝S₂₂＝S₃₃＝０ ……（５） このように、gm₁Zo₁＝gm₂Zo₂＝gm₃Zo₃＝１と設定された
ゲート接地のFET22およびドレイン接地のFET23を縦続接
続することにより、次のような効果が有る。

（１）入力端反射係数S₁₁及び第１と第２の出力端反射
係数S₂₂,S₃₃がゼロとなるので、入出力線路間のインピ
ーダンス整合がとれる。

（２）逆方向伝達係数S₁₂,S₁₃がゼロとなるので、入出
力線路間の電気的分離を行うことができる。

従って、この分岐回路は、入力マイクロ波線路21と２個
の出力マイクロ波線路24,25間の各インピーダンスが整
合された状態でかつ、入出力線路間が電気的に分離され
た状態で入力信号の分岐を行うことができる。また、FE
T23の第１のソース電極と第２のソース電極間は電気的
に分離しているので、各電極に接続された第１と第２の
出力マイクロ波線路24,25間の電気的分離を行うことが
できる。さらに、入出力線路21及び24,25間の間隔は、
第２の従来例のように1/4波長の長さを必要とせず、FET
22,23で構成される回路を小型化することによって、該
マイクロ波分岐回路を第２の従来例に比較して小型化す
ることができる。

第２図はFET22,23用のバイアス端子Tb₁,Tb₂を設けたマ
イクロ波分岐回路の回路図である。第２図の回路が第１
図の基本回路と異なるのは、 （１）FET22のドレイン電極とFET23の第１と第２のゲー
ト電極間に結合用キャパシタCcを接続したこと、 （２）FET22のドレイン電極がバイアス設定用抵抗Rbと
直流阻止用キャパシタCb₁の直列回路を介してアースに
接続されたこと、 （３）FET23の第１と第２のゲート電極が利得調整用抵
抗Ｒを介してアースに接続されたこと、 （４）FET23のドレイン電極が直流阻止用キャパシタCb₂
を介してアースに接続されたこと、並びに、 （５）抵抗RbとキャパシタCb₁間、及びFET23のドレイン
電極とキャパシタCb₂間のそれぞれにバイアス端子Tb₁,T
b₂を設けたことである。

以上のように構成した分岐回路において、バイアス端子
Tb₁,Tb₂に直流バイアス電圧を印加することにより、FET
22及び23のバイアス設定を行うことができる。また、抵
抗Ｒの抵抗値を変化することにより、入力線路21から出
力線路24,25に出力される信号の利得を調整することが
できる。

第１の実施例 第３図（Ａ）は本発明の第１の実施例である入力コプレ
ナ線路４と出力コプレナ線路7,9間の分岐回路のマイク
ロ波モノリシック集積回路の平面図であり、第３図
（Ｂ）は第３図（Ａ）のＢ−Ｂ′線の縦断面図、第３図
（Ｃ）は第３図（Ａ）のＣ−Ｃ′線の縦断面図、第３図
（Ｄ）は第３図（Ａ）のＤ−Ｄ′線の縦断面図である。
第３図（Ａ）ないし（Ｄ）において、上述の図面と同一
のものについては同一の符号を付している。

第３図（Ａ）ないし（Ｄ）において、長方形状の半絶縁
性GaAs半導体基板１の図上左側の略中央位置であってシ
ョットキーゲート型電界効果トランジスタ（以下、MESF
ETという。）22が形成される位置の全面上に、半導体基
板１の上表面から不純物イオンを注入して動作層70を形
成する。MESFET22のゲート電極31が上記動作層70の略中
央位置に接地導体2a,2bと一体的に形成される。ここ
で、該ゲート電極31の平面形状は半導体基板１の図上左
右方向と平行する長手のゲート幅w₁とゲート長g₁の２辺
を有する長方形状である。さらに、ソース電極32及びド
レイン電極30が、上記ゲート電極31を間にはさんで、そ
れぞれゲート電極31と所定の間隔だけ離れて、上記動作
層70上にそれぞれ入力コプレナ線路４の導体３及び導体
33と一体的に形成される。ここで、ソース電極32及びド
レイン電極30の各平面形状は長方形状であって、該電極
32,30の長手方向の辺が上記ゲート電極31のゲート幅w₁
方向の辺と平行している。

半導体基板１内の動作層70上に上述のように公知の方法
で形成されたゲート電極31、ソース電極32及びドレイン
電極30によって、MESFET22を構成している。

また、MESFET23の図上右上側の位置の半導体基板１の上
表面から不純物イオンを注入して動作層71を形成した
後、２個のゲート電極15a及び15bが、ドレイン電極16が
形成される上記動作層71の略中央位置からそれぞれ所定
間隔離れて、上記動作層71上にそれぞれ導体34と一体的
に形成される。ここで、該ゲート電極15a,15bの各平面
形状はそれぞれ、長手のゲート幅w₂,w₃の辺とゲート長g
₂,g₃の辺を有する長方形状であって、上記ゲート電極15
a,15bのゲート幅w₂及びw₃の各辺はMESFET22のゲート電
極31のゲート幅w₁方向の各辺と平行している。

さらに、ドレイン電極16が、上記両ゲート電極15a,15b
を間にはさんでかつ所定間隔だけ離れて上記動作層71上
に導体41a,41bと一体的に形成される。該ドレイン電極1
6の平面形状は長方形状であって、該ドレイン電極16の
長手方向の辺が上記ゲート電極15a,15bのゲート幅w₂,w₃
方向の辺と平行している。

またさらに、２個のソース電極14a,14bが、ドレイン電
極16が形成された側の反対側である上記両ゲート電極15
a,15bの外側に、それぞれ上記ゲート電極15a,15bと所定
間隔離れて上記動作層71上に、それぞれ導体5,8と一体
的に形成される。該ソース電極14a,14bの平面形状は長
方形状であって、該ソース電極14a,14bの長手方向の辺
が、上記ゲート電極15a,15bの長手のゲート幅w₂,w₃方向
の辺と平行している。

半導体基板１内の動作層71上に上述のように公知の方法
で形成されたゲート電極15a,15b、ドレイン電極16、及
びソース電極14a,14bによってMESFET23を構成してい
る。

入力コプレナ線路４の導体３がMESFET22のソース電極32
の図上下側及び左下側にソース電極32と一体的に形成さ
れ、この導体３の平面形状は所定の幅を有するくの字形
状である。ここで、導体３の幅の一辺がソース電極32の
ゲート幅w₁方向の辺と接続される。接地導体2aが、MESF
ET22の図上左側及び上側の半導体基板１上に、導体３と
所定間隔l₁だけ離れて、また導体５と所定間隔l₂だけ離
れて、さらに導体33,34及びゲート電極15aと所定間隔離
れて、ゲート電極31と一体的に形成される。接地導体2a
のMESFET22側近傍端部分がゲート電極31のゲート長g₁方
向の一辺と接続される。

また、接地導体2bが、MESFET22の図上右側及び下側の半
導体基板１上に、導体３と所定間隔l₁だけ離れて、また
導体８と所定間隔l₃だけ離れて、さらに導体34と所定間
隔離れて、ゲート電極31と一体的に形成される。以上の
ように形成された導体３及び接地導体2a,2bによって入
力コプレナ線路４を構成している。

MESFET22の図上上側及び右上側であってMESFET23の図上
左側の半導体基板１上に、導体34がMESFET23のゲート電
極15a,15bと一体的に形成される。導体34の平面形状は
Ｌ字形状であって、導体34のMESFET22側近傍部分上に絶
縁層81を介して、導体33がMESFET22の動作層70上のドレ
イン電極30まで延在してドレイン電極30と一体的に形成
され、導体33のゲート幅w₁方向の一辺がドレイン電極30
のゲート幅w₁方向の一辺と接続される。また導体34のME
SFET23側近傍端部分がMESFET23のゲート電極15a,15bの
ゲート長g₂方向の各一辺と接続される。ここで、導体3
4、絶縁層81及び導体33によって、公知の金属−絶縁体
−金属キャパシタ（以下、MIMキャパシタという。）35
を構成しており、キャパシタ35はMESFET22と23間の結合
用キャパシタである。

導体33の図上左上側端部33aから導体38aの図上右側端部
38aaまでの半導体基板１内に予め不純物イオンが注入さ
れ、これによって抵抗体36が形成される。従って、導体
33が抵抗体36を介して導体38aに接続される。

MESFET22の図上左上側の位置における接地導体2a上に絶
縁層を介して長方形状の導体38が導体38aと一体的に形
成される。導体38の図上下側端部の中央部38cが導体38a
の図上上側端部38abに接続される。ここで、接地導体2
a,絶縁層及び導体38によって上述と同様に直流阻止用MI
Mキャパシタ39を構成している。この導体38にリード線4
0aを介してバイアス端子40が接続される。

導体34の図上上側端部34aから接地導体2aの導体34側近
傍端部2aaまでの半導体基板１内に予め不純物イオンが
注入され、これによって抵抗体37が形成される。従っ
て、導体34が抵抗体37を介して接地導体2aに接続され
る。

MESFET22の図上右上側に形成された導体34の両側にそれ
ぞれ形成された、接地導体2aの突出部2abと接地導体2ba
の突出部2bの間の半導体基板１上及び導体34上に、絶縁
層を介して接地導体2a,2b間接続用ブリッジ導体10aが形
成される。

MESFET23のソース電極14a,14bの図上上側及び図上下側
の半導体基板１上に、導体５及び８がそれぞれソース電
極14a,14bと一体的に形成される。導体5,8の各平面形状
はそれぞれ、ゲート幅w₂,w₃方向の幅とゲート長g₂,g₃方
向の長手の辺を有する略長方形状であって、導体5,8の
ゲート幅w₂,w₃方向の各一辺がソース電極14a,14bのゲー
ト幅w₂,w₃方向の各一辺とそれぞれ接続される。

MESFET23及び導体5,8の各図上右側の半導体基板１上
に、長方形状の接地導体６が導体5,8とそれぞれ所定間
隔l₂,l₃だけ離れて形成される。

MESFET23の図上右側である位置の接地導体６の略中央位
置上に絶縁層42を介して略長方形状の導体41がドレイン
電極16及び導体41aと一体的に形成される。ここで、接
地導体６、絶縁層42及び導体41によって上述と同様に直
流阻止用MIMキャパシタ43を構成している。この導体41
にリード線44aを介してバイアス端子44が接続される。
導体41のMESFET23側近傍端部分41cは導体41aを介してド
レイン電極16のゲート長g₂,g₃方向の一辺と接続され
る。

さらに、MESFET23の近傍部分の、接地導体2aと６間及び
接地導体2bと６間の半導体基板１上及び導体5,8上に、
それぞれ絶縁層を介して、接地導体2a,6間接続用ブリッ
ジ導体10bと接地導体2a,6間接続用ブリッジ導体10cが上
述と同様に形成される。

以上のように形成された導体５及び接地導体2a,6、導体
８及び接地導体2b,6によってそれぞれ第１と第２の出力
コプレナ線路7,9を構成している。

なお、以下、MESFET22が形成される半導体基板１の図上
左側を基板１の入力側といい、また、MESFET23が形成さ
れる半導体基板１の図上右側を基板１の出力側という。

以上のように構成することにより、MESFET22のドレイン
電極30が導体33、抵抗36、導体38a及びMIMキャパシタ39
を介して高周波的に接地され、また、MESFET23のドレイ
ン電極16が導体41a及びMIMキャパシタ43を介して高周波
的に接地される。この分岐回路は第２図の回路に対応
し、入力コプレナ線路４に入力された信号はゲート接地
のMESFET22、結合用MIMキャパシタ35を介してドレイン
接地のMESFET23に入力され、２個の信号に電力分割され
た後、分割された各信号が出力コプレナ線路7,9に出力
される。

ここで、本回路の高周波等価回路は第１図のようにな
り、MESFET22およびMESFET23の相互コンダクタンスgm₁,
gm₂,gm₃を、gm₁Zo₁＝gm₂Zo₂＝gm₃Zo₃＝１となるよう
に、MESFET22,23の各ゲート幅w₁,w₂,w₃を設定すること
により、入出力線路間でインピーダンス整合がとれる。
また、抵抗36の抵抗値を変化することにより分岐回路の
増幅度を変化させることができる。MESFET22のソース電
極32とドレイン電極30間およびMESFET23のゲート電極15
a,15bとソース電極14a,14b間には電気的分離作用がある
ので、入出力線路間が電気的に分離され、コプレナ線路
７および９に接続された回路から反射があっても、その
反射波がそのままコプレナ線路４へ現われることはな
い。また、出力線路7,9同志もMESFET23の電気的分離作
用により分離されている。したがって、反射波に対する
アイソレータ等の対策が不要になり、入出力間の分離が
良好なノモリシック集積回路の分岐回路が得られる。な
お、本実施例ではMESFET22およびMESFET23間を近接配置
して集中定数的に接続しているが、公知のマイクロ波線
路を介して接続することも可能である。このことは、以
下の実施例でも、同様である。

第２の実施例 第４図（Ａ）は本発明の第２の実施例である入力コプレ
ナ線路４と出力スロット線路51,52間の分岐回路のマイ
クロ波モノリシック集積回路の平面図であり、第４図
（Ｂ）は第４図（Ａ）のＥ−Ｅ′線の縦断面図である。
第４図（Ａ）及び（Ｂ）において、上述の図面と同一の
ものについては同一の符号を付している。

この分岐回路が第３図（Ａ）の第１の実施例と異なるの
は、基板１の出力側において、 （１）MESFET23にとって代わり、２個のドレイン電極16
a,16bを有するMESFET23aが形成されたこと、 （２）出力コプレナ線路7,9がそれぞれ出力スロット線
路51,52にとって代わったこと、並びに、 （３）接地導体2a,2bがそれぞれMESFET23aの図上上側及
び図上下側まで延在して形成されることである。

第４図（Ａ）及び（Ｂ）において、基板１の入力側は、
第３図（Ａ）の第１の実施例と同様に形成される。

基板１の出力側の略中央位置に、２個のゲート電極15a,
15b、２個のソース電極14a,14b、及び２個のドレイン電
極16a,16bを有するMESFET23aが形成される。このMESFET
23aが上述のMESFET23と異なる点は、ドレイン電極とソ
ース電極の形成位置が逆になるとともに、ゲート電極15
a,15b間に互いに所定間隔だけ離れて上記ドレイン電極1
6と同一形状の２個のソース電極14a,14bを設けたことで
ある。ゲート電極15a,15bのゲート長g₂方向の各一辺は
導体34のMESFET23a側近傍端部分に接続される。MESFET2
3の図上上側及び下側の位置の接地導体2a,2b上に、それ
ぞれ絶縁層82a,82bを介して導体41a,41bがドレイン電極
16a,16bと一体的に形成される。導体41a,41bの各平面形
状は長方形状であって、導体41a,41bのゲート幅w₂,w₃方
向の各一辺がそれぞれドレイン電極16a,16bの各ゲート
幅w₂,w₃方向の各一辺と接続される。ここで、接地導体2
a、絶縁層82a及び導体41a、並びに接地導体2b、絶縁層8
2b及び導体41bがそれぞれ、直流阻止用MIMキャパシタ43
a,43bを構成している。この導体41a,41bにそれぞれ、リ
ード線45a,45bを介してバイアス端子45a,45bが接続され
る。

接地導体2a,2bの各図上左側の半導体基板１上に、導体5
0a,50bがそれぞれ接地導体2a,2bと所定間隔l₄,l₅だけ離
れてソース電極14a,14bと一体的に形成される。導体50
a,50bの各平面形状はゲート長g₂,g₃方向と平行しかつ互
いに平行する２辺を有する略台形形状であって、導体50
a,50bのゲート長g₂,g₃方向と平行する各一辺のMESFET23
a側近傍端部分がそれぞれソース電極14a,14bまで延在し
ソース電極14a,14bのゲート長g₂,g₃方向の各一辺と接続
される。また、出力スロット線路51,52間の電気的分離
を良好に行うために、導体50a,50bの互いに隣接する各
斜辺の間隔はMESFET23aから離れるにつれて広くされて
いる。

以上のように構成することにより、MESFET22のドレイン
電極30が上述と同様にMIMキャパシタ39を介して高周波
的に接地され、また、MESFET23aのドレイン電極16a,16b
がそれぞれMIMキャパシタ43a,43bを介して高周波的に接
地される。この分岐回路は第２図の回路に対応し、入力
コプレナ線路４に入力された信号は、ゲート接地のMESF
ET22、結合用MIMキャパシタ35を介してドレイン接地のM
ESFET23aに入力され、２個の信号に電力分割された後、
分割された各信号が出力スロット線路51,52に出力され
る。また、この分岐回路の高周波等価回路は第３図
（Ａ）の第１の実施例と同様に、第１図のようになり、
第１の実施例と同様の作用と効果を有する。

第３の実施例 第５図は本発明の第３の実施例である入力スロット線路
54と出力コプレナ線路7,9間の分岐回路のマイクロ波モ
ノリシック集積回路の平面図であり、第５図において、
上述の図面と同一のものについては同一の符号を付して
いる。

この分岐回路が第３図（Ａ）の第１の実施例と異なるの
は、基板１の入力側において、 （１）入力コプレナ線路４が入力スロット線路54にとっ
て代わったこと、並びに、 （２）上記（１）によって接地導体2aがMESFET22の図上
上側のみの半導体基板１上に形成されたことである。以
下、上記相違点について詳細に説明する。

第５図において、基板１の出力側は第３図（Ａ）の第１
の実施例と同様に形成される。また、基板１の入力側に
おいて、MESFET22、接地導体2b、導体33、抵抗体36、導
体38a、MIMキャパシタ39,抵抗体37及び接続用ブリッジ
導体10aが第１の実施例と同様に形成され、さらに、接
地導体2aがMESFET22の図上上側のみの半導体基板１上に
第１の実施例と同様に形成される。なお、接地導体2aは
ゲート電極31と接続されない。

MESFET22の図上下側及び左下側の半導体基板１上に、導
体53が接地導体2bと所定間隔l₅だけ離れてかつソース電
極32と一体的に形成される。導体53の平面形状はMESFET
22のゲート幅w₁と平行しかつ互いに平行する２辺を有す
る略台形形状であって、ゲート幅w₁方向と平行する一辺
がソース電極32のゲート幅w₁方向の辺と接続される。こ
こで、導体53と接地導体2bによって入力スロット線路54
を構成している。この分岐回路は第２図の回路に対応
し、入力スロット線路54に入力された信号は、ゲート接
地のMESFET22、結合用MIMキャパシタ35を介してドレイ
ン接地のMESFET23に入力され、２個の信号に電力分割さ
れた後、分割された各信号が出力コプレナ線路7,9に出
力される。

また、この分岐回路の高周波等価回路は第３図（Ａ）の
第１の実施例と同様に第１図のようになり、第１の実施
例と同様の作用と効果を有する。

第４の実施例 第６図は本発明の第４の実施例である入力スロット線路
54と出力スロット線路51,52間の分岐回路のマイクロ波
モノリシック集積回路の平面図であり、第６図におい
て、上述の図面と同一のものについては同一の符号を付
している。

この分岐回路においては、基板１の入力側が第５図の第
３の実施例と同様に形成され、一方、基板１の出力側が
第４図（Ａ）の第２の実施例と同様に形成される。

以上のように構成された分岐回路は第２図の回路に対応
し、入力スロット線路54に入力された信号は、ゲート接
地のMESFET22、結合用MIMキャパシタ35を介してドレイ
ン接地のMESFET23aに入力され、２個の信号に電力分割
された後、分割された各信号が出力スロット線路51,52
に出力される。

また、この分岐回路の高周波等価回路は第３図（Ａ）の
第１の実施例と同様に第１図のようになり、第１の実施
例と同様の作用と効果を有する。

他の実施例 以上の実施例において、増幅及びインピーダンス整合を
行う能動素子としてMESFETを用いているが、これに限ら
ず、その他の種類のFETを用いてもよい。また、入出力
線路としてスロット線路及びコプレナ線路を用いている
が、これに限らず、マイクロストリップ線路等のその他
のマイクロ波線路を用いてもよい。さらに、分岐出力側
のマイクロ波線路形式が同じ場合について説明したが、
これに限らず、分岐出力側のマイクロ波線路形式が異な
ってもよい。

以上の実施例において、ドレイン接地の第２のMESFET23
のゲート電極およびソース電極の数をそれぞれ２個とし
て説明したが、これに限らず３個以上としてもよい。さ
らに、MESFET22とMESFET23の連結部は高インピーダンス
であるため、この連結部から複数に分岐して複数のMESF
ET23を接続することにより、多分岐回路を構成してもよ
い。

［発明の効果］ 以上詳述したように本発明によれば、ゲート接地の第１
の電界効果トランジスタと、複数個のゲート電極と複数
個のソース電極を有するドレイン接地の第２の電界効果
トランジスタを縦続接続してので、入力マイクロ波線路
に入力されたマイクロ波信号が複数個の信号に電力分割
され、分割された各信号が複数個の出力マイクロ波線路
に出力されるマイクロ波分岐回路装置を構成することが
できる。

ここで、上記第１の電界効果トランジスタ及び上記第２
の電界効果トランジスタにおいてはそれぞれ、ソース電
極とドレイン電極間、並びに複数個のゲート電極と複数
個のソース電極間及び複数個のソース電極間が電気的に
分離されているので、上記入力マイクロ波線路と上記複
数個の出力マイクロ波線路間、及び上記複数個の出力マ
イクロ波線路間が電気的に分離される。また、上記第１
の電界効果トランジスタと上記第２の電界効果トランジ
スタがインピーダンス変換作用を有するので、上記入力
マイクロ波線路と上記複数個のマイクロ波線路間でイン
ピーダンス整合がとれる。さらに、上記マイクロ波分岐
回路装置は２個の電界効果トランジスタのみで構成さ
れ、第２の従来例のように1/4波長の長さを必要としな
いので、第２の従来例に比較して小型化することができ
る。

従って、入出力間及び複数の出力間が電気的に分離され
かつ入出力間のインピーダンス整合がとれ、しかも従来
例に比較して小型化されたマイクロ波分岐回路装置を実
現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるFETを用いたマイクロ
波分岐回路の基本回路の回路図、 第２図は第１図の回路にFET用バイアス端子を設けたマ
イクロ波分岐回路の回路図、 第３図（Ａ）、第４図（Ａ）、第５図及び第６図はそれ
ぞれ本発明の第１ないし第４の実施例の分岐回路のマイ
クロ波モノリシック集積回路の平面図、 第３図（Ｂ）は第３図（Ａ）のＢ−Ｂ′線の縦断面図、 第３図（Ｃ）は第３図（Ａ）のＣ−Ｃ′線の縦断面図、 第３図（Ｄ）は第３図（Ａ）のＤ−Ｄ′線の縦断面図、 第４図（Ｂ）は第４図（Ａ）のＥ−Ｅ′線の縦断面図、 第７図（Ａ）は第１の従来例の分岐回路の平面図、 第７図（Ｂ）は第７図（Ａ）のＡ−Ａ′線の縦断面図、 第８図は第２の従来例のウイルキンソン型分岐回路の平
面図である。 １…半導体基板、 4,7,9…コプレナ線路、 22,23…ショットキーゲート型電界効果トランジスタ（M
ESFET）、 14a,14b,32…ソース電極、 15a,15b,31…ゲート電極、 16,16a,16b,30…ドレイン電極、 51,52,54…スロット線路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 相川 正義 京都府相楽郡精華町大字乾谷小字三平谷５ 番地 株式会社エイ・ティ・アール光電波 通信研究所内 (56)参考文献 特開 昭57−157548（ＪＰ，Ａ) 実開 昭55−51522（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】ソース電極が入力マイクロ波線路に接続さ
   れるゲート接地の第１の電界効果トランジスタと、 上記第１の電界効果トランジスタのドレイン電極に複数
   個のゲート電極が接続されるとともに、複数個のソース
   電極がそれぞれ複数個の出力マイクロ波線路に接続され
   るドレイン接地の第２の電界効果トランジスタとを備え
   たことを特徴とするマイクロ波分岐回路装置。