JPS63187702A - インピ−ダンス変換装置 - Google Patents
インピ−ダンス変換装置Info
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- JPS63187702A JPS63187702A JP2163387A JP2163387A JPS63187702A JP S63187702 A JPS63187702 A JP S63187702A JP 2163387 A JP2163387 A JP 2163387A JP 2163387 A JP2163387 A JP 2163387A JP S63187702 A JPS63187702 A JP S63187702A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、特性インピーダンスの異なるマイクロ波線路
間を接続するインピーダンス変換装置に関する。以下、
マイクロ波線路とは、概ね10112以上の周波数の信
号を伝送するだめの線路であって、コプレナー線路又は
スロット線路等の共平面線路、並びにマイクロストリッ
プ線路等をいう。
間を接続するインピーダンス変換装置に関する。以下、
マイクロ波線路とは、概ね10112以上の周波数の信
号を伝送するだめの線路であって、コプレナー線路又は
スロット線路等の共平面線路、並びにマイクロストリッ
プ線路等をいう。
[従来の技術]
第6図は特性インピーダンスの異なるマイクロストリッ
プ線路間を接続するインピーダンス変換回路の平面図で
ある。第6図において、下表面に接地導体(図示U・ず
)が形成された誘電体基板10の上表面上に、幅g1の
人力マイクロストリップ線路11と幅Ct(>C+)の
出力マイクロストリップ線路12が形成され、この入力
マイクロストリップ線路IIと出力マイクロストリップ
線路12との間の基板IO上に、幅Q3C(h<(b<
Qt)と1/4波長の長さを有する整合用マイクロスト
リップ線路I3が、線路11及び12と一体的に形成さ
れる。
プ線路間を接続するインピーダンス変換回路の平面図で
ある。第6図において、下表面に接地導体(図示U・ず
)が形成された誘電体基板10の上表面上に、幅g1の
人力マイクロストリップ線路11と幅Ct(>C+)の
出力マイクロストリップ線路12が形成され、この入力
マイクロストリップ線路IIと出力マイクロストリップ
線路12との間の基板IO上に、幅Q3C(h<(b<
Qt)と1/4波長の長さを有する整合用マイクロスト
リップ線路I3が、線路11及び12と一体的に形成さ
れる。
ここで、入出力マイクロストリップ線路11及び12の
各特性インピーダンスをそれぞれZ。、及びZotとず
ろと、整合用マイクロストリップ線路13の特性インピ
ーダンスZ。3が、rτπ77−1なるように幅ρ、を
設定することによって入出力マイクロストリップ線路i
t、12間のインピーダンスの整合をとることができる
。
各特性インピーダンスをそれぞれZ。、及びZotとず
ろと、整合用マイクロストリップ線路13の特性インピ
ーダンスZ。3が、rτπ77−1なるように幅ρ、を
設定することによって入出力マイクロストリップ線路i
t、12間のインピーダンスの整合をとることができる
。
[発明が解決しようとする問題点コ
しかしながら、上述の従来のインピーダンス変換回路に
おいては、整合用マイクロストリップ線路13の長さが
最低1/4波長必要であるため、インピーダンス変換装
置を小型化することができなかった。
おいては、整合用マイクロストリップ線路13の長さが
最低1/4波長必要であるため、インピーダンス変換装
置を小型化することができなかった。
また、この従来の回路は相反回路であるため゛、入出力
の電気的な分前が得られず、例えば出力線路12に接続
された回路から反射がある場合は、その反射波がそのま
ま入力線路IIへ現れることになる。この反射波を除去
するためには更にアイソレータを入出力間に設ける必要
があるという問題点があった。
の電気的な分前が得られず、例えば出力線路12に接続
された回路から反射がある場合は、その反射波がそのま
ま入力線路IIへ現れることになる。この反射波を除去
するためには更にアイソレータを入出力間に設ける必要
があるという問題点があった。
本発明の目的は以上の問題点を解決し、従来の回路に比
較して小型化することができ、しかも人出力マイクロ波
線路間の電気的分離度か良好なインピーダンス変換装置
を提供することにある。
較して小型化することができ、しかも人出力マイクロ波
線路間の電気的分離度か良好なインピーダンス変換装置
を提供することにある。
[問題点を解決するための手段]
本発明は、ソース電極が入力マイクロ波線路に接続され
るゲート接地の第1の電界効果トランジスタと、上記第
1の電界効果トランジスタのドレイン電極にゲート電極
が接続されるとともに、ソース電極か出力マイクロ波線
路に接続されるドレイン接地の第2の電界効果トランジ
スタとを備えたことを特徴とする。
るゲート接地の第1の電界効果トランジスタと、上記第
1の電界効果トランジスタのドレイン電極にゲート電極
が接続されるとともに、ソース電極か出力マイクロ波線
路に接続されるドレイン接地の第2の電界効果トランジ
スタとを備えたことを特徴とする。
[作用コ
以上のように構成することにより、ゲート接地の第1の
電界効果トランジスタとドレイン接地の第2の電界効果
トランジスタが縦続接続され、この縦続接続された2個
の電界効果l・ランジスタ回路によって、入力マイクロ
波線路と出力マイクロ波線路間の各特性インピーダンス
が整合される。
電界効果トランジスタとドレイン接地の第2の電界効果
トランジスタが縦続接続され、この縦続接続された2個
の電界効果l・ランジスタ回路によって、入力マイクロ
波線路と出力マイクロ波線路間の各特性インピーダンス
が整合される。
[実施例]
隻べ肚散
第1図は本発明の一実施例である電界効果トランジスタ
(以下、FETという。)を用いたインピーダンス変換
回路の基本回路の回路図である。第1図において、特性
インピーダンスZ。、を有する入力マイクロ波線路2【
が相互コンダクタンスgm、を有するゲート接地のF’
E’l’22のソースに接続され、該FET22のドレ
インが抵抗値Rの利得調整用抵抗23を介してアースに
接続されるとともに、相互コンダクタンスgmtを有す
るドレイン接地のri’ E ’l’ 24のゲートに
接続される。さらに、該F’ET24のソースが特性イ
ンピーダンスZO2を有する出力マイクロ波線路25に
接続される。
(以下、FETという。)を用いたインピーダンス変換
回路の基本回路の回路図である。第1図において、特性
インピーダンスZ。、を有する入力マイクロ波線路2【
が相互コンダクタンスgm、を有するゲート接地のF’
E’l’22のソースに接続され、該FET22のドレ
インが抵抗値Rの利得調整用抵抗23を介してアースに
接続されるとともに、相互コンダクタンスgmtを有す
るドレイン接地のri’ E ’l’ 24のゲートに
接続される。さらに、該F’ET24のソースが特性イ
ンピーダンスZO2を有する出力マイクロ波線路25に
接続される。
ここで、I?’ET22及び24を相互コンダクタンス
のみで記述可能な理想的なPETであると考えろと、第
1図の回路のSパラメータは次式のようになる。
のみで記述可能な理想的なPETであると考えろと、第
1図の回路のSパラメータは次式のようになる。
S、、= O・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・(2)さらに、glL Zo
+=gmtZot= 1となるようにゲート接地のFE
T22およびドレイン接地のFET24の各ゲート幅を
設定すると、上記各Sパラメータは次式のようになる。
・・・・・・・・・・・・(2)さらに、glL Zo
+=gmtZot= 1となるようにゲート接地のFE
T22およびドレイン接地のFET24の各ゲート幅を
設定すると、上記各Sパラメータは次式のようになる。
S +1= S It= S tt= O・・・・・・
・・・・・・・・・・・・・・・(5)St+=□ ・
・・・・・・・・・・・・・・・・・(6)2r書源■ このように、gm;Zo+=gnltZot= 1と設
定されtこゲート接地のFET22およびドレイン接地
の1? E T 24を縦続接続することにより、次の
ような効果が有る。
・・・・・・・・・・・・・・・(5)St+=□ ・
・・・・・・・・・・・・・・・・・(6)2r書源■ このように、gm;Zo+=gnltZot= 1と設
定されtこゲート接地のFET22およびドレイン接地
の1? E T 24を縦続接続することにより、次の
ような効果が有る。
(1)人ツノ端反射係数S11及び出力端反射係数S!
tがゼロとなるので、入出力線路間のインピーダンス整
合がとれろ。
tがゼロとなるので、入出力線路間のインピーダンス整
合がとれろ。
(2)逆方向伝達係数81.がゼロとなるので、入出力
線路間の電気的分離を行うことができる。
線路間の電気的分離を行うことができる。
(3)正方向伝達係数S□が上記(6)式のように表わ
すことができるので、抵抗23の抵抗値Rを変化するこ
とにより増幅利得を調整できる。なお、抵抗23は利得
制御および広帯域化のために設けてあり、この抵抗23
の抵抗値Rを無限大とし、すなわち抵抗23を取り除い
ても、このインピーダンス変換回路は、上記(1)およ
び(2)の効果を・有する。
すことができるので、抵抗23の抵抗値Rを変化するこ
とにより増幅利得を調整できる。なお、抵抗23は利得
制御および広帯域化のために設けてあり、この抵抗23
の抵抗値Rを無限大とし、すなわち抵抗23を取り除い
ても、このインピーダンス変換回路は、上記(1)およ
び(2)の効果を・有する。
さらに、入出力マイクロ波線路21及び25間の間隔は
、従来例のように1/4波長の長さを必要とせず、FE
T22,24並びに抵抗23 テ1M成される回路を一
般に小型化することかできる。
、従来例のように1/4波長の長さを必要とせず、FE
T22,24並びに抵抗23 テ1M成される回路を一
般に小型化することかできる。
特に、上記回路をモノリシック化すれば、該インピーダ
ンス変換回路を従来例に比較して大幅に小型化すること
ができる。
ンス変換回路を従来例に比較して大幅に小型化すること
ができる。
第1の実施例
第2図は本発明の第1の実施例である入出力マイクロス
トリップ線路のインピーダンス変換のためのハイブリッ
ド集積回路の平面図であり、第2図において第1図と同
一のものについては同一の符号を付している。
トリップ線路のインピーダンス変換のためのハイブリッ
ド集積回路の平面図であり、第2図において第1図と同
一のものについては同一の符号を付している。
第2図において、下表面に接地導体(図示せず)が形成
された誘電体基板10の上表面上に、幅乙のマイクロス
トリップ線路!■と幅C1のマイクロストリップ線路1
2が各線路11.+2の長手方向に所定間隔だ()離れ
て形成される。この線路11及び12の各端部11a及
び12a間の基板!0」二に、それぞれ所定間隔だけ離
れて略正方形状の導体15及び17が形成され、導体1
5と17間が直流カット用デツプキャパシタ33を介し
て接続される。線路11の端部11aと導体I5の間の
2上板10上に、パッケージに封入されたF E ’1
’ 3Iが載置され、また導・体17と線路12の端部
12aの間の基板IO上に、パッケージに封入されたP
I℃i’ 32が1載置される。
された誘電体基板10の上表面上に、幅乙のマイクロス
トリップ線路!■と幅C1のマイクロストリップ線路1
2が各線路11.+2の長手方向に所定間隔だ()離れ
て形成される。この線路11及び12の各端部11a及
び12a間の基板!0」二に、それぞれ所定間隔だけ離
れて略正方形状の導体15及び17が形成され、導体1
5と17間が直流カット用デツプキャパシタ33を介し
て接続される。線路11の端部11aと導体I5の間の
2上板10上に、パッケージに封入されたF E ’1
’ 3Iが載置され、また導・体17と線路12の端部
12aの間の基板IO上に、パッケージに封入されたP
I℃i’ 32が1載置される。
導体15及びFET32の図面下側の基板10上に、そ
れぞれ導体16及び18が形成され、FE’r31及び
導体17の図面下側にそれぞれ突出した突出部14a及
び14bを有する接地導体14が、PE’l”31及び
32並びに導体16及び18の図面下側の基板IO上に
形成される。この接地導体14は所定の接続線(図示U
・ず)を介して基板IOの下表面に形成された接地導体
に接続される。
れぞれ導体16及び18が形成され、FE’r31及び
導体17の図面下側にそれぞれ突出した突出部14a及
び14bを有する接地導体14が、PE’l”31及び
32並びに導体16及び18の図面下側の基板IO上に
形成される。この接地導体14は所定の接続線(図示U
・ず)を介して基板IOの下表面に形成された接地導体
に接続される。
また、導体16及び18にそれぞれドレインバイアス供
給用端子38及び39が接続される。
給用端子38及び39が接続される。
FE’l”31のソース端子か線路11の端部11aに
接続され、またFE’l’31のドレイン端子が導体1
5に接続され、さらにFE’r31のゲート端子が接地
導体14の突出部14aに接続される。
接続され、またFE’l’31のドレイン端子が導体1
5に接続され、さらにFE’r31のゲート端子が接地
導体14の突出部14aに接続される。
導体!5がデツプ抵抗36を介して導体16に接続され
、導体16が高周波バイパス用チップキャパシタ34を
介して接地導体14に接続される。
、導体16が高周波バイパス用チップキャパシタ34を
介して接地導体14に接続される。
また、導体15が直流カット用チップキャパシタ33を
介して導体17に接続される。さらに、導体17がデツ
プ抵抗37を介して接地導体I4の突出部14bに接続
され、導体18が高周波バイパス用チップキャパシタ3
5を介して接地導体14に接続される。
介して導体17に接続される。さらに、導体17がデツ
プ抵抗37を介して接地導体I4の突出部14bに接続
され、導体18が高周波バイパス用チップキャパシタ3
5を介して接地導体14に接続される。
FET32のゲート端子が導体17に接続され、また、
該1?’ E’I’ 32のドレイン端子が導体18に
接続され、さらに、該FE’r32のソース端子が線路
12の端部12aに接続される。
該1?’ E’I’ 32のドレイン端子が導体18に
接続され、さらに、該FE’r32のソース端子が線路
12の端部12aに接続される。
以上のように構成することにより、FET31のドレイ
ンがチップ抵抗36及びチップキャパシタ34を介して
高周波的に接地され、またFET32のドレインがチッ
プキャパシタ35を介して高周波的に接地される。人力
マイクロストリップ線路11に入力された信号がFET
31、チップキャパシタ33及びF E ’I” 32
を介して出力マイクロストリップ線路12に出力される
。ここで、第2図のハイブリッド集積回路の高周波等価
回路は、第1図のようになり、1;’E’I’31およ
びFE’1’ 32の相互コンダクタンスをglLZa
+=gmtZot=1のように設定することにより、上
述のように、入出力線路II及び12間のインピーダン
ス整合がとれ、特性インピーダンスの異なる人出力線路
11及び12間のインピーダンス変換を行うことができ
る。また、入出力線路11及び12間に、信号が一方向
しか伝達されない2個のFET31゜32にてなるF
E ’I”回路を挿入しているので、入出力線路11及
び12間の電気的な分離度が良好なインピーダンス変換
回路が得られる。
ンがチップ抵抗36及びチップキャパシタ34を介して
高周波的に接地され、またFET32のドレインがチッ
プキャパシタ35を介して高周波的に接地される。人力
マイクロストリップ線路11に入力された信号がFET
31、チップキャパシタ33及びF E ’I” 32
を介して出力マイクロストリップ線路12に出力される
。ここで、第2図のハイブリッド集積回路の高周波等価
回路は、第1図のようになり、1;’E’I’31およ
びFE’1’ 32の相互コンダクタンスをglLZa
+=gmtZot=1のように設定することにより、上
述のように、入出力線路II及び12間のインピーダン
ス整合がとれ、特性インピーダンスの異なる人出力線路
11及び12間のインピーダンス変換を行うことができ
る。また、入出力線路11及び12間に、信号が一方向
しか伝達されない2個のFET31゜32にてなるF
E ’I”回路を挿入しているので、入出力線路11及
び12間の電気的な分離度が良好なインピーダンス変換
回路が得られる。
さらに、本回路における入出力線路11,12間の間隔
は、従来例のように1/4波長の長さを必要としないの
で、I”E’l” 31.32 、チップキャパシタ3
3並びに導体15.17から構成される回路を小型化す
ることにより、該インピーダンス変換回路を従来例に比
較して小型化することができる。
は、従来例のように1/4波長の長さを必要としないの
で、I”E’l” 31.32 、チップキャパシタ3
3並びに導体15.17から構成される回路を小型化す
ることにより、該インピーダンス変換回路を従来例に比
較して小型化することができる。
なお、本実施例では、FET31およびFET32間を
近接配置して集中定数的に接続しているが、マイクロ波
線路を介して接続することも可能である。このことは、
以下の実施例でも同様である。
近接配置して集中定数的に接続しているが、マイクロ波
線路を介して接続することも可能である。このことは、
以下の実施例でも同様である。
第2の実施例
第3図(A)は本発明の第2の実施例である入山力マイ
クロストリップ線路11及び12間のインピーダンス変
換のためのモノリシック集積回路の平面図、第3図(I
3)は第3図(A)のA−A’ 線の縦断面図、第3図
(C)は第3図(A)のB−n’線の縦断面図である。
クロストリップ線路11及び12間のインピーダンス変
換のためのモノリシック集積回路の平面図、第3図(I
3)は第3図(A)のA−A’ 線の縦断面図、第3図
(C)は第3図(A)のB−n’線の縦断面図である。
この第3図(A)、([3)及び(C)において、上述
の図面と同一のらのについては同一の符号を付している
。
の図面と同一のらのについては同一の符号を付している
。
第3図(A)、(B)及び(c)において、長方形状の
半絶縁性GaAs半導体基板40の下表面上に接地導体
60が形成される。この半導体基板4oの図上左側の略
中央位置であって金属−半導体電界効果トランジスタ(
以下、MESFETという。)4Iが形成される位置の
全面上に、半導体基板40の上表面から不純物イオンを
注入して動作層45を形成する。MlシSFE’r41
のゲート電極42か上記動作層45の略中央位置に導体
61と一体的に形成され、ここで、該ゲート電極42の
平面形状は長手のゲート幅w1とゲート長g1の2辺を
aする長方形状である。さらに、ソース7[i極43及
びドレイン電極44が、上記ゲート電極42を間にはさ
んで、それぞれゲート電極42と所定の間隔だけ離れて
、上記動作層45上にそれぞれ入力マイクロストリップ
線路の導体11及び導体62と一体的に形成される。こ
こで、ソース電極43及びドレイン7[i極411の各
平面形状は長方形状であって、該電極43及び44の長
手方向の辺が上記ゲートTL極42のゲート幅W、方向
の辺と平行している。
半絶縁性GaAs半導体基板40の下表面上に接地導体
60が形成される。この半導体基板4oの図上左側の略
中央位置であって金属−半導体電界効果トランジスタ(
以下、MESFETという。)4Iが形成される位置の
全面上に、半導体基板40の上表面から不純物イオンを
注入して動作層45を形成する。MlシSFE’r41
のゲート電極42か上記動作層45の略中央位置に導体
61と一体的に形成され、ここで、該ゲート電極42の
平面形状は長手のゲート幅w1とゲート長g1の2辺を
aする長方形状である。さらに、ソース7[i極43及
びドレイン電極44が、上記ゲート電極42を間にはさ
んで、それぞれゲート電極42と所定の間隔だけ離れて
、上記動作層45上にそれぞれ入力マイクロストリップ
線路の導体11及び導体62と一体的に形成される。こ
こで、ソース電極43及びドレイン7[i極411の各
平面形状は長方形状であって、該電極43及び44の長
手方向の辺が上記ゲートTL極42のゲート幅W、方向
の辺と平行している。
半導体基板40内の動作層45上に以上のように公知の
方法で形成されたゲート電極42、ソース電極43及び
ドレイン電極44によって、MES[?’E’l”41
を構成している。
方法で形成されたゲート電極42、ソース電極43及び
ドレイン電極44によって、MES[?’E’l”41
を構成している。
また、MESF’ET41の図上右下側の位置の半導体
基板40の動作層55上にMESFET4Iと同様にゲ
ート電極52、ソース電極53及びドレイン電極54を
備えるMESPET51が形成される。ここで、ゲート
7ff極52の平面形状は長手のゲート幅Wtとゲート
長g、の2辺を有する長方形状であり、ソース電極53
及びドレイン電極54は、動作層55上にそれぞれ出力
マイクロストリップ線路の導体12及び導体66と一体
的に形成される。
基板40の動作層55上にMESFET4Iと同様にゲ
ート電極52、ソース電極53及びドレイン電極54を
備えるMESPET51が形成される。ここで、ゲート
7ff極52の平面形状は長手のゲート幅Wtとゲート
長g、の2辺を有する長方形状であり、ソース電極53
及びドレイン電極54は、動作層55上にそれぞれ出力
マイクロストリップ線路の導体12及び導体66と一体
的に形成される。
入力マイクロストリップ線路の導体11h<MESr;
’E’r41のソースTi極43の図上上側ニソース電
極43と一体的に形成され、この導体11の平面形状は
ゲート幅w、の方向の幅g、と長手の辺を有する長方形
状である。ここで、この導体11の幅乙の一辺がソース
電極43のゲート幅w1方向の辺の中央部分と接続され
る。接地導体61が、MESFE’l’41のゲート電
極42及びドレイン電極44の図上左側及び下側、並び
にMESFET51のドレイン電極54の下側の半導体
基板40の縁端部にゲート電極42と一体的に形成され
、この接地導体6Iは所定の接続線(図示口゛ず)を介
して接地導体60と接続される。なお、ここで接地導体
61と接地導体60間を公知のバイアホールに形成され
た導体を介して接続するようにしてらよい。
’E’r41のソースTi極43の図上上側ニソース電
極43と一体的に形成され、この導体11の平面形状は
ゲート幅w、の方向の幅g、と長手の辺を有する長方形
状である。ここで、この導体11の幅乙の一辺がソース
電極43のゲート幅w1方向の辺の中央部分と接続され
る。接地導体61が、MESFE’l’41のゲート電
極42及びドレイン電極44の図上左側及び下側、並び
にMESFET51のドレイン電極54の下側の半導体
基板40の縁端部にゲート電極42と一体的に形成され
、この接地導体6Iは所定の接続線(図示口゛ず)を介
して接地導体60と接続される。なお、ここで接地導体
61と接地導体60間を公知のバイアホールに形成され
た導体を介して接続するようにしてらよい。
導体62が、ドレイン電極44の図上下側及び右・下側
の半導体基板40上にドレイン電極44と一体的に形成
される。この導体62の平面形状は2個の長方形を組み
合わせたL字形であって、ゲート幅w1の幅を有するM
ESPET41側の長方形部62aとMESF’E’l
’51側の長方形部62bから構成される。導体62の
長方形部62aの図上下側の接地導体61上及び接地導
体61の近傍部分の半導体基板40上に、長方形状の誘
電体にてなる絶縁体層64が形成され、さらに該絶縁体
層64と導体62の長方形部62aとの間の絶縁体層6
4の近傍部分の半導体基板40上、並びに絶縁体層64
上に、導体63が形成される。この導体63、絶縁体層
64及び接地導体6Iにより、金属−絶縁体−金属キャ
パシタ(以下、MIM”l−ヤバシタという。)68を
構成している。この導体63にバイアス接続端子38が
接続される。
の半導体基板40上にドレイン電極44と一体的に形成
される。この導体62の平面形状は2個の長方形を組み
合わせたL字形であって、ゲート幅w1の幅を有するM
ESPET41側の長方形部62aとMESF’E’l
’51側の長方形部62bから構成される。導体62の
長方形部62aの図上下側の接地導体61上及び接地導
体61の近傍部分の半導体基板40上に、長方形状の誘
電体にてなる絶縁体層64が形成され、さらに該絶縁体
層64と導体62の長方形部62aとの間の絶縁体層6
4の近傍部分の半導体基板40上、並びに絶縁体層64
上に、導体63が形成される。この導体63、絶縁体層
64及び接地導体6Iにより、金属−絶縁体−金属キャ
パシタ(以下、MIM”l−ヤバシタという。)68を
構成している。この導体63にバイアス接続端子38が
接続される。
導体63の半導体基板40上の端部63aから導体62
の長方形部f32aの図上下側端部G2aaまでの半導
体基板40内に予め不純物イオンが注入され、これによ
って抵抗体46が形成される。
の長方形部f32aの図上下側端部G2aaまでの半導
体基板40内に予め不純物イオンが注入され、これによ
って抵抗体46が形成される。
従って、導体62が抵抗体4G、導体63、絶縁体層6
4を介して接地導体61に接続される。
4を介して接地導体61に接続される。
導体62の長方形部62bの端部の下側であって半導体
基板40上に、長方形状の導体65がMESI;’ET
51のゲート電極52と一体的に形成され、ここで、導
体65はゲート電極52のゲート長g、の一辺と接続さ
れる。この導体65と導体62の長方形部62bとの間
に誘電体にてなる絶縁体層(図示せず)が形成され、こ
の絶縁体層、導体62及び65によってM I Mキャ
パシタ70を+lllff成している。従って、導体6
2が絶縁体層を介して導体65に接続される。
基板40上に、長方形状の導体65がMESI;’ET
51のゲート電極52と一体的に形成され、ここで、導
体65はゲート電極52のゲート長g、の一辺と接続さ
れる。この導体65と導体62の長方形部62bとの間
に誘電体にてなる絶縁体層(図示せず)が形成され、こ
の絶縁体層、導体62及び65によってM I Mキャ
パシタ70を+lllff成している。従って、導体6
2が絶縁体層を介して導体65に接続される。
導体65の図上下側端部65aから接地導体61の上記
端部G5a側の近傍部分61aまでの半導体基板40内
に予め不純物イオンが注入され、これによって低抗体4
7が形成される。従って、導体65が低抗体47を介し
て接地導体6Iに接続される。
端部G5a側の近傍部分61aまでの半導体基板40内
に予め不純物イオンが注入され、これによって低抗体4
7が形成される。従って、導体65が低抗体47を介し
て接地導体6Iに接続される。
MESF’ET51のドレイン電極54の図」二下側の
接地導体61上並びに該接地導体61とドレイン7Ll
極54との間の半導体基板40上に、誘電体にてなる絶
縁体層67か形成され、さらに、ゲート幅W、を有する
長方形状の導体66がこの絶縁体層67上にドレイン電
極54と一体的に形成される。この導体6G、絶縁体層
67及び接地導体61によってMIMキャパシタ69を
形成しており、これによって、MESFET51のドレ
イン電極54が導体66及び絶縁体層67を介して接地
導体61に接続される。さらに、この導体66にバイア
ス接続端子39が接続される。
接地導体61上並びに該接地導体61とドレイン7Ll
極54との間の半導体基板40上に、誘電体にてなる絶
縁体層67か形成され、さらに、ゲート幅W、を有する
長方形状の導体66がこの絶縁体層67上にドレイン電
極54と一体的に形成される。この導体6G、絶縁体層
67及び接地導体61によってMIMキャパシタ69を
形成しており、これによって、MESFET51のドレ
イン電極54が導体66及び絶縁体層67を介して接地
導体61に接続される。さらに、この導体66にバイア
ス接続端子39が接続される。
出力マイクロストリップ線路の導体12が、ソース電極
53の図上上側及び右上側の半導体7;H板40上にソ
ース電極53と一体的に形成されろ。
53の図上上側及び右上側の半導体7;H板40上にソ
ース電極53と一体的に形成されろ。
ここで、導体12の平面形状はゲート長g、方向の幅Q
2を有する略長方形状であって、該導体12のゲート幅
W、方向の辺の一部がソースTLi53と接続され、良
好な入出力の電気的分離を得るために導体12の導体l
l側の部分が可能な限り導体Ilと離れるようにカット
された形状となっている。
2を有する略長方形状であって、該導体12のゲート幅
W、方向の辺の一部がソースTLi53と接続され、良
好な入出力の電気的分離を得るために導体12の導体l
l側の部分が可能な限り導体Ilと離れるようにカット
された形状となっている。
従って、導体I2がソース電極53と接続され、幅g、
を有する導体12がこのインピーダンス変換回路の出ツ
ノマイクロストリップ線路として用いられる。
を有する導体12がこのインピーダンス変換回路の出ツ
ノマイクロストリップ線路として用いられる。
以上のように構成ずろことにより、特性インピーダンス
の異なる入出力マイクロストリップ線路11及び12間
のインピーダンス変換回路を構成ずろことができるとと
もに、この第2の実施例のモノリシック集積回路の高周
波等価回路は第1図のようになり、上述の第1の実施例
と同様の効果を有する。
の異なる入出力マイクロストリップ線路11及び12間
のインピーダンス変換回路を構成ずろことができるとと
もに、この第2の実施例のモノリシック集積回路の高周
波等価回路は第1図のようになり、上述の第1の実施例
と同様の効果を有する。
第3の実施例
第4図(A)は本発明の第3の実施例である入出力コプ
レナー線路71及び72のインピーダンス変換のための
モノリシック集積回路の平面図であり、第4図CEJ3
)は第4図(A)のC−C″線の縦断面図である。なお
、第4図(A)の八−Δ′線の縦断面図は、接地導体6
0が形成されず、導体11が導体73となることを除い
て第3図(I3)と同様である。この第4図(A)及び
(B)において、」二連の図面と同一のものについては
同一の符号を付している。
レナー線路71及び72のインピーダンス変換のための
モノリシック集積回路の平面図であり、第4図CEJ3
)は第4図(A)のC−C″線の縦断面図である。なお
、第4図(A)の八−Δ′線の縦断面図は、接地導体6
0が形成されず、導体11が導体73となることを除い
て第3図(I3)と同様である。この第4図(A)及び
(B)において、」二連の図面と同一のものについては
同一の符号を付している。
この第3の実施例の回路が第2の実施例の回路と異なる
のは、 (1)入出力マイクロストリップ線路11及びI2が人
出力コプレナー線路7I及び72にとって代わったこと
、 (2)ME S F E’l” 51が、2個のゲート
?Ii極52a、52b、2個のドレイン電極54a、
54b並びにソース電極52aを有するM E S F
E 1’ 51 aにとって代わったこと、 (3)上記(1)によって導体11が導体73にとって
代わり、また、導体12が導体75にとって代わり、さ
らに接地導体61が接地導体74a及び711bにとっ
て代わったこと、 (4)上記(2)によって2個のドレイン電極54a。
のは、 (1)入出力マイクロストリップ線路11及びI2が人
出力コプレナー線路7I及び72にとって代わったこと
、 (2)ME S F E’l” 51が、2個のゲート
?Ii極52a、52b、2個のドレイン電極54a、
54b並びにソース電極52aを有するM E S F
E 1’ 51 aにとって代わったこと、 (3)上記(1)によって導体11が導体73にとって
代わり、また、導体12が導体75にとって代わり、さ
らに接地導体61が接地導体74a及び711bにとっ
て代わったこと、 (4)上記(2)によって2個のドレイン電極54a。
54bにそれぞれ接続される2個のMIMキャパシタ6
9a及び69bが形成されたこと、並びに(5)半導体
基板40の下表面に接地導体6oが形成されないことで
ある。以下、上記の相違点について詳細に説明する。
9a及び69bが形成されたこと、並びに(5)半導体
基板40の下表面に接地導体6oが形成されないことで
ある。以下、上記の相違点について詳細に説明する。
導体73が、MESFE’r41のソース電極43の図
上上側の半導体基板40上にソース電極43と一体的に
形成され、この導体73の平面形状はゲート幅w1方向
の幅a、と長手の辺を有する長方形状である。ここで、
この導体73の幅Q3の一辺がソース電極43のゲート
幅w1方向の辺の中央部分と接続される。接地導体74
aが、半導体基板40の図上左端縁部及びMESFE’
rl +及び51aの下側全面上にゲート電極42及び
接地導体74bと一体的にかつ導体73.75及び接地
導体74bと共平面関係で形成される。この接地導体7
4aは導体73と所定の間隔g、たけ離れて形成される
とと乙に、ゲート電極42のゲート長g+方向の一辺と
接続される。
上上側の半導体基板40上にソース電極43と一体的に
形成され、この導体73の平面形状はゲート幅w1方向
の幅a、と長手の辺を有する長方形状である。ここで、
この導体73の幅Q3の一辺がソース電極43のゲート
幅w1方向の辺の中央部分と接続される。接地導体74
aが、半導体基板40の図上左端縁部及びMESFE’
rl +及び51aの下側全面上にゲート電極42及び
接地導体74bと一体的にかつ導体73.75及び接地
導体74bと共平面関係で形成される。この接地導体7
4aは導体73と所定の間隔g、たけ離れて形成される
とと乙に、ゲート電極42のゲート長g+方向の一辺と
接続される。
また第3図([3)と同(、pに、MESFET41の
ドレイン電極44の図上下側の接地導体61上に絶縁体
層64が形成され、導体63、絶縁体層64及び接地導
体74aによってMIMキャパシタ68を構成している
。
ドレイン電極44の図上下側の接地導体61上に絶縁体
層64が形成され、導体63、絶縁体層64及び接地導
体74aによってMIMキャパシタ68を構成している
。
さらに、接地導体74bがMESFE’l’41の図」
二右側及びMESI;’Ei’51aの上側の半導体基
板40上に、ゲート電極42及び接地導体74aと一体
的にかつ導体73.75及び接地導体74aと共平面関
係で形成される。この接地導体74bは、導体73と所
定の間隔a4だけ離れて形成されるととらに、ゲート電
極42のゲート長g、方向の他辺と接続されろ。ここで
、上述の導体73と接地導体74a及び74bによって
人力コプレナー線路71を+1−1成している。
二右側及びMESI;’Ei’51aの上側の半導体基
板40上に、ゲート電極42及び接地導体74aと一体
的にかつ導体73.75及び接地導体74aと共平面関
係で形成される。この接地導体74bは、導体73と所
定の間隔a4だけ離れて形成されるととらに、ゲート電
極42のゲート長g、方向の他辺と接続されろ。ここで
、上述の導体73と接地導体74a及び74bによって
人力コプレナー線路71を+1−1成している。
上述の第2の実施例のME S F E ’!” 51
の位置と同一の位置の半導体基板40の上表面から不純
物イオンを注入して動作層55aを形成した後、2個の
ゲート電極52a及び52bが、ソース電極53aか形
成される上記動作層55aの略中央位置からそれぞれ所
定間隔離れて、上記動作層55゜上に導体65と一体的
に形成される。ここで、該ゲート電極52a、52bの
各平面形状は、長手のゲート幅W、の辺とゲート長g、
の辺を自°する長方形状であって、該ゲート電極52a
、52bのゲート幅の辺は出力コプレナー線路72の導
体75の長手方向の辺と平行しており、各ゲート電極5
2a。
の位置と同一の位置の半導体基板40の上表面から不純
物イオンを注入して動作層55aを形成した後、2個の
ゲート電極52a及び52bが、ソース電極53aか形
成される上記動作層55aの略中央位置からそれぞれ所
定間隔離れて、上記動作層55゜上に導体65と一体的
に形成される。ここで、該ゲート電極52a、52bの
各平面形状は、長手のゲート幅W、の辺とゲート長g、
の辺を自°する長方形状であって、該ゲート電極52a
、52bのゲート幅の辺は出力コプレナー線路72の導
体75の長手方向の辺と平行しており、各ゲート電極5
2a。
52bのゲート長g、方向の各−辺が上述の導体65゛
と接続される。
と接続される。
さらに、ソース電極53aが、上記両ゲート電極52a
、52bを間にはさんでかつ所定間隔だけ離れて上記動
作層55a上に導体75と一体的に形成される。該ソー
ス電極53aの平面形状は長方形状であって、該電極5
3aの長手方向の辺が上記ゲートfi+u52aと52
bのゲート幅W、方向の辺と平行している。また、2個
のドレイン電極54a及び54bが、ソース電極53a
が形成された側と反対側である上記両ゲート電極52a
と52bの外側に、それぞれ上記ゲート7IXf’O5
2aと52bと所定間隔離れて上記動作層55a上に、
それぞれ導体G6a及びf3Gbと一体的に形成される
。該ドレイン電極54a、54bの平面形状は長方形状
であって、該電IM54a、54bの長手方向の辺が上
記ゲート11i極52a、52bの長手のゲート幅W。
、52bを間にはさんでかつ所定間隔だけ離れて上記動
作層55a上に導体75と一体的に形成される。該ソー
ス電極53aの平面形状は長方形状であって、該電極5
3aの長手方向の辺が上記ゲートfi+u52aと52
bのゲート幅W、方向の辺と平行している。また、2個
のドレイン電極54a及び54bが、ソース電極53a
が形成された側と反対側である上記両ゲート電極52a
と52bの外側に、それぞれ上記ゲート7IXf’O5
2aと52bと所定間隔離れて上記動作層55a上に、
それぞれ導体G6a及びf3Gbと一体的に形成される
。該ドレイン電極54a、54bの平面形状は長方形状
であって、該電IM54a、54bの長手方向の辺が上
記ゲート11i極52a、52bの長手のゲート幅W。
方向の辺と平行している。
MESFE71’51aのドレイン電極54aの図上下
側及び54bの図面上側の各接地導体74a及び74b
上、並びに該接地導体74a、74bと各ドレイン7t
i極54a、54b間の半導体基板40上に、それぞれ
誘電体にてなる絶縁体層67XI及び67bが形成され
、さらに、ゲート幅W、を有する長方形状の導体66a
及び66bが、それぞれ絶縁体層67a及び67b上に
ドレイン電極54a及び54bと一体的に形成される。
側及び54bの図面上側の各接地導体74a及び74b
上、並びに該接地導体74a、74bと各ドレイン7t
i極54a、54b間の半導体基板40上に、それぞれ
誘電体にてなる絶縁体層67XI及び67bが形成され
、さらに、ゲート幅W、を有する長方形状の導体66a
及び66bが、それぞれ絶縁体層67a及び67b上に
ドレイン電極54a及び54bと一体的に形成される。
この導体66a、絶縁体層(i7a及び接地導体74a
によって、MIMキャパシタG9aを形成しており、こ
れによってMESFE’r51aのドレインm4u54
aが導体66a及び絶縁体層67aを介して接地導体7
4aに接続される。また同様に、MIMキャパシタ69
bが形成され、MESFET51aのドレイン電極54
bが導体66b及び絶縁体層67bを介して接地導体7
4bに接続される。なお、バイアス接続端子39が導体
GGaに接続される。
によって、MIMキャパシタG9aを形成しており、こ
れによってMESFE’r51aのドレインm4u54
aが導体66a及び絶縁体層67aを介して接地導体7
4aに接続される。また同様に、MIMキャパシタ69
bが形成され、MESFET51aのドレイン電極54
bが導体66b及び絶縁体層67bを介して接地導体7
4bに接続される。なお、バイアス接続端子39が導体
GGaに接続される。
またさらに、上記ゲート電極52a、52b、ドレイン
電極54a、54b及びソース電極53aのゲート幅W
、方向の略中央部分及びその近傍の導体66a及び(i
eb上に、例えば5ift、S iN %又はフォトレ
ジスト(この場合は後で除去)にてなる絶縁体層90を
形成した後、絶縁体層90を介してゲートTri極52
a、52b及びソース電極53aと絶縁された接続導体
76が、上記絶縁体層90上及び導体66a及び66b
の該絶縁体層90の近傍部分上に形成され、上記導体6
6a及び66bが該接続導体76を介して電気的に接続
される。
電極54a、54b及びソース電極53aのゲート幅W
、方向の略中央部分及びその近傍の導体66a及び(i
eb上に、例えば5ift、S iN %又はフォトレ
ジスト(この場合は後で除去)にてなる絶縁体層90を
形成した後、絶縁体層90を介してゲートTri極52
a、52b及びソース電極53aと絶縁された接続導体
76が、上記絶縁体層90上及び導体66a及び66b
の該絶縁体層90の近傍部分上に形成され、上記導体6
6a及び66bが該接続導体76を介して電気的に接続
される。
以上のように、半導体基板40内の動作層55a上に公
知の方法で形成された、ドレイン電極54 a、 54
b、ゲート電極52a、52b及びソース電tiu5
3aによ′って、MESFE’l’51aを構成してい
る。
知の方法で形成された、ドレイン電極54 a、 54
b、ゲート電極52a、52b及びソース電tiu5
3aによ′って、MESFE’l’51aを構成してい
る。
導体75が接地導体74a及び74bと所定の間隔Q8
たけ離れてソース71極53aと一体的にかつ接地導体
7’4a、74bと共平面関係で形成される。
たけ離れてソース71極53aと一体的にかつ接地導体
7’4a、74bと共平面関係で形成される。
導体75の平面形状は、所定の幅12.を有する長方形
状であって、該導体75のゲート長g、方向の幅の一辺
がソース71極53aと接続される。この導体75と接
地導体74a及び74bによって、出力コプレナー線路
72を構成している。
状であって、該導体75のゲート長g、方向の幅の一辺
がソース71極53aと接続される。この導体75と接
地導体74a及び74bによって、出力コプレナー線路
72を構成している。
以上のように構成することにより、特性インピーダンス
の異なる人出力コプレナー線路71及び72間のインピ
ーダンス変換回路を構成することができるとともに、こ
の第3の実施例のモノリシック集積回路の高周波回路は
第1図のようになり、上述の第1の実施例と同様の効果
をrTする。
の異なる人出力コプレナー線路71及び72間のインピ
ーダンス変換回路を構成することができるとともに、こ
の第3の実施例のモノリシック集積回路の高周波回路は
第1図のようになり、上述の第1の実施例と同様の効果
をrTする。
第4の実施例
第5図は本発明の第4の実施例である入出カスロット線
路81及び82のインピーダンス変換のためのモノリシ
ック集積回路の平面図であり、この第5図において、上
述の図面と同一の乙のについては同一の符号を付してい
る。
路81及び82のインピーダンス変換のためのモノリシ
ック集積回路の平面図であり、この第5図において、上
述の図面と同一の乙のについては同一の符号を付してい
る。
この第4の実施例の回路が第2の実施例の回路と異なる
のは、 (1)入出力マイクロストリップ線路11及び12が入
出カスロット線路81及び82にとって代わったこと、 (2)上記(1)によって、導体)1が導体83にとっ
て代わり、また導体!2が導体85にとって代わり、さ
らに接地導t、)f、61が接地導体84にとって代わ
ったこと、並びに、 (3)半導体基板40の下表面に接地導体60が形成さ
れないことである。以下、上記の相違点について詳細に
説明する。
のは、 (1)入出力マイクロストリップ線路11及び12が入
出カスロット線路81及び82にとって代わったこと、 (2)上記(1)によって、導体)1が導体83にとっ
て代わり、また導体!2が導体85にとって代わり、さ
らに接地導t、)f、61が接地導体84にとって代わ
ったこと、並びに、 (3)半導体基板40の下表面に接地導体60が形成さ
れないことである。以下、上記の相違点について詳細に
説明する。
導体83が、MESFET41のソース電極43の図上
上側及び左上側の半導体基板40上に接地導体84と所
定間隔Q、たけ離れて、ソース電極43と一体的にかつ
接地導体84と共平面関係で形成される。この導体83
の平面形状は上記間隔a7よりら十分に広いゲート長g
、方向の幅を有する略長方形状であって、良好な人出ツ
ノ分離度を得る小、−1+−I++−4−+7+++1
m +PT11− OCL ’;ahヒ?F mal
h 6ffi h X l・Aに、導体83の図上
右側の一部がカットされた形状である。また、接地導体
84が第2の実施例の接地導体61と同様に形成される
ほか、半導体基板40の図上布下側の縁端部において導
体85と所定の間隔128だけ離れてかつ導体85と共
平面関係で形成される。この導体83と接地導体84に
よって人力スロット線路81を構成している。
上側及び左上側の半導体基板40上に接地導体84と所
定間隔Q、たけ離れて、ソース電極43と一体的にかつ
接地導体84と共平面関係で形成される。この導体83
の平面形状は上記間隔a7よりら十分に広いゲート長g
、方向の幅を有する略長方形状であって、良好な人出ツ
ノ分離度を得る小、−1+−I++−4−+7+++1
m +PT11− OCL ’;ahヒ?F mal
h 6ffi h X l・Aに、導体83の図上
右側の一部がカットされた形状である。また、接地導体
84が第2の実施例の接地導体61と同様に形成される
ほか、半導体基板40の図上布下側の縁端部において導
体85と所定の間隔128だけ離れてかつ導体85と共
平面関係で形成される。この導体83と接地導体84に
よって人力スロット線路81を構成している。
さらに、導体85がソース電極53の図上上側及び右」
二側の半導体基板40上にソース電極53と一体的にか
つ接地導体84と共平面関係で形成される。ここで、導
体85の平面形状は幅allよりも十分に広いゲート長
gt方向の幅を有する略長方形状であって、該導体85
のゲート幅W、方向の辺の一部がソース電極と接続され
、良好な入出力の電気的分離を得るた控に、導体85の
導体83側の部分が可能な限り導体83と離れるように
カットされた形状となっている。この導体85と接地導
体84とで出力スロット線路82を474成している。
二側の半導体基板40上にソース電極53と一体的にか
つ接地導体84と共平面関係で形成される。ここで、導
体85の平面形状は幅allよりも十分に広いゲート長
gt方向の幅を有する略長方形状であって、該導体85
のゲート幅W、方向の辺の一部がソース電極と接続され
、良好な入出力の電気的分離を得るた控に、導体85の
導体83側の部分が可能な限り導体83と離れるように
カットされた形状となっている。この導体85と接地導
体84とで出力スロット線路82を474成している。
以上のように構成することにより、特性インビ−ダンス
の異なる入出カスロット線路8I及び82間のインピー
ダンス変換回路を構成することができるとともに、この
第4の実施例のモノリシック集積回路の高周波回路は第
1図のようになり、上述の第1の実施例と同様の効果を
有する。
の異なる入出カスロット線路8I及び82間のインピー
ダンス変換回路を構成することができるとともに、この
第4の実施例のモノリシック集積回路の高周波回路は第
1図のようになり、上述の第1の実施例と同様の効果を
有する。
以上の第4の実施例において、出力コプレナー線路82
の導体85をMESFET51(7)図上上側に形成し
ているが、これに限らず、より良好な入出力の電気的分
離を得るため、MESFET51のソース電極53とド
レイン電極54をゲート電極52を間にして逆に形成し
、MEST?’ET51の図上上側にMIMキャパシタ
69を介してドレイン電極54に接続される接地導体8
4を形成し、一方、MESFET51の図上下側にソー
ス電極53に接続される導体85を形成するようにして
もよい。
の導体85をMESFET51(7)図上上側に形成し
ているが、これに限らず、より良好な入出力の電気的分
離を得るため、MESFET51のソース電極53とド
レイン電極54をゲート電極52を間にして逆に形成し
、MEST?’ET51の図上上側にMIMキャパシタ
69を介してドレイン電極54に接続される接地導体8
4を形成し、一方、MESFET51の図上下側にソー
ス電極53に接続される導体85を形成するようにして
もよい。
仇Δ蕊籠五
以上の実施例において、インピーダンス変換を行う能動
素子としてMESI?’ETを用いているが、これに限
らず、その他の種類のFETを用いてらよい。また、人
出力線路としてマイクロストリップ線路、スロット線路
又はコプレナー線路を用いているが、これに限らず、そ
の他のマイクロ波線路を用いてもよい。
素子としてMESI?’ETを用いているが、これに限
らず、その他の種類のFETを用いてらよい。また、人
出力線路としてマイクロストリップ線路、スロット線路
又はコプレナー線路を用いているが、これに限らず、そ
の他のマイクロ波線路を用いてもよい。
さらに、以上の実施例において、上記人出力線路を、互
いに特性インピーダンスの異なるマイクロ波線路として
いるが、これに限らず、特性インピーダンスの同一の入
出力マイクロ波線路を用いて上記インピーダンス変換回
路を構成し、上記インピーダンス変換回路を例えばアイ
ソレータとして用いてもよい。
いに特性インピーダンスの異なるマイクロ波線路として
いるが、これに限らず、特性インピーダンスの同一の入
出力マイクロ波線路を用いて上記インピーダンス変換回
路を構成し、上記インピーダンス変換回路を例えばアイ
ソレータとして用いてもよい。
[発明の効果]
以上詳述したように本発明によれば、ゲート接地の第1
の電界効果トランジスタとドレイン接地の第2の電界効
果トランジスタとを縦続接続することによって、入出力
マイクロ波線路間のインピーダンス整合がとれ、かつ入
出力間の電気的分離が良好なマイクロ波線路間のインピ
ーダンス変換回路を実現できる。また、本発明の回路は
入出力間のアイソレータとしての機能を合わ仕持ち、か
つ従来例に比較して極めて小形にできるため、各種モノ
リシックマイクロ波・ミリ波集積回路への応用がきわめ
て有効である。
の電界効果トランジスタとドレイン接地の第2の電界効
果トランジスタとを縦続接続することによって、入出力
マイクロ波線路間のインピーダンス整合がとれ、かつ入
出力間の電気的分離が良好なマイクロ波線路間のインピ
ーダンス変換回路を実現できる。また、本発明の回路は
入出力間のアイソレータとしての機能を合わ仕持ち、か
つ従来例に比較して極めて小形にできるため、各種モノ
リシックマイクロ波・ミリ波集積回路への応用がきわめ
て有効である。
第1図は本発明の一実施例であるPETを用いたインピ
ーダンス変換回路の基本回路の回路図、第2図は本発明
の第1の実施例である入出力マイクロストリップ線路間
のインピーダンス変換のためのハイブリッド集積回路の
平面図、第3図(A)は本発明の第2の実施例である入
出力マイクロストリップ線路間のインピーダンス変換の
ためのモノリシック集積回路の平面図、第3図(I3)
は第3図(A)のΔ−A°線の縦断面図、 第3図(C)は第3図(A)のn−n’線の縦断面図、 第4図(A)は本発明の第3の実施例である入出力コプ
レナー線路のインピーダンス変換のためのモノリンツク
集積回路の平面図、 第4図(B)は第4図(A)のc−c’線の縦断面図、 第5図は本発明の第4の実施例である入出カスロット線
路間のインピーダンス変換のためのモノリシック集積回
路の平面図、 第6図は従来例のインピーダンス変換回路の平面図であ
る。 21・・・入力マイクロ波線路、 22.24・・・電界効果トランジスタ(I”ET)、
23・・・1氏抗、 25・・・出力マイクロ波線路。 特許出願人 株式会社エイ・ティ・アール光電波通信研
究所
ーダンス変換回路の基本回路の回路図、第2図は本発明
の第1の実施例である入出力マイクロストリップ線路間
のインピーダンス変換のためのハイブリッド集積回路の
平面図、第3図(A)は本発明の第2の実施例である入
出力マイクロストリップ線路間のインピーダンス変換の
ためのモノリシック集積回路の平面図、第3図(I3)
は第3図(A)のΔ−A°線の縦断面図、 第3図(C)は第3図(A)のn−n’線の縦断面図、 第4図(A)は本発明の第3の実施例である入出力コプ
レナー線路のインピーダンス変換のためのモノリンツク
集積回路の平面図、 第4図(B)は第4図(A)のc−c’線の縦断面図、 第5図は本発明の第4の実施例である入出カスロット線
路間のインピーダンス変換のためのモノリシック集積回
路の平面図、 第6図は従来例のインピーダンス変換回路の平面図であ
る。 21・・・入力マイクロ波線路、 22.24・・・電界効果トランジスタ(I”ET)、
23・・・1氏抗、 25・・・出力マイクロ波線路。 特許出願人 株式会社エイ・ティ・アール光電波通信研
究所
Claims (1)
- (1)ソース電極が入力マイクロ波線路に接続されるゲ
ート接地の第1の電界効果トランジスタと、上記第1の
電界効果トランジスタのドレイン電極にゲート電極が接
続されるとともに、ソース電極が出力マイクロ波線路に
接続されるドレイン接地の第2の電界効果トランジスタ
とを備えたことを特徴とするインピーダンス変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62021633A JPH0834366B2 (ja) | 1987-01-29 | 1987-01-29 | インピ−ダンス変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62021633A JPH0834366B2 (ja) | 1987-01-29 | 1987-01-29 | インピ−ダンス変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63187702A true JPS63187702A (ja) | 1988-08-03 |
JPH0834366B2 JPH0834366B2 (ja) | 1996-03-29 |
Family
ID=12060471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62021633A Expired - Fee Related JPH0834366B2 (ja) | 1987-01-29 | 1987-01-29 | インピ−ダンス変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0834366B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103575434A (zh) * | 2012-07-30 | 2014-02-12 | 环球水泥股份有限公司 | 压力侦测电路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6221632A (ja) * | 1985-07-17 | 1987-01-30 | Kobe Steel Ltd | 粉粒体の供給装置 |
-
1987
- 1987-01-29 JP JP62021633A patent/JPH0834366B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6221632A (ja) * | 1985-07-17 | 1987-01-30 | Kobe Steel Ltd | 粉粒体の供給装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103575434A (zh) * | 2012-07-30 | 2014-02-12 | 环球水泥股份有限公司 | 压力侦测电路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0834366B2 (ja) | 1996-03-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |