JPS6255722B2 - - Google Patents

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JPS6255722B2
JPS6255722B2 JP56191173A JP19117381A JPS6255722B2 JP S6255722 B2 JPS6255722 B2 JP S6255722B2 JP 56191173 A JP56191173 A JP 56191173A JP 19117381 A JP19117381 A JP 19117381A JP S6255722 B2 JPS6255722 B2 JP S6255722B2
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JP
Japan
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conductive layer
fet
package
gaas
gate electrode
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Michio Irie
Shigeo Iki
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Description

【発明の詳細な説明】 この発明は電界効果トランジスタ（以下FET
と略す）用パツケージに係り、詳しくは入力反射
係数低減用のソースインダクタンスを内蔵した
FET用パツケージに関するものである。
第１図は、従来形のデユアルゲートFET用パ
ツケージの内部構造の一例を示す平面図である。
第１図に示すように、セラミツクなどからなる絶
縁性基板１の一主面上に、その中央部から一側部
にかけてソース電極用導電層２が例えばメタライ
ズにより形成される。絶縁性基板１の一主面上の
ソース電極用導電層２の向い側及び左右両側に
は、電気的に絶縁されて、第２ゲート電極用導電
層３、第１ゲート電極用導電層４、ドレイン電極
用導電層５がそれぞれ形成される。
第２図は第１図に示すFET用パツケージに、
ガリウムヒ素シヨツトキ障壁形電界効果トランジ
スタ（以下GaAs MES FETと略す）チツプを装
着した場合の一実施例を示す平面図である。第２
図においてソース電極用導電層２にはGaAs
MES FETチツプ６が機械的に接続され、GaAs
MES FETチツプ６上のソース電極７、第２ゲー
ト電極８、第１ゲート電極９及びドレイン電極１
０は、それぞれソース電極用導電層２、第２ゲー
ト電極用導電層３、第１ゲート電極用導電層４及
びドレイン電極用導電層５に、金属細線１１で接
続される。
このような、従来形のGaAs MES FETは、数
ＧHzのマイクロ波帯において低雑音、高利得の優
れた特性を有する素子として広く実用化されてい
るが、近年、その低雑音、高利得特性に着目し
て、1GHz帯以下のUHF帯にも適用する試みがな
されている。しかし、このような従来形のGaAs
MES FETをUHF帯で用いようとする場合には
次のような問題点があつた。すなわち、GaAs
MES FETは、UHF帯において本質的に入力反
射係数が大きく、応用機器のインピーダンス（通
常50Ω）と整合をとることが非常に困難となり、
特に、広帯域特性を要求される場合には致命的な
欠点となる。
本発明は、上記欠点に鑑みてなされたものであ
り、ソースにインダクタンスを設けることによ
り、GaAs MES FETの入力反射係数を低減させ
て、帯域特性を改善することのできるFET用パ
ツケージを提供しようとするものである。
以下、図面に基づいてこの発明を説明する。
第３図は、本発明のFET用パツケージの一実
施例を示す平面図である。第３図において、第１
図と対応する部分には同一符号を付して示した
が、この実施例のFET用パツケージにおいて
は、ソース電極用導電層を延長したインダクタン
ス用導電層１２を設けている。
第４図は、第３図のFET用パツケージにGaAs
MES FETチツプを装着した場合の一実施例を示
す平面図である。第４図において、第２図と対応
する部分には同一符号を付して示したが、この実
施例のGaAs MES FETにおいては、ソースのイ
ンダクタンスが、第２図のそれに比べてかなり大
きくなつている。
従つて、このソースのインダクタンスの効果に
より、UHF帯においても入力反射係数を低減す
ることができ、応用機器とのインピーダンス整合
が容易になり、帯域特性が改善される。
なお、このソースのインダクタンスにより、雑
音特性、利得特性は多少悪化するが、UHF帯に
おいてはこれらの特性は充分余裕があるので、入
力反射係数の低減を考慮すれば総合的には非常に
実用性の高い特性を得ることができる。
以下、詳細に説明したように、本発明のFET
用パツケージにGaAs MES FETチツプを装着す
れば、ソースにインダクタンスを内蔵しているた
め、UHF帯においても入力反射係数の小さい、
帯域特性の優れたGaAs MES FETを得ることが
できる。
なお、本発明は、デユアルゲートFETのみな
らず、シングルゲートFEHにも適用できるのは
もちろんである。
【図面の簡単な説明】
第１図は、従来形のデユアルゲートFET用パ
ツケージの内部構造の一例を示す平面図、第２図
は第１図に示すFET用パツケージにGaAs MES
FETチツプを装着した場合の一実施例を示す平
面図、第３図は本発明のFET用パツケージの内
部構造の一例を示す平面図、第４図は第３図の
FET用パツケージにGaAs MES FETチツプを
装着した場合の一実施例を示す平面図である。 図中、１は絶縁性基板、２はソース電極用導電
層、３は第２ゲート電極用導電層、４は第１ゲー
ト電極用導電層、５はドレイン電極用導電層、６
はGaAs MES FETチツプ、７はソース電極、８
は第２ゲート電極、９は第１ゲート電極、１０は
ドレイン電極、１１は金属細線、１２はインダク
タンス用導電層である。なお、図中の同一符号は
同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 絶縁性基板と、この絶縁性基板の一主面上に
    それぞれ形成され互いに電気的に絶縁された第１
    ゲート電極用導電層、第２ゲート電極用導電層、
    ドレイン電極用導電層、ソース電極用導電層及び
    上記ソース電極用導電層から延長されたインダク
    タンス用導電層とを備えてなる電界効果トランジ
    スタ用パツケージ。
JP56191173A 1981-11-27 1981-11-27 電界効果トランジスタ用パツケ−ジ Granted JPS5892243A (ja)

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JP56191173A JPS5892243A (ja) 1981-11-27 1981-11-27 電界効果トランジスタ用パツケ−ジ

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JP56191173A JPS5892243A (ja) 1981-11-27 1981-11-27 電界効果トランジスタ用パツケ−ジ

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JPS5892243A JPS5892243A (ja) 1983-06-01
JPS6255722B2 true JPS6255722B2 (ja) 1987-11-20

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JP56191173A Granted JPS5892243A (ja) 1981-11-27 1981-11-27 電界効果トランジスタ用パツケ−ジ

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JPH02143604A (ja) * 1988-11-25 1990-06-01 Nec Corp 超高周波増幅器
JPH03263363A (ja) * 1990-02-23 1991-11-22 Fuji Electric Co Ltd 半導体装置
JP2008056389A (ja) * 2006-08-30 2008-03-13 Komori Corp 帯状体通し方法及びその装置

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