JPH0363315B2 - - Google Patents
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- JPH0363315B2 JPH0363315B2 JP57023817A JP2381782A JPH0363315B2 JP H0363315 B2 JPH0363315 B2 JP H0363315B2 JP 57023817 A JP57023817 A JP 57023817A JP 2381782 A JP2381782 A JP 2381782A JP H0363315 B2 JPH0363315 B2 JP H0363315B2
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Description
【発明の詳細な説明】
本発明は半導体装置に関し、その目的は入出力
整合回路と高周波トランジスタを同一パツケージ
に封止する半導体装置において、入出力整合にお
ける寄生インダクタンスを低減し、整合回路にお
ける不必要なインピーダンスの変化を防止し入出
力整合回路の設計を設計値に近づける事にある。
又、本発明の目的は整合回路に用いるワイヤーイ
ンダクタンスを下げる事にある。
整合回路と高周波トランジスタを同一パツケージ
に封止する半導体装置において、入出力整合にお
ける寄生インダクタンスを低減し、整合回路にお
ける不必要なインピーダンスの変化を防止し入出
力整合回路の設計を設計値に近づける事にある。
又、本発明の目的は整合回路に用いるワイヤーイ
ンダクタンスを下げる事にある。
従来、高周波トランジスタと入出力整合回路を
同一パツケージに封止する場合、パツケージ内の
ソース電極用導電層上に入出力整合用容量をダイ
ボンドし、各々電極をAl又はAu等のワイヤーで
接続していた。
同一パツケージに封止する場合、パツケージ内の
ソース電極用導電層上に入出力整合用容量をダイ
ボンドし、各々電極をAl又はAu等のワイヤーで
接続していた。
第１図は、従来の高周波半導体装置の一例の内
部構造を示す平面図である。第１図に示す様に、
従来においては熱伝導性の良好なセラミツクなど
からなる絶縁性基板１の一主面上に、ゲート電極
用導電層４、ソース電極用導電層３、第１ドレイ
ン電極用導電層５、第２ドレイン電極用導電層２
が例えばメラライズにより形成されている。入力
整合用容量６と出力整合用容量７がソース電極用
導電層３上にダイボンドされている。又、トラン
ジスタ８は第１ドレイン電極用導電層５にダイボ
ンドされている。トランジスタ８のソース電極と
ソース電極用導電層３がソースワイヤー１１，１
２で接続され、トランジスタ８のゲート電極と入
力整合用容量６の電極が第１ゲートワイヤー１０
で接続され、入力整合用容量６の電極とゲート電
極用導電層４が第２ゲートワイヤー９で接続され
ている。出力側については、第１ドレイン電極用
導電層５と出力整合用容器７の電極が第１ドレイ
ンワイヤー１３で接続され、出力整合用容量７の
電極と第２ドレイン電極用導電層２が第２ドレイ
ンワイヤー１４で接続されている。Ｇ，Ｓ，Ｄは
それぞれゲート、ソース、ドレイン電極である。
部構造を示す平面図である。第１図に示す様に、
従来においては熱伝導性の良好なセラミツクなど
からなる絶縁性基板１の一主面上に、ゲート電極
用導電層４、ソース電極用導電層３、第１ドレイ
ン電極用導電層５、第２ドレイン電極用導電層２
が例えばメラライズにより形成されている。入力
整合用容量６と出力整合用容量７がソース電極用
導電層３上にダイボンドされている。又、トラン
ジスタ８は第１ドレイン電極用導電層５にダイボ
ンドされている。トランジスタ８のソース電極と
ソース電極用導電層３がソースワイヤー１１，１
２で接続され、トランジスタ８のゲート電極と入
力整合用容量６の電極が第１ゲートワイヤー１０
で接続され、入力整合用容量６の電極とゲート電
極用導電層４が第２ゲートワイヤー９で接続され
ている。出力側については、第１ドレイン電極用
導電層５と出力整合用容器７の電極が第１ドレイ
ンワイヤー１３で接続され、出力整合用容量７の
電極と第２ドレイン電極用導電層２が第２ドレイ
ンワイヤー１４で接続されている。Ｇ，Ｓ，Ｄは
それぞれゲート、ソース、ドレイン電極である。
第１図の入力整合回路の等価回路を第２図に示
す。第２図において、Ｌ９は第１図の第２ゲート
ワイヤ９、Ｌ１０は第１ゲートワイヤ１０のイン
ダクタンス、Ciは入力整合用容量６にそれぞれ対
応している。入力整合回路の等価回路において、
Ｌ９は整合には何ら関係なく不要なインダクタン
スである。即ち、トランジスタの入力インピーダ
ンスを大とする為には、インダクタンスＬ１０と
入力整合用容器Ciだけ十分であり、インダクタン
スＬ９は唯単にスミスチヤート上で定抵抗円上を
信号側に動かす働きをし、実軸からインピーダン
スが離れるだけ利得が低下し整合が取りにくくな
る。
す。第２図において、Ｌ９は第１図の第２ゲート
ワイヤ９、Ｌ１０は第１ゲートワイヤ１０のイン
ダクタンス、Ciは入力整合用容量６にそれぞれ対
応している。入力整合回路の等価回路において、
Ｌ９は整合には何ら関係なく不要なインダクタン
スである。即ち、トランジスタの入力インピーダ
ンスを大とする為には、インダクタンスＬ１０と
入力整合用容器Ciだけ十分であり、インダクタン
スＬ９は唯単にスミスチヤート上で定抵抗円上を
信号側に動かす働きをし、実軸からインピーダン
スが離れるだけ利得が低下し整合が取りにくくな
る。
又、従来の例では第１ゲートワイヤー１０は、
その両側にソースワイヤ１１及び１２がある為シ
ールドされある程度そのインダクタンスＬ１０は
下げる事ができるが、ソースワイヤー１１及び１
２が第１ゲートワイヤー１０よりも短かい為、十
分にインダクタンスＬ１０を下げる事はできな
い。高周波トランジスタは大出力化する為に並列
動作させる事が殆んどであり、その入力インピー
ダンスは非常に低くなりスミスチヤート上のシヨ
ート点に近づく。従つて、入力整合回路における
インダクタンスＬ１０は、たとえば1GHz以上で
動作させる場合小さな値とする必要が有り、従来
の構成では達成できない。
その両側にソースワイヤ１１及び１２がある為シ
ールドされある程度そのインダクタンスＬ１０は
下げる事ができるが、ソースワイヤー１１及び１
２が第１ゲートワイヤー１０よりも短かい為、十
分にインダクタンスＬ１０を下げる事はできな
い。高周波トランジスタは大出力化する為に並列
動作させる事が殆んどであり、その入力インピー
ダンスは非常に低くなりスミスチヤート上のシヨ
ート点に近づく。従つて、入力整合回路における
インダクタンスＬ１０は、たとえば1GHz以上で
動作させる場合小さな値とする必要が有り、従来
の構成では達成できない。
このように第１図の例においては、整合回路に
不必要なインダクタンスＬ９が存在し、又、Ｌ１
０も十分小さな値を得られないので、整合回路が
十分な働きをせず希望するインピーダンスに変換
できず、利得の向上を企てる事が極めて困難であ
る。
不必要なインダクタンスＬ９が存在し、又、Ｌ１
０も十分小さな値を得られないので、整合回路が
十分な働きをせず希望するインピーダンスに変換
できず、利得の向上を企てる事が極めて困難であ
る。
又、以上入力整合回路を例にとつて従来の欠点
を説明したが、出力整合回路においても同様の欠
点を持つている事は言うまでもない。
を説明したが、出力整合回路においても同様の欠
点を持つている事は言うまでもない。
本発明は、以上説明した従来の欠点に鑑みてな
されたもので、整合回路における不要なインダク
タンスを除去でき、しかも整合の非常にとりやす
い回路を提供するものである。
されたもので、整合回路における不要なインダク
タンスを除去でき、しかも整合の非常にとりやす
い回路を提供するものである。
以下、本発明の半導体装置の一実施を電界効果
トランジスタのソース接地を例として説明する。
第３図は本発明の半導体装置の一実施例の内部構
造を示す平面図である。第３図において、２１は
セラミツクなどからなる絶縁性基板、２２は第２
ドレイン電極用導電層、２３は接地されるソース
電極用導電層で高周波のために２個の電極端子と
なつている。２４はゲート電極用導電層、２５は
第１ドレイン電極用導電層である。２６は入力整
合用容量、２７は出力整合用容量、２８はトラン
ジスタである。
トランジスタのソース接地を例として説明する。
第３図は本発明の半導体装置の一実施例の内部構
造を示す平面図である。第３図において、２１は
セラミツクなどからなる絶縁性基板、２２は第２
ドレイン電極用導電層、２３は接地されるソース
電極用導電層で高周波のために２個の電極端子と
なつている。２４はゲート電極用導電層、２５は
第１ドレイン電極用導電層である。２６は入力整
合用容量、２７は出力整合用容量、２８はトラン
ジスタである。
本発明においては、入力整合用容量２６はゲー
ト電極用導電層２４上のソース電極用導電層２３
近傍にダイボンドする。又、出力整合用容量２７
は第２ドレイン電極用導電層２２上の同じソース
電極用導電層２３近傍にダイボンドする。入力整
合用容量の電極とソース電極用導電層２３が第１
ソースワイヤー２９で接続され、トランジスタの
ソース電極とソース電極用導電層が第２ソースワ
イヤ３０、第３ソースワイヤ３１でそれぞれ接続
され、出力整合用容量の電極とソース電極用導電
層２３が第４ソースワイヤ３２でそれぞれ接続さ
れている。トランジスタのゲート電極とゲート電
極用導電層２４がゲートワイヤー３４で接続さ
れ、第１ドレイン電極用導電層２５と第２ドレイ
ン電極用導電層２２がドレインワイヤー３３で接
続される。なお、第３図の上にケースで覆つてパ
ツケージが完成される。
ト電極用導電層２４上のソース電極用導電層２３
近傍にダイボンドする。又、出力整合用容量２７
は第２ドレイン電極用導電層２２上の同じソース
電極用導電層２３近傍にダイボンドする。入力整
合用容量の電極とソース電極用導電層２３が第１
ソースワイヤー２９で接続され、トランジスタの
ソース電極とソース電極用導電層が第２ソースワ
イヤ３０、第３ソースワイヤ３１でそれぞれ接続
され、出力整合用容量の電極とソース電極用導電
層２３が第４ソースワイヤ３２でそれぞれ接続さ
れている。トランジスタのゲート電極とゲート電
極用導電層２４がゲートワイヤー３４で接続さ
れ、第１ドレイン電極用導電層２５と第２ドレイ
ン電極用導電層２２がドレインワイヤー３３で接
続される。なお、第３図の上にケースで覆つてパ
ツケージが完成される。
第４図は、本発明の半導体装置の入力整合回路
の等価回路である。第１ソースワイヤー２９のイ
ンダクタンスはＬ２９、ゲートワイヤー３４のイ
ンダクタンスはＬ３４、入力整合用容量２６はCi
にそれぞれ対応する。
の等価回路である。第１ソースワイヤー２９のイ
ンダクタンスはＬ２９、ゲートワイヤー３４のイ
ンダクタンスはＬ３４、入力整合用容量２６はCi
にそれぞれ対応する。
本発明の半導体装置の入力整合回路の等価回路
においては、入力整合用容量２６をゲート電極用
導電層２４上にダイボンドした為、回路に直列に
入るインダクタンスがＬ３４だけとなり、整合に
不必要なインダクタンス第２図のＬ９を除去でき
た。本発明においては、入力整合用容量Ciに直列
にインダクタンスＬ２９が入るが、リアクタンス
Ｘ＝ｊ（ωL−１／ωc）において、容量Ｃの定数変更 だけで何ら整合に関して障害とはならない。
においては、入力整合用容量２６をゲート電極用
導電層２４上にダイボンドした為、回路に直列に
入るインダクタンスがＬ３４だけとなり、整合に
不必要なインダクタンス第２図のＬ９を除去でき
た。本発明においては、入力整合用容量Ciに直列
にインダクタンスＬ２９が入るが、リアクタンス
Ｘ＝ｊ（ωL−１／ωc）において、容量Ｃの定数変更 だけで何ら整合に関して障害とはならない。
そして、本発明では、整合回路に直列に挿入さ
れる寄生インダクタンスが除去できたので、スミ
スチヤート上においてインピーダンスを所定の実
数軸上に変換する事が可能となり、整合が非常に
とりやすくなる。又、本発明においては、ゲート
ワイヤー３４の両側に、それより長い第１ソース
ワイヤー２９及び第２ソースワイヤー３０が位置
するので、ゲートワイヤー３４のインダクタンス
分を、従来の例に比べ約1/2以下に下げる事が可
能である。又、ゲートワイヤー３４自体の長さ
が、従来のゲートワイヤーに比べ短かくできる長
所もあり、トランジスタの入力整合回路として理
想的な等価回路となる。さらに、従来の例で見ら
れた様な寄生インダクタンスによるインピーダン
スの不要な移動がなく、しかも、整合回路のイン
ダクタンスの値を小さくできるので、高周波高出
力トランジスタの様な極めて低いインピーダンス
の整合に適した整合回路を形成する事ができる。
れる寄生インダクタンスが除去できたので、スミ
スチヤート上においてインピーダンスを所定の実
数軸上に変換する事が可能となり、整合が非常に
とりやすくなる。又、本発明においては、ゲート
ワイヤー３４の両側に、それより長い第１ソース
ワイヤー２９及び第２ソースワイヤー３０が位置
するので、ゲートワイヤー３４のインダクタンス
分を、従来の例に比べ約1/2以下に下げる事が可
能である。又、ゲートワイヤー３４自体の長さ
が、従来のゲートワイヤーに比べ短かくできる長
所もあり、トランジスタの入力整合回路として理
想的な等価回路となる。さらに、従来の例で見ら
れた様な寄生インダクタンスによるインピーダン
スの不要な移動がなく、しかも、整合回路のイン
ダクタンスの値を小さくできるので、高周波高出
力トランジスタの様な極めて低いインピーダンス
の整合に適した整合回路を形成する事ができる。
以上、本発明にかかる半導体装置の入力整合回
路について効果を説明したが、出力整合回路にお
いても同様の効果がある事は言うまでもない。
路について効果を説明したが、出力整合回路にお
いても同様の効果がある事は言うまでもない。
以上のように、本発明は入出力整合回路と高周
波半導体装置を同一パツケージに封止した高性能
な半導体装置の実現に大きく寄与するものであ
る。
波半導体装置を同一パツケージに封止した高性能
な半導体装置の実現に大きく寄与するものであ
る。
第１図は従来の高周波半導体装置の一例の内部
構造を示す平面図、第２図の従来の高周波半導体
装置の入力整合回路の等価回路図、第３図は本発
明の半導体装置の一実施例の内部構造を示す平面
図、第４図は本発明の半導体装置の一実施例の入
力整合回路図である。 ２１……絶縁基板、２２……第２ドレイン電極
用導電層、２３……ソース電極用導電層、２４…
…ゲート電極用導電層、２５……第１ドレイン電
極用導電層、２６……入力整合用容器、７，２７
……出力整合用容量、２８……トランジスタ、２
９……第１ソースワイヤー、３０……第２ソース
ワイヤー、３４……ゲートワイヤー。
構造を示す平面図、第２図の従来の高周波半導体
装置の入力整合回路の等価回路図、第３図は本発
明の半導体装置の一実施例の内部構造を示す平面
図、第４図は本発明の半導体装置の一実施例の入
力整合回路図である。 ２１……絶縁基板、２２……第２ドレイン電極
用導電層、２３……ソース電極用導電層、２４…
…ゲート電極用導電層、２５……第１ドレイン電
極用導電層、２６……入力整合用容器、７，２７
……出力整合用容量、２８……トランジスタ、２
９……第１ソースワイヤー、３０……第２ソース
ワイヤー、３４……ゲートワイヤー。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板２１の一主面上に、半導体素子２
８を載置する第１ドレイン電極用導電層２５と、 前記第１ドレイン電極用導電層２５を囲むよう
に設けたソース電極用導電層２３と、 前記ソース電極用導電層２３の両側にゲート電
極用導電層２４と第２ドレイン電極用導電層２２
とをそれぞれ電気的に絶縁して形成し、 前記半導体素子２８のソース電極は前記ソース
電極用導電層２３に電気的に接続され、 前記半導体素子２８のゲート電極は前記ゲート
電極用導電層２４に接続され、 前記半導体素子２８のドレイン電極は前記第１
ドレイン電極用導電層２５に接続され、 前記ソース電極用導電層２３はゲート電極用導
電層２４上に設置した入力整合用容量２６、第２
ドレイン電極用導電層２２上に設置した出力整合
用容量２７を介してそれぞれ前記ゲート電極用導
電層２４、前記第２ドレイン電極用導電層２２と
接続され、 前記第１ドレイン電極用導電層２５と前記第２
ドレイン電極用導電層２２が接続されていること
を特徴とする半導体装置。 ２ 入出力整合用容量２６，２７と半導体素子２
８を長手方向が互いに平行になるように各々を配
置し、 入出力整合用容量２６，２７上の電極とソース
電極用導電層２３と前記半導体素子２８上のソー
ス電極を接続する導電体と、ゲート電極用導電層
２４と前記半導体素子２８上のゲート電極を接続
する導電体叉は第１と第２ドレイン電極用導電層
を接続する導電体が交互に位置していることを特
徴とする特許請求の範囲第１項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023817A JPS58140140A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023817A JPS58140140A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58140140A JPS58140140A (ja) | 1983-08-19 |
| JPH0363315B2 true JPH0363315B2 (ja) | 1991-09-30 |
Family
ID=12120897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023817A Granted JPS58140140A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267026A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 高出力増幅器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297609A (ja) * | 1994-04-28 | 1995-11-10 | Nec Yamagata Ltd | 半導体装置 |
-
1982
- 1982-02-16 JP JP57023817A patent/JPS58140140A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267026A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 高出力増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58140140A (ja) | 1983-08-19 |
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