KR930009473B1 - 반도체장치 - Google Patents
반도체장치 Download PDFInfo
- Publication number
- KR930009473B1 KR930009473B1 KR1019850002753A KR850002753A KR930009473B1 KR 930009473 B1 KR930009473 B1 KR 930009473B1 KR 1019850002753 A KR1019850002753 A KR 1019850002753A KR 850002753 A KR850002753 A KR 850002753A KR 930009473 B1 KR930009473 B1 KR 930009473B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- electrode
- drain
- present
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
내용 없음.
Description
제 1 도는 FET의 등가회로를 나타낸 회로도.
제 2a~c 도는 게이트전극에 대한 급전점의 갯수가 1~3개일 때의 단위게이트폭 Zu을 각각 설명하기 위한 약선도.
제 3a~c 도는 제 2a~c 도에 각각 대응하는 전극패턴을 나타낸 개략평면도.
제 4 도는 본 발명의 제 1 의 실시예를 나타낸 개략평면도.
제 5 도는 제 4 도의 V-V선 단면도.
제 6 도는 상기 제 1의 실시예와 동일사이즈의 칩에 종래 구조의 전극패턴을 사용한 비교예를 나타낸 개략평면도.
제 7 도는 본 발명의 제 2의 실시예를 나타낸 개략평면도.
제 8 도는 본 발명의 제 3의 실시예를 나타낸 개략평면도.
제 9 도는 본 발명의 제 4의 실시예를 나타낸 개략평면도.
* 도면의 주요부분에 대한 부호의 설명
11,21,31,41 : 게이트전극 12,22,32,42 : 소스 전극
13,23,33,43 : 드레인전극 14,24,34,44 : 게이트전위 공급전극
본 발명은 FET(전계효과트랜지스터) 구조를 갖는 반도체장치에 관한 것이며, 특히 GaAs(갈륨 ; 비소)FET와 같은 초고주파용 FET에 적용하여 바람직한 것이다.
근년에 있어서, 정지(靜止)궤도상의 방송위성을 사용하여 고품질의 영상이나 PCM 음성 등을 예를 들면 12GHz대의 초고주파신호에 의해 방송하는 이른바 위성방송이 실현되어 있으며, 이와 같은 위성방송의 수신시스템의 용도 등에 저잡음이며 초고주파용의 FET의 수요가 매우 높아지고 있다.
여기서, GaAs FET등의 초고주파용 FET는 예를 들면 제 1 도에 나타낸 바와같은 등가회로로 나타낼 수 있고, 잡음지수(noise figure, NF)로서의 F0를 구하는 일반식은
로 된다. ①이 식에 있어서, Kf는 이른바 피팅팩터라고 불리는 소자 고유의 상수이고, Cgs는 게이트-소스 간용량(이른바 입력용량)이고, Rg는 고주파시의 게이트저항이고, Rs는 소스저항이고, 또한 gm은 FET의 전달콘덕턴스이다. 이와 같은 잡음지수로서의 F0를 작게 하기 위한 하나의 방법으로서 상기 게이트저항 Rg을 작게 하는 것을 생각할 수 있다.
이 게이트 저항 Rg은,
로 나타낼 수 있으며, 이 ②식에 있어서, ρg는 게이트금속의 저항율, Zu는 단위게이트폭, S는 게이트단면적, 또한 Zt는 게이트전폭이다. 여기서, 단위게이트폭 Zu은 제 2a~c 도에 나타낸 바와같이 게이트전폭이 Zt의 게이트전극(1)에 대한 급전점(給電点) P가 증가할수록 감소된다. 즉, 상기 급전점이 1개인 제 2a 도의 단위게이트폭 Zu은 Zu=Zt/2, 급전점이 2개인 제 2b 도에서는 Zu=Zt/4, 급전점이 3개인 제 2c 도에서는 Zu=Zt/6로 되며, 일반적으로 N개의 급전점이 제 2 도와 같은 형태로 배치되어 있는 경우의 단위게이트폭 Zu은 Zu=Zt/2N으로 된다. 따라서, 급전점이 1개(N=1)일 때의 상기 게이트저항 Rg에 대하여, 급전점이 2개(N=2)일 때의 Rg는 1/4로 되고, 3개(N=3)일 때의 Rg는 1/9로 되고, 일반적으로 급전점이 N개 일 때의 게이트저항 Rg은 1/N2로 감소되어, 그 만큼 상기 잡음지수로서의 F0를 작게 할 수 있게 된다.
그런데, 게이트전극(1)에 대한 급전점 P을 증가시키면 각 급전점에 게이트전위를 공급하기 위한 전극, 이른바 본딩패드의 개수가 증가하며, 패턴면적이 증대하여 칩사이즈가 커진다고 하는 결점이 있다. 즉, 제 3a, b, c 도는 각각 급전점 P이 1개, 2개, 3개일 경우의 각 전극패턴을 개략적으로 나타낸 평면도이며, 게이트전극(1)을 협지하도록 소스전극(2)과 드레인전극(3)이 대향배치되어 있다. 이들 제 3a, b, c 도에 있어서 게이트전위공급전극, 이른바 게이트패드(4)는 모두 소스전극(2)측에 배치되어 있다. 이것은 게이트패드(4)를 드레인전극(3)측에 배치한 경우의드레인-게이트간용량 Cdg의 증가를 방지하기 위한 것과, 또한 통상 어드전위로 유지되는 소스전극(2)에 의해 게이트패드(4)를 에워싸서 실드하기 위한 것이다. 이와 같은 제 3a, b, c 도의 전극패턴외형의 최대길이 W에 대하여는 급전점 P이 1개일 때 (제 3a 도)의 상기 최대길이를 W1, 급전점 P이 2개일 때 (제 3 도 B)의 상기 최대 길이를 W2, 급전점 P이 3개일 때(제 3c 도)의 상기 최대길이를 W3라고 할 때, W1＜W2＜W3와 같이 되며, 급전점의 개수가 증가할수록 패턴외형 최대길이가 커져서 결과적으로 칩사이즈가 커진다. 칩사이즈가 커지면 GaAs기판 등의 재료비가 높아질 뿐만 아니라 제품의 수율도 악화되며, 또한 패키지도 대형화되어 바람직하지 않다.
그리고, 다층배선을 사용하여 본딩패드를 증가시킴이 없이 상기 급전점을 증가시키는 것도 생각할 수 있지만, 게이트-소스간용량(입력용량) Cgs의 증대를 방지하기 위해 두께가 두꺼운 저유전율(底誘電率)의 절연막을 층간절연층으로 하여 CVD법 등에 의해 피착형성할 필요가 없으며, 또한 콘택트용 창개방 등의 공정도 필요해져서 제조공정이 복잡화되어 제조원가가 높아진다.
본 발명은 전술한 점을 감안하여, 다층배선과 같은 복잡한 구조를 이용하지 않고, 칩사이즈나 패턴외형 최대길이를 증대시킴이 없이 게이트전극에 대한 급전점을 증가시키고, 게이트저항 Rg을 저감시켜 잡음지수의 개선이 가능한 반도체장치의 제공을 목적으로 한다.
즉, 본 발명에 의한 반도체장치의 특징은 대향하는 소스전극과 드레인전극 사이에 하나의 게이트전극을 배치하여 이루어지는 반도체 장치에 있어서, 상기 게이트전극에 접속되는 게이트전위공급전극을 복수개 배치하고, 또한 이들 게이트전위공급전극중 최소한 하나는 상기 게이트전극에 대하여 드레인측에 배치되어 이루어지는 것이다.
다음에, 본 발명의 실시예에 대하여 도면에 따라서 상세히 설명한다.
제 4 도는 본 발명의 제 1의 실시예로 되는 FET의 전극패턴을 나타낸 개략평면도이며, 제 5 도는 제 4 도의 V-V선 단면도이다.
이들 제 4 도 및 제 5 도에 있어서, GaAs(갈륨 ; 비소)등의 화합물반도체기판(10)상에는 쇼트키(Schottky)접촉하는 금속재료(예를 들면 텅스텐실리사이드, 알루미늄 등)로 이루어지는 게이트전극(11)이 소정게이트 길이 Lg, 소정 게이트폭 Zt으로 피착형성되어 있다. 이 게이트전극(11)을 협지하도록 소스전극(12) 및 드레인전극(13)이 대향 배치되며, 반도체기판(10)의 표면에 있어서 확산 등에 의해 형성된 불순물농도가 높고 저저항의 소스영역(16) 및 드레인영역(17)에 대하여, 상기 소스전극(12) 및 드레인전극(13)이 오믹접촉에 의해 각각 전기적으로 접속되어 있다. 게이트전극(11)에는 길이방향(게이트폭방향) 양단에서 각각 Zt/6씩 내측위치의 2개의 급전점 Pa, Pb및 중앙위치의 1개의 급전점 Pc이 설정되어 있으며, 전술한 단위게이트폭 Zu은 Zt/6로 되어 있다. 이들 3개의 급전점중 양단 근방의 2개소의 급전점 Pa, Pb에 대하여는 각각 리드전극패턴을 통해 소스전극(12)측 영역 내부에서 소스전극(12)에 의해 포위된 패턴의 게이트전위공급전극, 이른바 게이트용 본딩패드(이하 게이트패드라고 함)(14a),(14b)에 전기적으로 접속되어 있다. 또, 중앙의 급전점 Pc은 리드전극패턴을 통해 드레인전극(13)측 영역에 배치된 게이트패드(14c)에 전기적으로 접속되어 있다. 이들 게이트패드(14a),(14b),(14c)는 각각 대략 정방형의 평면형상을 가지며, 일변의 길이는 이른바 와이어 본딩하기 위해 최소한 50㎛ 필요하며, 일반적으로 50㎛~80㎛로 하고 있다. 또한, 소스전극(12)이나 드레인전극(13)에도 같은 정도 이상의 치수의 본딩패드부가 필요하다. 이에 대하여, 상기 게이트폭 Zt은 예를 들면 200㎛(또는 300㎛)정도로 설정되어 있으며, 소스전극측에만 복수의 게이트패드를 배치하면 상기 제 3 도에 있어서 나타낸 바와같이 소스전극 최대길이가 극단으로 증대하게 된다.
그런데, 소스전극측 영역뿐만 아니라 드레인전극 영역측에도 상기 게이트패드를 배치하는 것은 전술한 바와같이 드레인-게이트간 용량 Cdg을 증가시키는 점 및 소스전극에 의한 실드효과가 얻어지지 않게 되는 점이 예상되므로, 종래에 있어서는 시도되지 않았었다. 여기서, 상기 용량 Cdg은 FET 소자의 입력-출력사이에 존재하여 귀환 용량으로서 작용하며, 특히 이득(게인)의 감소가 생기는 것이다.
이와 같은 일반상식에 영핵하여, 본원 발명자들은 게이트패드를 드레인전극영역에도 배치하고, 같은 치수(칩사이즈)로 종래의 전극 패턴에 의한 FET와 특성을 비교함으로써 본 발명을 달성할 것이다.
즉, 동일사이즈의 반도체기판 즉 반도체칩(10)에 종래의 전극패턴을 사용할 경우에는 제 6 도에 나타낸 바와같이, 게이트전극(1)에 대하여는 2개의 급전점 P을 설정할 수 있을 뿐이며, 단위게이트 Zu는 Zt/4로 된다. 지금 이들 제 4 도 및 제 6 도에 나타낸 전극패턴에 있어서의 상기 게이트길이 Lg를 각각 서로 같게 0.5㎛로 하고, 다른 조건 예를 들면 게이트전폭 Zt이나 전극패턴외형의 최대길이로 되는 소스전극폭 W2등도 서로 같게 하고, 동일사이즈의 GaAs의 반도체칩(10)을 사용하여 FET를 구성할 때, 입력신호주파수가 12GHz에 있어서의 이들 Ga는 모두 대략 9dB로 같아지며, 잡음지수 NF는 종래예(제 6 도)의 경우에 대략 1.5dB인데 대하여, 본 발명 실시예(제 4 도)의 경우에는 대략 1.25dB의 우수한 특성이 얻어졌다. 이 12GHz에 있어서의 1.25dB의 NF치는 종래구조의 경우에 게이트길이 Lg가 0.3㎛이 미세게이트전극패턴으로 했을 때에 비로서 달성할 수 있는 것이며, 고도의 극미세패터닝기술을 필요로 했지만, 본 발명 실시예(제 4 도)에 의하면, Lg가 0.5㎛의 게이트전극패턴에 의해 상기 NF치를 얻을 수 있다.
이것은 게이트패드(14c)를 드레인전극(13)측 영역에 배치함으로써, 드레인-게이트간용량 Cdg이 종래의 대략 20fF에서 본 발명 실시예의대략 30fF로 증가하는 것이지만, 게이트전극(11)에 대한 급전점을 증가시키는 것에 의한 게이트저항 Rg의 감소효과 쪽이 더욱 크며, 결과적으로 초저잡음화를 실현할 수 있었던 것이다.
따라서, 본 발명의 상기 제 1의 실시예에 의하면 제 6 도에 나타낸 종래구조와 동일의 칩사이즈에도 불구하고, 다층배선과 같은 복잡한 구조를 사용하지 않고, 게이트전극(11)에 대한 급전점을 2개에서 3개로 증가시킬 수 있고, 게이트저항 Rg을 저감하여 초저잡음화를 달성할 수 있다. 여기서, 예를 들면 12GHz 정도의 초고주파대에 있어서의 잡음지수 NF는 게이트길이 0.3㎛ 수준의 1.25dB을 게이트길이 0.5㎛로 얻을 수 있어서, 상기 다층배선이 불필요한 것과 함께 제조공정을 간략화할 수 있는 동시에, 칩사이즈의 소형화가 가능하므로, 코스트퍼포먼스에 우수한 초고주파용의 초잡음 FET를 공급할 수 있다.
다음에, 제 7 도는 본 발명의 제 2 의 실시예로 되는 FET의 전극패턴을 나타낸 개략평면도이다. 이 제 7 도에 있어서는, 게이트전극(21)에 대해 3개의 급전점 Pa, Pb, Pc을 설정하고 있지만, 2개의 급전점 Pa, Pb은 게이트전극(21)의 길이방향(게이트폭방향)의 양단위치에 배치되어 있으므로, 단위게이트폭 Zu은 Zt/4로 된다. 칩사이즈는 종래에 있어서의 급전점이 1개인 경우(제 3a 도)와 대략 동일치수로 되며, 이 동일칩 사이즈의 종래예에 비교하여 특성향상을 도모할 수 있다.
이 제 7 도에 나타낸 제 2 의 실시예에서는, 드레인전극(23)측 영역에 상기 급전점 Pa, Pb과 각각 전기적으로 접속되는 게이트패드(24a),(24b)가 배치되며, 소스전극(22)측 영역에 상기 급전점 Pc과 전기적으로 접속되는 게이트패드(24c)가 배치되어 있지만, 게이트패드(24a),(24b)를 소스전극측에, 또 게이트패드(24c)를 드레인전극측에 각각 배치해도 된다.
다음에, 제 8 도는 본 발명의 제 3의 실시예를 나타낸 것으로서, 게이트전극(31)의 길이방향 양단위치 및 4등분위치의 계 5개소의 급전점 Pa~Pe을 설정하고 있다. 이 경우도 양단위치에 급전점을 배치하고 있으므로, 단위게이트폭 Zu은 Zt/8로 된다. 또, 양단위치의 급전점 Pa,Pb및 중앙위치의 급전점 Pc에 각각 전기적으로 접속되는 게이트패드(34a),(34b),(34c)를 드레인전극(33)측 영역에 배치하고, 양단에서 Zt/4만큼 내측의 각 위치의 급전점 Pd, Pe에 각각 전기적으로 접속되는 게이트패드(34d),(34e)를 소스전극(32)측 영역에 배치하고 있다.
이 외에, 제 9 도의 제 4의 실시예에 나타낸 바와같이, 게이트전극(41)의 양단위치의 급전점 Pa, Pb에 각각 전기적으로 접속되는 게이트패드(44a),(44b)를 드레인전극(43)측 영역과 소스전극(42)측 영역의 양쪽에 걸치도록, 예를 들면 게이트패드면적의 1/2이 상기 드레인측 영역에, 다른 1/2이 상기 소스측 영역에 존재하도록 각각 배치해도 된다. 이 제 4의 실시예의 급전점은 제 2의 실시예와 마찬가지로 양단위치 및 중앙위치의 계 3개이며, 단위게이트폭 Zu은 Zt/4로 된다. 이 급전점을 제 3의 실시예와 마찬가지로 5개 설정하여, 단위게이트폭 Zu을 Zt/8로 하는 것도 용이하게 실현할 수 있다.
본 발명에 의한 반도체장치에 의하면, 칩사이즈를 증대시키지 않고, 또한 다층배선과 같은 복잡한 구조를 사용하지 않고, 게이트전극에 대한 급전점을 증가시켜 게이트저항 Rg을 작게 함으로써 특성향상, 특히 초고주파대에 있어서의 잡음지수를 대폭 개선할 수 있게 되어 초고주파, 초저잡음의 반도체장치를 염가로 공급할 수 있다.
Claims (1)
- 대향하는 소스전극(12)과 드레인전극(13) 사이에 하나의 게이트전극(11)을 배치하여 이루어지는 반도체장치에 있어서, 상기 게이트전극(11)에 접속되는 게이트전위공급전극(14a,14b,14c)을 복수개 배치하고, 또한 이들 게이트전위공급전극중 최소한 하나(14c)는 상기 게이트전극에 대하여 드레인측에 배치되어 있는 것을 특징으로 하는 반도체장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP84-87406 | 1984-04-28 | ||
| JP59087406A JPS60231369A (ja) | 1984-04-28 | 1984-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR850008248A KR850008248A (ko) | 1985-12-13 |
| KR930009473B1 true KR930009473B1 (ko) | 1993-10-04 |
Family
ID=13913991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019850002753A KR930009473B1 (ko) | 1984-04-28 | 1985-04-24 | 반도체장치 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60231369A (ko) |
| KR (1) | KR930009473B1 (ko) |
-
1984
- 1984-04-28 JP JP59087406A patent/JPS60231369A/ja active Pending
-
1985
- 1985-04-24 KR KR1019850002753A patent/KR930009473B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60231369A (ja) | 1985-11-16 |
| KR850008248A (ko) | 1985-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220302271A1 (en) | High power transistor with interior-fed fingers | |
| US5789791A (en) | Multi-finger MOS transistor with reduced gate resistance | |
| US8169008B2 (en) | Semiconductor device | |
| US6707102B2 (en) | Semiconductor device including an insulated gate type field effect transistor and method for fabricating the same | |
| US6900482B2 (en) | Semiconductor device having divided active regions with comb-teeth electrodes thereon | |
| US10600746B2 (en) | Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors | |
| KR102457015B1 (ko) | 개선된 드레인 및/또는 게이트 상호접속부 및 핑거 구조물 | |
| US6566185B2 (en) | Method of manufacturing a plural unit high frequency transistor | |
| US4837536A (en) | Monolithic microwave integrated circuit device using high temperature superconductive material | |
| US4982247A (en) | Semi-conductor device | |
| US3749985A (en) | High frequency insulated gate field effect transistor for wide frequency band operation | |
| JPH0770733B2 (ja) | 半導体装置とその使用方法 | |
| KR930009473B1 (ko) | 반도체장치 | |
| KR930009474B1 (ko) | 반도체장치 | |
| CN111223858A (zh) | 半导体装置 | |
| KR970003902B1 (ko) | 화합물반도체 집적회로 및 그 제조방법 | |
| JP2000031708A (ja) | モノリシックマイクロ波集積回路 | |
| JPS6255722B2 (ko) | ||
| US20230291358A1 (en) | High-frequency device and docherty amplifier | |
| US20240204065A1 (en) | High frequency transistor | |
| JP3164077B2 (ja) | 電界効果型トランジスタ | |
| KR100778355B1 (ko) | 캐스코드 접속회로 | |
| JPH065636A (ja) | マイクロ波半導体装置 | |
| JPH04196543A (ja) | 電界効果トランジスタ | |
| JPH06104291A (ja) | 電界効果型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |