JPS6349922B2 - - Google Patents

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JPS6349922B2
JPS6349922B2 JP4289581A JP4289581A JPS6349922B2 JP S6349922 B2 JPS6349922 B2 JP S6349922B2 JP 4289581 A JP4289581 A JP 4289581A JP 4289581 A JP4289581 A JP 4289581A JP S6349922 B2 JPS6349922 B2 JP S6349922B2
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circuit
input
drain
fet
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Kyohiro Shibata
Shigekazu Hori
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は入力端子及び複数個の出力端子間のア
イソレーシヨンが良く、電力利得を有する電力分
配機能、及び１入力多出力のスイツチの機能を持
つマイクロ波集積回路に関する。
誘電体基板にマイクロスリツプで構成した簡単
な電力分配回路の従来例を第１図に示す。１はア
ルミナセラミツク等の誘電体基板であり、入力端
子２に入射した電力は複数の出力端子３−ａ，３
−ｂ，３−ｃに分配されて出力される。このと
き、入力端子２に反射波が生じないようにするに
は、各端子２，３−ａ，３−ｂ，３−ｃ間の回路
を構成するマイクロストリツプ線路の特性インピ
ーダンスZ2，Z3a，Z3b，Z3cの間に １／Z2＝１／Z3a＋１／Z3b＋１／Z3c の関係があることが必要である。ところが、この
関係が成立しても、この分配回路は双方向性であ
るため、出力端子に接続する負荷回路の反射係数
が大きいとこれにより生じた反射波が入力端子２
に現われ、その結果、入力端子２でのVSWRが
悪化するという欠点があつた。また出力端子相互
のアイソレーシヨンが小さいので例えば端子３−
ａに接続した回路によつて生じた反射波は端子３
−ｂ，３−ｃにも出力される。その結果、電力分
配比が出力端子に接続した負荷のインピーダンス
により変化するという不具合を生じる。
以上述べたような入力端子及び出力端子間のア
イソレーシヨン劣化の欠点を補う１入力２出力の
電力分配回路の従来例としては結合線路形あるい
はブランチライン形の3dBハイブリツドがある。
第２図に誘電体基板１上にマイクロストリツプ線
路で構成した結合線路形、3dBハイブリツドを示
す。２本のマイクロストリツプ結合線路４−ａ，
４−ｂが平行間隔にて形成され、端子５，６と
７，８にそれぞれ接続されている。端子５を入力
端子とすると、端子６，７が出力端子となり、こ
の出力端子６，７に入力電力が等分配される。端
子６，７に接続した負荷回路により反射波が生じ
ても、その負荷回路が同一の場合にはそれらの反
射波の合成電力はすべて端子８に出力されるた
め、端子８に無反射終端を接続しておけば反射波
が入力端子５に現われることはない。しかしなが
ら端子６，７に接続した負荷のインピーダンスが
異なる場合には反射波が入力端子５にも出力さ
れ、さらに、入力端子５に接続される入力回路の
VSWRが大きいと、この反射波は端子５に再入
力し出力端子６，７に現われる。従つてこの場合
には第１図の分配回路と同様の欠点を有すること
になる。また、3dBハイブリツドで電力多分配回
路を作るには3dBハイブリツドを複数個組合わせ
る必要があり、回路が複雑になるという欠点もあ
つた。
また、これら従来の電力分配回路は受動回路で
あるので回路損失により各出力端子に現われる電
力は入力電力よりも必ず小さくなるという欠点が
あつた。
さらに従来の電力分配回路の電力分配比を変え
るためには電力分配器の形状を変更するか、負荷
インピーダンスを変えなければならず、電力分配
比を変えることは困難であつた。
本発明は上記の欠点を除去するもので、入、出
力端子間および出力端子相互間のアイソレーシヨ
ンが大きく、出力端子に接続する負荷によつて入
力端子でのVSWRや電力分配比がほとんど変化
せず、又入力信号を増幅する機能と電力分配比を
簡単にしかも連続的に変化できる電力分配回路の
機能を有し、さらに入力信号を任意の出力端子に
出力できるスイツチとしても機能しうるマイクロ
波集積回路を提供することを目的とする。
以下、本発明の一つの実施例を図面を参照して
説明する。第３図は本発明を構成する電界効果ト
ランジスタ（以下FETと略す）の構造例を示す。
FET１８のソース電極９とゲート電極１０は各
１個であるが、ドレイン電極は１１，１２，１３
の３個を有している。即ち、FET１８が形成さ
れる半絶縁性半導体基板１７は例えばクロムをド
ープしたカリウム砒素基板であり、その上にエピ
タキシヤル成長法やフオトエツチング法等の方法
によりFETの能動領域となるべきｎ形高電子濃
度ガリウム砒素層の能動領域１４，１５，１６を
形成する。次に、メタル蒸着、リフトオフ等の方
法でゲート電極１０を例えば能動領域のガリウム
砒素層との間にシヨツトキ障壁を形成するアルミ
ニウム等の金属で作り、同様の方法でソース電極
９及びドレイン電極１１，１２，１３を金ゲルマ
ニウム共晶合金等のガリウム砒素とオーミツク接
触をする金属で形成する。このとき、ゲート電極
１０及びソース電極９は各能動領域１４，１５，
１６に共通に接続されているが、ドレイン電極１
１，１２，１３はそれぞれ対応した能動領域１
４，１５，１６以外の能動領域には接触しないよ
うにする。このFET１８はソース電極９を０電
位とし、ドレイン電極１１，１２，１３を正電
位、ゲート電極１０を負電位またはゲート順方向
電流が流れない程度のわずかな正電位を保つよう
にバイアスして動作させる。
第４図は第３図に示した複数個のドレイン電極
を持つFET１８を用いた本発明の一実施例であ
る。このFET１８は例えば銅板で作られた接地
導体１９の上にマイクロ波集積回路基板２０，２
１とともに取付けられる。このマイクロ波集積回
路基板２０，２１には例えばアルミナセラミツク
基板を用い、その上に例えばクロム及び金の薄膜
で形成したマイクロストリツプ線路からなる出力
回路２２，２３と入力回路２４を形成する。これ
らの回路は例えばFET１８のインピーダンス整
合の働きをするように作る。そして出力回路２
２，２３に備わる各線路２５，２６にはそれぞれ
FET１８の複数個のドレイン電極うちの例えば
２個の電極１１，１３とを例えば金のボンデイン
グ線２７，２８により接続する。同様にゲート電
極１０は金のボンデイング線２９等により入力回
路２４と接続する。また、ソース電極９は、例え
ば金のボンデイング線３０，３１により、接地導
体１９と接続する。このFET１８はバイアス電
圧を印加するには例えば出力回路２２，２３、入
力回路２４に夫々高インピーダンス線路３２，３
３，３８、高周波遮断用チツプコンデンサ３４，
３５，３９、バイアスリード線３６，３７，４０
から成るバイアス回路（３２，３４，３６）、（３
３，３５，３７）、（３８，３９，４０）を接続
し、バイアスリード線３６，３７には正のドレイ
ンバイアス電圧、バイアスリード線４０にはゲー
トバイアス電圧を印加すればよい。
以上のように構成したマイクロ集積回路におい
て、入力回路２４の入力端子４１にマイクロ波信
号を入れると、この入力信号はゲート電極１０に
入り増幅されてドレイン電極１１及び１３に出力
される。そしてドレイン電極１１に出力された信
号は、ボンデイング線２７を通つて出力回路２２
に導かれ、同様にドレイン電極１３に出力された
信号はボンデイング線２８を通つて出力回路２３
に導かれるため、このマイクロ波集積回路は電力
分配回路として動作する。ここで、もし出力回路
２２の出力端子４２に接続した負荷回路のインピ
ーダンス不整合により反射波が生じた場合、この
反射波がドレイン電極１１に戻ることになる。し
かし、FET１８にはドレイン・ゲート間の帰還
容量が小さいという特徴があり、またドレイン電
極１１と１３と接接している能動領域（第３図の
１４，１６）が互いに分離しているため、ゲー
ト・ドレイン間及びドレイン間相互のアイソレー
シヨンが大きい。従つて、ドレイン電極１１に戻
つた反射波のゲート電極１０や他のドレイン電極
１３への漏れは非常に少ない。
また、このマイクロ波集積回路の出力端子４２
又は４３に接続される負荷のインピーダンスの如
何で入力端子４１でのVSWRはほとんど変化せ
ず、また他の出力端子への影響もほとんどないた
め電力分配比も変化しない。
さらに、第４図の本発明の実施例で説明した
FET１８は高周波特性が優れており、マイクロ
波帯で動作させた場合でも入力端子４１と各出力
端子４２，４３間で電力利得が得られるという長
所がある。
また、第４図の実施例ではドレイン電極１２は
使つていなかつたが、これをドレイン電極１１と
ともに線路２５に接続して使用することもでき
る。この場合、線路２５に入力する電力は増大す
るので、線路２５と２６に関して等価的に電力分
配比を変えたことになる。また、第３図の能動領
域１４及び１５を一体化し、さらにドレイン電極
１１及び１２を一体化して第５図に示すように能
動領域１４′とドレイン電極１１′を形成し、これ
により複数の異なる寸法のドレイン電極を持つ
FET１８′を作り、これを第４図のFET１８の代
わりに使用することによつても同様の効果が得ら
れる。
さらに、４個以上のドレイン電極をもつFET
を使つて本発明のマイクロ波集積回路を作れば信
号を４回路以上に分配することが可能である。第
４図の実施例ではFETが形成される基板１７と
回路基板２０，２１とは別の材料として説明して
きたが、FET基板と回路基板を一体化して例え
ば同一の半絶縁性ガリウム砒素基板上に複数個の
ドレイン電極をもつFETとこれらのドレイン電
極に接続する回路を構成しても同様の効果が得ら
れる。
また、これまでの例では本発明の一部を構成す
るFETをガリウム砒素で作るとして説明してき
たが、これらを例えばシリコンやインジウム、リ
ン、ガリウムリン、ガリウムアルミニウム砒素等
の他の半導体で作ることもできる。
第４図の実施例においてはドレイン電極１１あ
るいは１３に印加するドレイン電圧を低下させる
とドレイン電極１１あるいは１３の出力電力が減
少するので、これらのドレイン電圧を変化させる
ことにより簡単かつ連続的に電力分配比を変化さ
せることができる。また、ドレイン電極にバイア
ス電圧を印加しなければそのドレイン電極には電
力はほとんど出力されないので、各ドレイン電極
へのバイアス電圧の供給の断続により、本発明の
マイクロ波集積回路はマイクロ波信号の出力を切
換える１入力多出力のスイツチとして使うことも
できる。
また、本発明を構成する複数個のドレイン電極
を持つFETとして第６図に示すように能動領域
５１がゲート・ドレイン間では各ドレイン電極１
１，１２，１３に対応して分離しているが、ゲー
ト・ソース間では分離していない構造を持つ
FETを用いてもよい。この場合でも各ドレイン
電極間のアイソレーシヨンが大きいので本発明の
効果に変わりはない。
また、第４図ではドレイン電極が接続されるマ
イクロ波集積回路基板に形成された線路２５，２
６はマイクロストリツプ線路であつたが、これら
はコプレーナ線路、３導体線路等であつても本発
明の効果は同じである。
以上述べたように本発明によれば、出力端子に
接続した負荷により生ずる反射波によつて入力端
子でのVSWRや出力端子での電力分配比がほと
んど変化せず、信号の電力増幅が可能であり、ま
た電力分配比を自由に変化できる電力分配回路、
及び１入力多出力のマイクロ波スイツチの機能を
もつマイクロ波集積回路を提供することができ
る。
【図面の簡単な説明】
第１図は従来のマイクロ波集積回路に用いる電
力分配回路の一例を示す平面図、第２図は同じく
他の例を示す平面図、第３図は本発明の一部を構
成する複数個のドレイン電極をもつ電界効果トラ
ンジスタの例を示す平面図、第４図は本発明マイ
クロ波集積回路の一実施例を示す平面図、第５
図、第６図は本発明に係る複数のドレイン電極を
もつ電界効果トランジスタの他の例を示す平面図
である。 １……誘電体基板、２……入力端子、３−ａ，
ｂ，ｃ……出力端子、４−ａ，ｂ……結合線路、
５，６，７，８……線路端子、９……ソース電
極、１０……ゲート電極、１１，１１′，１２，
１３……ドレイン電極、１４，１４′，１５，１
６……能動領域、１７……半絶縁性半導体基板、
１８……複数個のドレイン電極を持つ電界効果ト
ランジスタ、１９……接地導体、２０，２１……
マイクロ波集積回路基板、２２，２３……出力回
路、２４……入力回路、２５，２６……マイクロ
波集積回路基板に形成された線路、２７，２８，
２９，３０，３１……ボンデイング線、３２，３
３，３８……高インピーダンス線、３４，３５，
３９……チツプコンデンサ、３６，３７，４０…
…バイアスリード線、４１……入力端子、４２，
４３……出力端子、１８′……複数個の異なる寸
法のドレイン電極をもつ電界効果トランジスタ。

Claims (1)

    【特許請求の範囲】
  1. １ 半絶縁性半導体基板上の一部に能動領域が形
    成され、この能動領域に接触するソース電極及び
    ゲート電極が夫々共通電極として設けられ、複数
    個のドレイン電極およびこの各ドレイン電極に接
    触するドレイン・ゲート間能動領域部が相互に分
    離されて電界効果トランジスタが構成され、前記
    各ドレイン電極が前記半絶縁性半導体基板上若し
    くは別の回路基板上に形成された入出力回路の複
    数個の出力線路に夫々対応して接続され、前記ソ
    ース電極が接地され、前記ゲート電極が前記入出
    力回路の入力回路に接続されたことを特徴とする
    マイクロ波集積回路。
JP4289581A 1981-03-24 1981-03-24 Microwave integrated circuit Granted JPS57157548A (en)

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