JPS6349922B2 - - Google Patents
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- JPS6349922B2 JPS6349922B2 JP4289581A JP4289581A JPS6349922B2 JP S6349922 B2 JPS6349922 B2 JP S6349922B2 JP 4289581 A JP4289581 A JP 4289581A JP 4289581 A JP4289581 A JP 4289581A JP S6349922 B2 JPS6349922 B2 JP S6349922B2
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Description
【発明の詳細な説明】
本発明は入力端子及び複数個の出力端子間のア
イソレーシヨンが良く、電力利得を有する電力分
配機能、及び1入力多出力のスイツチの機能を持
つマイクロ波集積回路に関する。
イソレーシヨンが良く、電力利得を有する電力分
配機能、及び1入力多出力のスイツチの機能を持
つマイクロ波集積回路に関する。
誘電体基板にマイクロスリツプで構成した簡単
な電力分配回路の従来例を第1図に示す。1はア
ルミナセラミツク等の誘電体基板であり、入力端
子2に入射した電力は複数の出力端子3−a,3
−b,3−cに分配されて出力される。このと
き、入力端子2に反射波が生じないようにするに
は、各端子2,3−a,3−b,3−c間の回路
を構成するマイクロストリツプ線路の特性インピ
ーダンスZ2,Z3a,Z3b,Z3cの間に 1/Z2=1/Z3a+1/Z3b+1/Z3c の関係があることが必要である。ところが、この
関係が成立しても、この分配回路は双方向性であ
るため、出力端子に接続する負荷回路の反射係数
が大きいとこれにより生じた反射波が入力端子2
に現われ、その結果、入力端子2でのVSWRが
悪化するという欠点があつた。また出力端子相互
のアイソレーシヨンが小さいので例えば端子3−
aに接続した回路によつて生じた反射波は端子3
−b,3−cにも出力される。その結果、電力分
配比が出力端子に接続した負荷のインピーダンス
により変化するという不具合を生じる。
な電力分配回路の従来例を第1図に示す。1はア
ルミナセラミツク等の誘電体基板であり、入力端
子2に入射した電力は複数の出力端子3−a,3
−b,3−cに分配されて出力される。このと
き、入力端子2に反射波が生じないようにするに
は、各端子2,3−a,3−b,3−c間の回路
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ーダンスZ2,Z3a,Z3b,Z3cの間に 1/Z2=1/Z3a+1/Z3b+1/Z3c の関係があることが必要である。ところが、この
関係が成立しても、この分配回路は双方向性であ
るため、出力端子に接続する負荷回路の反射係数
が大きいとこれにより生じた反射波が入力端子2
に現われ、その結果、入力端子2でのVSWRが
悪化するという欠点があつた。また出力端子相互
のアイソレーシヨンが小さいので例えば端子3−
aに接続した回路によつて生じた反射波は端子3
−b,3−cにも出力される。その結果、電力分
配比が出力端子に接続した負荷のインピーダンス
により変化するという不具合を生じる。
以上述べたような入力端子及び出力端子間のア
イソレーシヨン劣化の欠点を補う1入力2出力の
電力分配回路の従来例としては結合線路形あるい
はブランチライン形の3dBハイブリツドがある。
第2図に誘電体基板1上にマイクロストリツプ線
路で構成した結合線路形、3dBハイブリツドを示
す。2本のマイクロストリツプ結合線路4−a,
4−bが平行間隔にて形成され、端子5,6と
7,8にそれぞれ接続されている。端子5を入力
端子とすると、端子6,7が出力端子となり、こ
の出力端子6,7に入力電力が等分配される。端
子6,7に接続した負荷回路により反射波が生じ
ても、その負荷回路が同一の場合にはそれらの反
射波の合成電力はすべて端子8に出力されるた
め、端子8に無反射終端を接続しておけば反射波
が入力端子5に現われることはない。しかしなが
ら端子6,7に接続した負荷のインピーダンスが
異なる場合には反射波が入力端子5にも出力さ
れ、さらに、入力端子5に接続される入力回路の
VSWRが大きいと、この反射波は端子5に再入
力し出力端子6,7に現われる。従つてこの場合
には第1図の分配回路と同様の欠点を有すること
になる。また、3dBハイブリツドで電力多分配回
路を作るには3dBハイブリツドを複数個組合わせ
る必要があり、回路が複雑になるという欠点もあ
つた。
イソレーシヨン劣化の欠点を補う1入力2出力の
電力分配回路の従来例としては結合線路形あるい
はブランチライン形の3dBハイブリツドがある。
第2図に誘電体基板1上にマイクロストリツプ線
路で構成した結合線路形、3dBハイブリツドを示
す。2本のマイクロストリツプ結合線路4−a,
4−bが平行間隔にて形成され、端子5,6と
7,8にそれぞれ接続されている。端子5を入力
端子とすると、端子6,7が出力端子となり、こ
の出力端子6,7に入力電力が等分配される。端
子6,7に接続した負荷回路により反射波が生じ
ても、その負荷回路が同一の場合にはそれらの反
射波の合成電力はすべて端子8に出力されるた
め、端子8に無反射終端を接続しておけば反射波
が入力端子5に現われることはない。しかしなが
ら端子6,7に接続した負荷のインピーダンスが
異なる場合には反射波が入力端子5にも出力さ
れ、さらに、入力端子5に接続される入力回路の
VSWRが大きいと、この反射波は端子5に再入
力し出力端子6,7に現われる。従つてこの場合
には第1図の分配回路と同様の欠点を有すること
になる。また、3dBハイブリツドで電力多分配回
路を作るには3dBハイブリツドを複数個組合わせ
る必要があり、回路が複雑になるという欠点もあ
つた。
また、これら従来の電力分配回路は受動回路で
あるので回路損失により各出力端子に現われる電
力は入力電力よりも必ず小さくなるという欠点が
あつた。
あるので回路損失により各出力端子に現われる電
力は入力電力よりも必ず小さくなるという欠点が
あつた。
さらに従来の電力分配回路の電力分配比を変え
るためには電力分配器の形状を変更するか、負荷
インピーダンスを変えなければならず、電力分配
比を変えることは困難であつた。
るためには電力分配器の形状を変更するか、負荷
インピーダンスを変えなければならず、電力分配
比を変えることは困難であつた。
本発明は上記の欠点を除去するもので、入、出
力端子間および出力端子相互間のアイソレーシヨ
ンが大きく、出力端子に接続する負荷によつて入
力端子でのVSWRや電力分配比がほとんど変化
せず、又入力信号を増幅する機能と電力分配比を
簡単にしかも連続的に変化できる電力分配回路の
機能を有し、さらに入力信号を任意の出力端子に
出力できるスイツチとしても機能しうるマイクロ
波集積回路を提供することを目的とする。
力端子間および出力端子相互間のアイソレーシヨ
ンが大きく、出力端子に接続する負荷によつて入
力端子でのVSWRや電力分配比がほとんど変化
せず、又入力信号を増幅する機能と電力分配比を
簡単にしかも連続的に変化できる電力分配回路の
機能を有し、さらに入力信号を任意の出力端子に
出力できるスイツチとしても機能しうるマイクロ
波集積回路を提供することを目的とする。
以下、本発明の一つの実施例を図面を参照して
説明する。第3図は本発明を構成する電界効果ト
ランジスタ(以下FETと略す)の構造例を示す。
FET18のソース電極9とゲート電極10は各
1個であるが、ドレイン電極は11,12,13
の3個を有している。即ち、FET18が形成さ
れる半絶縁性半導体基板17は例えばクロムをド
ープしたカリウム砒素基板であり、その上にエピ
タキシヤル成長法やフオトエツチング法等の方法
によりFETの能動領域となるべきn形高電子濃
度ガリウム砒素層の能動領域14,15,16を
形成する。次に、メタル蒸着、リフトオフ等の方
法でゲート電極10を例えば能動領域のガリウム
砒素層との間にシヨツトキ障壁を形成するアルミ
ニウム等の金属で作り、同様の方法でソース電極
9及びドレイン電極11,12,13を金ゲルマ
ニウム共晶合金等のガリウム砒素とオーミツク接
触をする金属で形成する。このとき、ゲート電極
10及びソース電極9は各能動領域14,15,
16に共通に接続されているが、ドレイン電極1
1,12,13はそれぞれ対応した能動領域1
4,15,16以外の能動領域には接触しないよ
うにする。このFET18はソース電極9を0電
位とし、ドレイン電極11,12,13を正電
位、ゲート電極10を負電位またはゲート順方向
電流が流れない程度のわずかな正電位を保つよう
にバイアスして動作させる。
説明する。第3図は本発明を構成する電界効果ト
ランジスタ(以下FETと略す)の構造例を示す。
FET18のソース電極9とゲート電極10は各
1個であるが、ドレイン電極は11,12,13
の3個を有している。即ち、FET18が形成さ
れる半絶縁性半導体基板17は例えばクロムをド
ープしたカリウム砒素基板であり、その上にエピ
タキシヤル成長法やフオトエツチング法等の方法
によりFETの能動領域となるべきn形高電子濃
度ガリウム砒素層の能動領域14,15,16を
形成する。次に、メタル蒸着、リフトオフ等の方
法でゲート電極10を例えば能動領域のガリウム
砒素層との間にシヨツトキ障壁を形成するアルミ
ニウム等の金属で作り、同様の方法でソース電極
9及びドレイン電極11,12,13を金ゲルマ
ニウム共晶合金等のガリウム砒素とオーミツク接
触をする金属で形成する。このとき、ゲート電極
10及びソース電極9は各能動領域14,15,
16に共通に接続されているが、ドレイン電極1
1,12,13はそれぞれ対応した能動領域1
4,15,16以外の能動領域には接触しないよ
うにする。このFET18はソース電極9を0電
位とし、ドレイン電極11,12,13を正電
位、ゲート電極10を負電位またはゲート順方向
電流が流れない程度のわずかな正電位を保つよう
にバイアスして動作させる。
第4図は第3図に示した複数個のドレイン電極
を持つFET18を用いた本発明の一実施例であ
る。このFET18は例えば銅板で作られた接地
導体19の上にマイクロ波集積回路基板20,2
1とともに取付けられる。このマイクロ波集積回
路基板20,21には例えばアルミナセラミツク
基板を用い、その上に例えばクロム及び金の薄膜
で形成したマイクロストリツプ線路からなる出力
回路22,23と入力回路24を形成する。これ
らの回路は例えばFET18のインピーダンス整
合の働きをするように作る。そして出力回路2
2,23に備わる各線路25,26にはそれぞれ
FET18の複数個のドレイン電極うちの例えば
2個の電極11,13とを例えば金のボンデイン
グ線27,28により接続する。同様にゲート電
極10は金のボンデイング線29等により入力回
路24と接続する。また、ソース電極9は、例え
ば金のボンデイング線30,31により、接地導
体19と接続する。このFET18はバイアス電
圧を印加するには例えば出力回路22,23、入
力回路24に夫々高インピーダンス線路32,3
3,38、高周波遮断用チツプコンデンサ34,
35,39、バイアスリード線36,37,40
から成るバイアス回路(32,34,36)、(3
3,35,37)、(38,39,40)を接続
し、バイアスリード線36,37には正のドレイ
ンバイアス電圧、バイアスリード線40にはゲー
トバイアス電圧を印加すればよい。
を持つFET18を用いた本発明の一実施例であ
る。このFET18は例えば銅板で作られた接地
導体19の上にマイクロ波集積回路基板20,2
1とともに取付けられる。このマイクロ波集積回
路基板20,21には例えばアルミナセラミツク
基板を用い、その上に例えばクロム及び金の薄膜
で形成したマイクロストリツプ線路からなる出力
回路22,23と入力回路24を形成する。これ
らの回路は例えばFET18のインピーダンス整
合の働きをするように作る。そして出力回路2
2,23に備わる各線路25,26にはそれぞれ
FET18の複数個のドレイン電極うちの例えば
2個の電極11,13とを例えば金のボンデイン
グ線27,28により接続する。同様にゲート電
極10は金のボンデイング線29等により入力回
路24と接続する。また、ソース電極9は、例え
ば金のボンデイング線30,31により、接地導
体19と接続する。このFET18はバイアス電
圧を印加するには例えば出力回路22,23、入
力回路24に夫々高インピーダンス線路32,3
3,38、高周波遮断用チツプコンデンサ34,
35,39、バイアスリード線36,37,40
から成るバイアス回路(32,34,36)、(3
3,35,37)、(38,39,40)を接続
し、バイアスリード線36,37には正のドレイ
ンバイアス電圧、バイアスリード線40にはゲー
トバイアス電圧を印加すればよい。
以上のように構成したマイクロ集積回路におい
て、入力回路24の入力端子41にマイクロ波信
号を入れると、この入力信号はゲート電極10に
入り増幅されてドレイン電極11及び13に出力
される。そしてドレイン電極11に出力された信
号は、ボンデイング線27を通つて出力回路22
に導かれ、同様にドレイン電極13に出力された
信号はボンデイング線28を通つて出力回路23
に導かれるため、このマイクロ波集積回路は電力
分配回路として動作する。ここで、もし出力回路
22の出力端子42に接続した負荷回路のインピ
ーダンス不整合により反射波が生じた場合、この
反射波がドレイン電極11に戻ることになる。し
かし、FET18にはドレイン・ゲート間の帰還
容量が小さいという特徴があり、またドレイン電
極11と13と接接している能動領域(第3図の
14,16)が互いに分離しているため、ゲー
ト・ドレイン間及びドレイン間相互のアイソレー
シヨンが大きい。従つて、ドレイン電極11に戻
つた反射波のゲート電極10や他のドレイン電極
13への漏れは非常に少ない。
て、入力回路24の入力端子41にマイクロ波信
号を入れると、この入力信号はゲート電極10に
入り増幅されてドレイン電極11及び13に出力
される。そしてドレイン電極11に出力された信
号は、ボンデイング線27を通つて出力回路22
に導かれ、同様にドレイン電極13に出力された
信号はボンデイング線28を通つて出力回路23
に導かれるため、このマイクロ波集積回路は電力
分配回路として動作する。ここで、もし出力回路
22の出力端子42に接続した負荷回路のインピ
ーダンス不整合により反射波が生じた場合、この
反射波がドレイン電極11に戻ることになる。し
かし、FET18にはドレイン・ゲート間の帰還
容量が小さいという特徴があり、またドレイン電
極11と13と接接している能動領域(第3図の
14,16)が互いに分離しているため、ゲー
ト・ドレイン間及びドレイン間相互のアイソレー
シヨンが大きい。従つて、ドレイン電極11に戻
つた反射波のゲート電極10や他のドレイン電極
13への漏れは非常に少ない。
また、このマイクロ波集積回路の出力端子42
又は43に接続される負荷のインピーダンスの如
何で入力端子41でのVSWRはほとんど変化せ
ず、また他の出力端子への影響もほとんどないた
め電力分配比も変化しない。
又は43に接続される負荷のインピーダンスの如
何で入力端子41でのVSWRはほとんど変化せ
ず、また他の出力端子への影響もほとんどないた
め電力分配比も変化しない。
さらに、第4図の本発明の実施例で説明した
FET18は高周波特性が優れており、マイクロ
波帯で動作させた場合でも入力端子41と各出力
端子42,43間で電力利得が得られるという長
所がある。
FET18は高周波特性が優れており、マイクロ
波帯で動作させた場合でも入力端子41と各出力
端子42,43間で電力利得が得られるという長
所がある。
また、第4図の実施例ではドレイン電極12は
使つていなかつたが、これをドレイン電極11と
ともに線路25に接続して使用することもでき
る。この場合、線路25に入力する電力は増大す
るので、線路25と26に関して等価的に電力分
配比を変えたことになる。また、第3図の能動領
域14及び15を一体化し、さらにドレイン電極
11及び12を一体化して第5図に示すように能
動領域14′とドレイン電極11′を形成し、これ
により複数の異なる寸法のドレイン電極を持つ
FET18′を作り、これを第4図のFET18の代
わりに使用することによつても同様の効果が得ら
れる。
使つていなかつたが、これをドレイン電極11と
ともに線路25に接続して使用することもでき
る。この場合、線路25に入力する電力は増大す
るので、線路25と26に関して等価的に電力分
配比を変えたことになる。また、第3図の能動領
域14及び15を一体化し、さらにドレイン電極
11及び12を一体化して第5図に示すように能
動領域14′とドレイン電極11′を形成し、これ
により複数の異なる寸法のドレイン電極を持つ
FET18′を作り、これを第4図のFET18の代
わりに使用することによつても同様の効果が得ら
れる。
さらに、4個以上のドレイン電極をもつFET
を使つて本発明のマイクロ波集積回路を作れば信
号を4回路以上に分配することが可能である。第
4図の実施例ではFETが形成される基板17と
回路基板20,21とは別の材料として説明して
きたが、FET基板と回路基板を一体化して例え
ば同一の半絶縁性ガリウム砒素基板上に複数個の
ドレイン電極をもつFETとこれらのドレイン電
極に接続する回路を構成しても同様の効果が得ら
れる。
を使つて本発明のマイクロ波集積回路を作れば信
号を4回路以上に分配することが可能である。第
4図の実施例ではFETが形成される基板17と
回路基板20,21とは別の材料として説明して
きたが、FET基板と回路基板を一体化して例え
ば同一の半絶縁性ガリウム砒素基板上に複数個の
ドレイン電極をもつFETとこれらのドレイン電
極に接続する回路を構成しても同様の効果が得ら
れる。
また、これまでの例では本発明の一部を構成す
るFETをガリウム砒素で作るとして説明してき
たが、これらを例えばシリコンやインジウム、リ
ン、ガリウムリン、ガリウムアルミニウム砒素等
の他の半導体で作ることもできる。
るFETをガリウム砒素で作るとして説明してき
たが、これらを例えばシリコンやインジウム、リ
ン、ガリウムリン、ガリウムアルミニウム砒素等
の他の半導体で作ることもできる。
第4図の実施例においてはドレイン電極11あ
るいは13に印加するドレイン電圧を低下させる
とドレイン電極11あるいは13の出力電力が減
少するので、これらのドレイン電圧を変化させる
ことにより簡単かつ連続的に電力分配比を変化さ
せることができる。また、ドレイン電極にバイア
ス電圧を印加しなければそのドレイン電極には電
力はほとんど出力されないので、各ドレイン電極
へのバイアス電圧の供給の断続により、本発明の
マイクロ波集積回路はマイクロ波信号の出力を切
換える1入力多出力のスイツチとして使うことも
できる。
るいは13に印加するドレイン電圧を低下させる
とドレイン電極11あるいは13の出力電力が減
少するので、これらのドレイン電圧を変化させる
ことにより簡単かつ連続的に電力分配比を変化さ
せることができる。また、ドレイン電極にバイア
ス電圧を印加しなければそのドレイン電極には電
力はほとんど出力されないので、各ドレイン電極
へのバイアス電圧の供給の断続により、本発明の
マイクロ波集積回路はマイクロ波信号の出力を切
換える1入力多出力のスイツチとして使うことも
できる。
また、本発明を構成する複数個のドレイン電極
を持つFETとして第6図に示すように能動領域
51がゲート・ドレイン間では各ドレイン電極1
1,12,13に対応して分離しているが、ゲー
ト・ソース間では分離していない構造を持つ
FETを用いてもよい。この場合でも各ドレイン
電極間のアイソレーシヨンが大きいので本発明の
効果に変わりはない。
を持つFETとして第6図に示すように能動領域
51がゲート・ドレイン間では各ドレイン電極1
1,12,13に対応して分離しているが、ゲー
ト・ソース間では分離していない構造を持つ
FETを用いてもよい。この場合でも各ドレイン
電極間のアイソレーシヨンが大きいので本発明の
効果に変わりはない。
また、第4図ではドレイン電極が接続されるマ
イクロ波集積回路基板に形成された線路25,2
6はマイクロストリツプ線路であつたが、これら
はコプレーナ線路、3導体線路等であつても本発
明の効果は同じである。
イクロ波集積回路基板に形成された線路25,2
6はマイクロストリツプ線路であつたが、これら
はコプレーナ線路、3導体線路等であつても本発
明の効果は同じである。
以上述べたように本発明によれば、出力端子に
接続した負荷により生ずる反射波によつて入力端
子でのVSWRや出力端子での電力分配比がほと
んど変化せず、信号の電力増幅が可能であり、ま
た電力分配比を自由に変化できる電力分配回路、
及び1入力多出力のマイクロ波スイツチの機能を
もつマイクロ波集積回路を提供することができ
る。
接続した負荷により生ずる反射波によつて入力端
子でのVSWRや出力端子での電力分配比がほと
んど変化せず、信号の電力増幅が可能であり、ま
た電力分配比を自由に変化できる電力分配回路、
及び1入力多出力のマイクロ波スイツチの機能を
もつマイクロ波集積回路を提供することができ
る。
第1図は従来のマイクロ波集積回路に用いる電
力分配回路の一例を示す平面図、第2図は同じく
他の例を示す平面図、第3図は本発明の一部を構
成する複数個のドレイン電極をもつ電界効果トラ
ンジスタの例を示す平面図、第4図は本発明マイ
クロ波集積回路の一実施例を示す平面図、第5
図、第6図は本発明に係る複数のドレイン電極を
もつ電界効果トランジスタの他の例を示す平面図
である。 1……誘電体基板、2……入力端子、3−a,
b,c……出力端子、4−a,b……結合線路、
5,6,7,8……線路端子、9……ソース電
極、10……ゲート電極、11,11′,12,
13……ドレイン電極、14,14′,15,1
6……能動領域、17……半絶縁性半導体基板、
18……複数個のドレイン電極を持つ電界効果ト
ランジスタ、19……接地導体、20,21……
マイクロ波集積回路基板、22,23……出力回
路、24……入力回路、25,26……マイクロ
波集積回路基板に形成された線路、27,28,
29,30,31……ボンデイング線、32,3
3,38……高インピーダンス線、34,35,
39……チツプコンデンサ、36,37,40…
…バイアスリード線、41……入力端子、42,
43……出力端子、18′……複数個の異なる寸
法のドレイン電極をもつ電界効果トランジスタ。
力分配回路の一例を示す平面図、第2図は同じく
他の例を示す平面図、第3図は本発明の一部を構
成する複数個のドレイン電極をもつ電界効果トラ
ンジスタの例を示す平面図、第4図は本発明マイ
クロ波集積回路の一実施例を示す平面図、第5
図、第6図は本発明に係る複数のドレイン電極を
もつ電界効果トランジスタの他の例を示す平面図
である。 1……誘電体基板、2……入力端子、3−a,
b,c……出力端子、4−a,b……結合線路、
5,6,7,8……線路端子、9……ソース電
極、10……ゲート電極、11,11′,12,
13……ドレイン電極、14,14′,15,1
6……能動領域、17……半絶縁性半導体基板、
18……複数個のドレイン電極を持つ電界効果ト
ランジスタ、19……接地導体、20,21……
マイクロ波集積回路基板、22,23……出力回
路、24……入力回路、25,26……マイクロ
波集積回路基板に形成された線路、27,28,
29,30,31……ボンデイング線、32,3
3,38……高インピーダンス線、34,35,
39……チツプコンデンサ、36,37,40…
…バイアスリード線、41……入力端子、42,
43……出力端子、18′……複数個の異なる寸
法のドレイン電極をもつ電界効果トランジスタ。
Claims (1)
- 1 半絶縁性半導体基板上の一部に能動領域が形
成され、この能動領域に接触するソース電極及び
ゲート電極が夫々共通電極として設けられ、複数
個のドレイン電極およびこの各ドレイン電極に接
触するドレイン・ゲート間能動領域部が相互に分
離されて電界効果トランジスタが構成され、前記
各ドレイン電極が前記半絶縁性半導体基板上若し
くは別の回路基板上に形成された入出力回路の複
数個の出力線路に夫々対応して接続され、前記ソ
ース電極が接地され、前記ゲート電極が前記入出
力回路の入力回路に接続されたことを特徴とする
マイクロ波集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289581A JPS57157548A (en) | 1981-03-24 | 1981-03-24 | Microwave integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289581A JPS57157548A (en) | 1981-03-24 | 1981-03-24 | Microwave integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57157548A JPS57157548A (en) | 1982-09-29 |
JPS6349922B2 true JPS6349922B2 (ja) | 1988-10-06 |
Family
ID=12648761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4289581A Granted JPS57157548A (en) | 1981-03-24 | 1981-03-24 | Microwave integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57157548A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5887642U (ja) * | 1981-12-08 | 1983-06-14 | 株式会社東海理化電機製作所 | 自動車用アウタミラ−の離脱防止機構 |
JPH02206202A (ja) * | 1989-02-03 | 1990-08-16 | A T R Koudenpa Tsushin Kenkyusho:Kk | マイクロ波多端子合成分配回路装置 |
JPH07120886B2 (ja) * | 1989-12-27 | 1995-12-20 | 三菱電機株式会社 | 電力分配器および電力合成器 |
JP3396018B2 (ja) * | 1997-03-25 | 2003-04-14 | 株式会社村上開明堂 | ミラー位置検出装置 |
-
1981
- 1981-03-24 JP JP4289581A patent/JPS57157548A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS57157548A (en) | 1982-09-29 |
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