JP2015106863A - 外部インターフェース回路 - Google Patents

Abstract

【課題】外部インターフェース回路の高周波領域における伝送特性の低下を抑える。【解決手段】本発明に係る外部インターフェース回路（２，４）は、一端が外部端子（ＩＮＰ、ＩＮＮ、ＯＵＴＰ、ＯＵＴＮ）に接続される第１伝送線路（２２，２３、４２、４３）と、前記第１伝送線路の他端に接続される内部回路（２６、２７、４６）と、一端が前記第１伝送線路の他端に接続される第２伝送線路（２４、２５、４４、４５）と、第１直流電圧が供給される第１固定ノード（ＶＣＣ）と前記第２伝送線路の他端との間に接続される終端抵抗（Ｒｔｉ１，Ｒｔｉ２，Ｒｔｏ１，Ｒｔｏ２）と、を有する。【選択図】図２

Description

本発明は、外部インターフェース回路に関し、特に、高周波用の外部入力インターフェース回路および外部出力インターフェース回路に関する。

高周波信号を扱う高周波用の集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、外部と信号をやり取りするための外部インターフェース回路におけるインピーダンス整合（インピーダンスマッチング）が重要である。例えば、高周波用ＩＣでは、接続される外部伝送路の特性インピーダンスが５０Ωの場合、外部伝送路から信号を入力する外部入力インターフェース回路や外部伝送路に信号を出力する外部出力インターフェース回路の特性インピーダンスも５０Ωに合わせる必要がある。例えば、非特許文献１に、従来の高周波用ＩＣにおける外部入力インターフェース回路および外部出力インターフェース回路の構成が開示されている。

B.Jalali and S.J.Pearton , "Inp HBTs:Growth, Processing, and Applications" Artech House Publishers pp. 288-299.

本発明者らが検討した結果、従来の外部入力インターフェース回路および外部出力インターフェース回路では、以下に示す問題があることが明らかとされた。

図７は、本発明者らが先立って検討した外部入力インターフェース回路を示す図である。また、図８は、本発明者らが先立って検討した外部出力インターフェース回路を示す図である。

図７に示される外部入力インターフェース回路５は、例えば、５０Ωの終端抵抗Ｒｔｉ１，Ｒｔｉ２と、伝送路５２、５３と、エミッタフォロア回路５４、５５を含み、エミッタフォロア回路５４、５５の入力ノードＮＩＰＸ、ＮＩＮＸが伝送線路５２、５３を介して入力端子ＩＮＰ、ＩＮＮに接続される。また、図８に示される外部出力インターフェース回路６は、例えば、差動入力回路６４および終端抵抗Ｒｔｏ１，Ｒｔｏ２から成るＣＭＬ（Ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ）回路と、伝送路６２、６３とを含み、ＣＭＬ回路の２つの出力ノードが伝送線路６２、６３を介して外部出力端子ＯＵＴＰ、ＯＵＴＮに夫々接続される。

外部入力インターフェース回路５の入力段回路５０は、例えば図９に示される等価回路で表すことができる。同様に、外部出力インターフェース回路６の出力段回路６０は、例えば図１０に示される等価回路で表すことができる。

外部入力インターフェース回路５の入力段回路５０は、図９に示されるように、エミッタフォロア回路の入力ノードＮＩＰＸ、ＮＩＮＸに存在する寄生の容量Ｃｓｉが終端抵抗Ｒｔｉと並列に接続された構成となる。その結果、入力信号の周波数が高くなると、外部入力インターフェース回路５の入力インピーダンス（特性インピーダンス）が５０Ωよりも低下してしまう。同様に、図１０に示されるように、外部出力インターフェース回路６の出力段回路６０は、ＣＭＬ回路の出力ノードＮＯＰＸ、ＮＯＮＸに存在する寄生の容量Ｃｓｏが終端抵抗Ｒｔｏと並列に接続された構成となる。その結果、出力信号の周波数が高くなると、外部出力インターフェース回路６の出力インピーダンス（特性インピーダンス）が５０Ωよりも低下してしまう。このように、外部入力インターフェース回路５および外部出力インターフェース回路６では、高周波領域において特性インピーダンスが５０Ωからずれるため、高周波領域においてインピーダンスの不整合が起こり、反射特性が劣化する虞がある。特に、大振幅の信号を出力する外部出力インターフェース回路の場合、トランジスタＱ３、Ｑ４のトランジスタサイズが大きいため、寄生の容量Ｃｓｏ（出力トランジスタのコレクタ側に見える寄生容量）が大きくなり、高周波領域での反射特性の劣化が顕著となる。

本発明は、以上のような問題点を解消するためになされたものであり、外部インターフェース回路の高周波領域における伝送特性の低下を抑えることを目的とする。

本発明に係る外部インターフェース回路は、一端が外部端子に接続される第１伝送線路と、前記第１伝送線路の他端に接続される内部回路と、一端が前記第１伝送線路の他端に接続される第２伝送線路と、第１直流電圧が供給される第１固定電位ノードと前記第２伝送線路の他端との間に接続される終端抵抗と、を有することを特徴とする。

上記外部インターフェース回路において、前記第１および第２伝送線路のインピーダンスが、前記終端抵抗の抵抗値よりも大きくしてもよい。

上記外部インターフェース回路において、前記第１伝送線路と前記第２伝送線路は、線路長が等しくなるように形成されてもよい。

上記外部インターフェース回路において、前記外部端子は、外部から信号が入力される外部入力端子であって、前記内部回路は、前記第１固定電位ノードと前記第１直流電圧よりも低い第２直流電圧が供給される第２固定電位ノードとの間に接続され、前記第１伝送線路の他端から入力した信号に基づいて動作するエミッタフォロア回路またはソースフォロア回路を含んで構成してもよい。

上記外部インターフェース回路において、前記外部端子は、信号を出力する第１外部出力端子および第２外部出力端子であって、前記第１伝送線路、前記第２伝送線路、および前記終端抵抗は、前記第１外部出力端子と前記第２外部出力端子の夫々に対応して設けられ、前記内部回路は、入力した２つの信号の差分に応じた差動信号を出力する差動入力回路を含み、前記差動入力回路の一方の出力端子が、前記第１外部出力端子に接続された前記第１伝送線路の他端に接続され、前記差動入力回路の他方の出力端子が、前記第２外部出力端子に接続された前記第１伝送線路の他端に接続されるように構成してもよい。

以上説明したことにより、本発明によれば、第１伝送線路と内部回路とが接続されるノードに寄生容量が存在する場合であっても、外部端子から見た外部インターフェース回路の特性インピーダンスの高周波領域における低下を抑えることが可能となるので、外部インターフェース回路の高周波領域における伝送特性の低下を抑えることができる。

図１は、本発明の一実施の形態に係る外部インターフェース回路を備えた半導体装置を例示する図である。 図２は、本発明の一実施の形態に係る外部入力インターフェース回路の内部構成を例示する図である。 図３は、本発明の一実施の形態に係る外部入力インターフェース回路の入力段回路の等価回路を示す図である。 図４は、本発明の一実施の形態に係る外部出力インターフェース回路の内部構成を例示する図である。 図５は、本発明の一実施の形態に係る外部出力インターフェース回路の出力段回路の等価回路を示す図である。 図６は、本発明の一実施の形態に係る外部出力インターフェース回路４の出力反射損失の特性を例示する図である。 図７は、本発明者らが先立って検討した外部入力インターフェース回路を示す図である。 図８は、本発明者らが先立って検討した外部出力インターフェース回路を示す図である。 図９は、本発明者らが先立って検討した外部入力インターフェース回路の入力段回路の等価回路を示す図である。 図１０は、本発明者らが先立って検討した外部出力インターフェース回路の出力段回路の等価回路を示す図である。

以下、本発明の実施の形態について図を参照して説明する。
≪高周波用半導体装置の概要≫
図１は、本発明の一実施の形態に係る外部インターフェース回路を備えた半導体装置を例示する図である。

図１に示される半導体装置１は、特に制限されないが、例えば、公知のヘテロ結合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の製造プロセスによって１個のＧａＡｓ、ＧａＰ、ＩｎＰ等のＩＩＩ−Ｖ族化合物半導体のような化合物半導体基板に、各種の回路素子が形成されたモノリシックマイクロ波集積回路（ＭＭＩＣ：ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）である。

具体的に、半導体装置１は、複数の外部端子と、外部インターフェース回路としての外部入力インターフェース回路２および外部出力インターフェース回路４と、信号処理回路３とを備える。同図には、上記複数の外部端子の一例として、信号を入力するための外部入力端子ＩＮＰ、ＩＮＮと、信号を外部に出力するための外部出力端子ＯＵＴＰ、ＯＵＴＮとが、代表的に示されている。外部入力端子ＩＮＰ、ＩＮＮおよび外部出力端子ＯＵＴＰ、ＯＵＴＮは、例えば、半導体基板に形成された電極（ＰＡＤ）である。

外部入力インターフェース回路２は、外部の伝送路から外部入力端子ＩＮＰ、ＩＮＮに供給された信号を入力し、信号処理回路３に与える。信号処理回路３は、例えば、高周波信号を入力して各種の信号処理を行う高周波（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路である。例えば、信号処理回路３は、外部入力インターフェース回路２から供給された信号に基づいて各種の信号処理を行い、信号処理結果に係る信号のうち外部に出力すべき信号を外部出力インターフェース回路４に供給する。外部出力インターフェース回路４は、信号処理回路３から供給された信号を出力端子ＯＵＴＰ、ＯＵＴＮに出力する。

≪外部入力インターフェース回路の構成≫
外部入力端子ＩＮＰ、ＩＮＮは、例えば、差動信号を入力する差動入力端子対であり、外部入力端子ＩＮＰ、ＩＮＮから夫々供給された信号は、外部入力インターフェース回路２を介して差動信号として信号処理回路３に入力される。

図２に外部入力インターフェース回路２の内部構成を例示する。
図２に示されるように、外部入力インターフェース回路２は、入力段回路２０、２１と内部回路２６、２７とを備える。

入力段回路２０と入力段回路２１とは共に、同様の回路構成を有する。具体的には、入力段回路２０は、伝送線路２２、２４と終端抵抗Ｒｔｉ１とを備える。伝送線路２２は、一端が外部入力端子ＩＮＰに接続され、他端がノードＮＩＰに接続される。伝送線路２４は、一端がノードＮＩＰに接続され、他端が終端抵抗Ｒｔｉ１に接続される。終端抵抗Ｒｔｉ１は、電源電圧ＶＣＣが供給される第１固定電位ノードと伝送線路２４の他端との間に接続される。なお、参照符号ＶＣＣは、電源電圧のみならず、当該電源電圧が供給される第１固定電源ノードをも表すものとする。同様に、入力段回路２１は、伝送線路２３、２５と終端抵抗Ｒｔｉ２とを備える。伝送線路２３は、一端が外部入力端子ＩＮＮに接続され、他端がノードＮＩＮに接続される。伝送線路２５は、一端がノードＮＩＮに接続され、他端が終端抵抗Ｒｔｉ２に接続される。終端抵抗Ｒｔｉ２は、第１固定電位ノードＶＣＣと伝送線路２５の他端との間に接続される。

本実施の形態において、伝送線路とは、高周波信号（例えば周波数１ＧＨｚ以上の信号）を伝送するための配線を言い、特に、伝搬する信号の波長に対して無視できない長さの配線長を有する配線を言う。伝送線路２２〜２５は、例えばヘビサイドの電信方程式（ｔｅｌｅｇｒａｐｈｉｃ ｅｑｕａｔｉｏｎ）により、分布定数回路で表すことができる。伝送線路２２〜２５は、例えば、マイクロストリップ線路や薄型マイクロストリップ線路、コプレーナ線路等で形成される。

終端抵抗Ｒｔｉ１、Ｒｔｉ２の抵抗値は、外部インターフェース回路２に接続される外部の伝送路の特性インピーダンスに応じて決定される。特に制限されないが、本実施の形態では、終端抵抗Ｒｔｉ１、Ｒｔｉ２を５０Ωとする。

内部回路２６と内部回路２７とは共に、同様の回路構成を有する。具体的には、内部回路２６は、第１固定電位ノードＶＣＣと電源電圧ＶＣＣよりも低い直流電圧ＶＥＥが供給される第２固定電位ノードとの間に接続されて伝送線路２２の他端（ノードＮＩＰ）から入力した信号に基づいて動作するエミッタフォロア回路を含む。なお、参照符号ＶＥＥは、直流電圧のみならず、当該直流電圧が供給される第２固定電位ノードをも表すものとする。上記エミッタフォロア回路は、例えば、トランジスタＱ１と定電流源Ｉ１とから構成される。トランジスタＱ１は、コレクタ電極が第１固定電位ノードＶＣＣに接続され、ベース電極がノードＮＩＰに接続され、エミッタ電極がノードＮ０１に接続される。定電流源Ｉ１は、一端がノードＮ０１に接続されると共に他端が第２固定電位ノードＶＥＥに接続され、ノードＮ０１側から第２固定電位ノードＶＥＥ側に定電流を流す。

内部回路２７は、内部回路２６と同様に、第１固定電位ノードＶＣＣと第２固定電位ノードＶＥＥとの間に接続され、伝送線路２３の他端（ノードＮＩＮ）から入力した信号に基づいて動作するエミッタフォロア回路を含む。当該エミッタフォロア回路は、例えば、トランジスタＱ２と定電流源Ｉ２とから構成される。トランジスタＱ２はコレクタ電極が第１固定電位ノードＶＣＣに接続され、ベース電極がノードＮＩＮに接続され、エミッタ電極がノードＮ０２に接続される。定電流源Ｉ２は、一端がノードＮ０２に接続されると共に他端が第２固定電位ノードＶＥＥに接続され、ノードＮ０２側から第２固定電位ノードＶＥＥ側に定電流を流す。

特に制限されないが、トランジスタＱ１、Ｑ２は、例えばＨＢＴの製造プロセスで形成されたバイポーラトランジスタである。定電流源Ｉ１、Ｉ２は、例えば、電源電圧や温度等に依存し難い定電流源回路によって生成された電流をコピーして出力するカレントミラー回路等である。

ここで、外部入力インターフェース回路２における入力段回路２０、２１の構成について更に詳細に説明する。なお、上述したように、入力段回路２０と入力段回路２１とは共に同様の回路構成を有するため、以下では代表的に入力段回路２０について説明し、入力段回路２１については説明を省略する。

図３に、外部入力インターフェース回路２の入力段回路２０の等価回路を示す。
同図に示されるように、入力段回路２０の等価回路は、伝送線路２２および伝送線路２４が直列に接続され、容量Ｃｓｉが伝送線路２４の一端（ノードＮＩＰ）とコモンノード（例えば第１固定電位ノードＶＣＣ）との間に接続され、終端抵抗Ｒｔｉ１が伝送線路２４の他端（ノードＮＩＰと反対側の端子）と上記コモンノードとの間に接続された回路として表すことができる。ここで、容量Ｃｓｉは、ノードＮＩＰに接続される寄生容量であり、主にトランジスタＱ１のベース・コレクタ間の浮遊容量から成る。

前述したように、図７の外部入力インターフェース回路５では、入力段回路５０は、等価的に終端抵抗Ｒｔｉ１と寄生の容量Ｃｓｉとが並列に接続された回路となる。その結果、容量Ｃｓｉによって外部入力インターフェース回路の特性インピーダンスが高周波領域において低下し、伝送特性が劣化する。これに対し、本実施の形態に係る外部入力インターフェース回路２における入力段回路２０は、ノードＮＩＰと終端抵抗Ｒｔｉ１との間に伝送線路２４が挿入された構成とされる。これにより、入力段回路２０は、図３に示されるように、等価的に終端抵抗Ｒｔｉ１と容量Ｃｓｉとが伝送線路２４を挟んで接続された構成となるので、伝送線路２２および伝送線路２４によって、寄生の容量Ｃｓｉに起因する高周波領域での特性インピーダンスの低下を補償することが可能となる。以下、このことについて詳細に説明する。

例えば、伝送線路２２と伝送線路２４の線路長（配線長）が等しい場合を考える。例えば、外部入力端子ＩＮＰから終端抵抗Ｒｔｉ１の一端（第１固定電位ノードＶＣＣと反対側の端子）までの線路長をｌｉｎとしたとき、伝送線路２２の線路長はｌｉｎ／２であり、伝送線路２４の線路長はｌｉｎ／２である。ここで、伝送線路２２と伝送線路２４の線路長が等しい場合とは、伝送線路２２と伝送線路２４の線路長が一致する場合のみならず、一方の線路長が他方の線路長のプラスマイナス１０％程度の誤差の範囲内にある場合も含むものとする。

上記の場合において、外部入力端子ＩＮＰから見た外部入力インターフェース回路２の入力インピーダンス（特性インピーダンスＺ０＿ｉｎ）は、伝送線路２２、２４が無損失（Ｒ＝０、Ｇ＝０）であるとすると、例えば、下記（式１）で表すことができる。

ここで、Ｌｌｉｎｅ＿ｉは、入力段回路２０の分布定数回路としての単位長あたりのインダクタンス（伝送線路２２の単位長あたりのインダクタンス）を表す。また、Ｃｌｉｎｅ＿ｉは入力段回路２０の分布定数回路としての単位長あたりの容量（伝送線路２２、２４の単位長あたりの容量）を表す。また、“Ｃｓｉ／ｌｉｎ”は、入力段回路２０の分布定数回路としての単位長あたりの寄生容量（容量Ｃｓｉの単位長あたりの容量）を表す。

上記のように伝送線路２２と伝送線路２４の線路長を等しくした場合、特性インピーダンスＺ０＿ｉｎを所望の値にするためには、上記（式１）に基づいて、ＬｌｉｎｅおよびＣｌｉｎｅの値を決定すればよい。具体的には、伝送線路２２と伝送線路２４の夫々の特性インピーダンスが終端抵抗Ｒｔｉ１よりも大きくなるように、伝送線路２２および２４の配線パターンを形成すれば、高周波領域においても、特性インピーダンスＺ０＿ｉｎを上記所望の値に近づけることが可能となる。例えば、終端抵抗Ｒｔｉ１を５０Ωとした場合、伝送線路２２と伝送線路２４の夫々の特性インピーダンスを５０Ωよりも大きくなるように設計すれば、高周波領域においても特性インピーダンスＺ０＿ｉｎを５０Ωに近づけることができる。

≪外部出力インターフェース回路の構成≫
図４に、外部出力インターフェース回路４の内部構成を例示する。
外部出力端子ＯＵＴＰ、ＯＵＴＮは、例えば差動信号を出力する差動出力端子対である。例えば、信号処理回路３は、上述したように、外部入力インターフェース回路２を介して入力された信号に基づいて信号処理を行い、当該信号処理の結果に応じた信号のうち一部の信号を差動信号として出力する。信号処理回路３から出力された差動信号は、内部回路４６および外部出力インターフェース回路４によって増幅され、外部出力端子ＯＵＴＰ、ＯＵＴＮから夫々出力される。

具体的に、外部出力インターフェース回路４は、図４に示されるように、内部回路４６と出力段回路４０、４１とを備える。

内部回路４６は、信号処理回路３から入力された２つの信号の差分に応じた差動信号を出力する差動入力回路を含む。上記差動入力回路は、例えば、２つのトランジスタＱ３，Ｑ４と定電流源Ｉ３とから構成される。トランジスタＱ３およびトランジスタＱ４は、エミッタ電極が共通に接続される。トランジスタＱ３のコレクタ電極はノードＮＯＰに接続され、トランジスタＱ４のコレクタ電極はノードＮＯＮに接続される。信号処理回路から出力された差動信号のうち一方の信号がトランジスタＱ３のベース電極に入力され、他方の信号がトランジスタＱ４のベース電極に入力される。定電流源Ｉ３は、一端がトランジスタＱ３、Ｑ４の共通のエミッタ電極に接続され、他端が第２固定電位ノードＶＥＥに接続され、トランジスタＱ３、Ｑ４のエミッタ電極側から第２固定電位ノードＶＥＥ側に定電流を流す。このような構成により、トランジスタＱ３、Ｑ４および定電流源Ｉから構成される差動入力回路は、トランジスタＱ３、Ｑ４のベース電極に入力された２つの信号の差分に応じた差動電流をトランジスタＱ３、Ｑ４のコレクタ電極から夫々出力する。

上記差動入力回路の出力端子（ノードＮＯＮ、ＮＯＰ）は、出力段回路４０、４１に夫々接続される。出力段回路４０と出力段回路４１とは共に、同様の回路構成を有する。具体的には、出力段回路４０は、伝送線路４２、４４と終端抵抗Ｒｔｏ１とを備える。伝送線路４２は、一端が外部出力端子ＯＵＴＰに接続され、他端がノードＮＯＰに接続される。伝送線路４４は、一端がノードＮＯＰに接続され、他端が終端抵抗Ｒｔｏ１に接続される。終端抵抗Ｒｔｏ１は、第１固定電位ノードＶＣＣと伝送線路４４の他端との間に接続される。同様に、出力段回路４１は、伝送線路４３、４５と終端抵抗Ｒｔｏ２とを備える。伝送線路４３は、一端が外部出力端子ＯＵＴＮに接続され、他端がノードＮＯＮに接続される。伝送線路４５は、一端がノードＮＯＮに接続され、他端が終端抵抗Ｒｔｏ２に接続される。終端抵抗Ｒｔｏ２は、第１固定電位ノードＶＣＣと伝送線路４５の他端との間に接続される。伝送線路４２〜４５は、伝送線路２２〜２５と同様に、マイクロストリップ線路等で形成される。

また、伝送線路４２と伝送線路４４とが接続されるノードＮＯＰにトランジスタＱ３のコレクタ電極が接続され、伝送線路４３と伝送線路４５とが接続されるノードＮＯＮにトランジスタＱ４のコレクタ電極が接続される。

上記のように出力段回路４０、４１と内部回路４６（差動入力回路）とが接続されることにより、一つのＣＭＬ回路が構成され、外部出力端子ＯＵＴＰ、ＯＵＴＮから差動信号が出力される。

ここで、外部出力インターフェース回路４における出力段回路４０、４１の構成について更に詳細に説明する。なお、上述したように、出力段回路４０と出力段回路４１とは同様の回路構成を有するため、以下では代表的に出力段回路４０について説明し、出力段回路４１については説明を省略する。

図５に、外部出力インターフェース回路４の出力段回路４０の等価回路を示す。
同図に示されるように、出力段回路４０の等価回路は、伝送線路４２および伝送線路４４が直列に接続され、容量Ｃｓｏが伝送線路４４の一端（ノードＮＯＰ）とコモンノード（例えば第１固定電位ノードＶＣＣ）との間に接続され、終端抵抗Ｒｔｏ１が伝送線路４４の他端（ノードＮＯＰと反対側の端子）とコモンノードとの間に接続された回路として表すことができる。ここで、容量Ｃｓｏは、ノードＮＯＰに形成される寄生容量であり、主にトランジスタＱ３のベース・コレクタ間の浮遊容量から成る。なお、図示はしないが、出力段回路４１も、出力段回路４０と同様の等価回路となる。

同図に示されるように、出力段回路４０は、前述の入力段回路２０と同様に、等価的に終端抵抗Ｒｔｏ１と容量Ｃｓｏとが伝送線路４４を挟んで接続された回路となるので、伝送線路４２および伝送線路４４を調整することで、寄生成分の容量Ｃｓｏによる高周波側のインピーダンスの低下を補償することが可能となる。

例えば、出力段回路４０の伝送線路４２および伝送線路４４の線路長（配線長）を等しくした場合、外部出力インターフェース回路４の出力インピーダンス（特性インピーダンスＺ０＿ｏｕｔ）は、前述の外部入力インターフェース回路２の特性インピーダンスＺｏ＿ｉｎと同様に、下記（式２）で表すことができる。

ここで、ｌｏｕｔは、外部出力端子ＯＵＴＰから終端抵抗Ｒｔｏ１の一端（第１固定電位ノードＶＣＣと反対側の端子）までの線路長であり、伝送線路４２の線路長をｌｏｕｔ／２とし、伝送線路４４の線路長をｌｏｕｔ／２としている。また、Ｌｌｉｎｅ＿ｏは、出力段回路４０の分布定数回路としての単位長あたりのインダクタンス（伝送線路４２、４４の単位長あたりのインダクタンス）を表す。また、Ｃｌｉｎｅ＿ｏは出力段回路４０の分布定数回路としての単位長あたりの容量（伝送線路４２の単位長あたりの容量）を表す。また、“Ｃｓｏ／ｌｏｕｔ”は、出力段回路４０の分布定数回路としての単位長あたりの寄生容量（容量Ｃｓｏの単位長あたりの容量）を表す。

伝送線路４２と伝送線路４４の線路長を等しくした場合、外部出力インターフェース回路４の特性インピーダンスＺ０＿ｏｕｔは、外部入力インターフェース回路２の特性インピーダンスＺｏ＿ｉｎと同様に、上記（式２）に基づいて設計することができる。例えば、伝送線路４２および伝送線路４４の夫々の特性インピーダンスが終端抵抗Ｒｔｏ１よりも大きくなるように伝送線路４２および４４の配線パターンを形成すれば、高周波領域においても特性インピーダンスＺ０＿ｏｕｔを所望の値に近づけることが可能となる。

以上説明したように、外部入力インターフェース回路２および外部出力インターフェース回路４によれば、寄生成分の容量Ｃｓｉ、Ｃｓｏによる高周波側のインピーダンスの低下を補償することが可能となるので、高周波領域での伝送特性の劣化を抑えることが可能となる。図６に、上記の効果の一例を示す。

図６は、本発明の一実施の形態に係る外部出力インターフェース回路４の出力反射損失の特性を例示する図である。同図において、縦軸は出力反射損失（出力リターンロス）を示し、横軸は信号の周波数を示す。また、参照符号１０１は、前述の図８に示した外部出力インターフェース回路６の出力反射損失の特性を示す。また、参照符号１０２は、本実施の形態に係る外部出力インターフェース回路４において、伝送線路４２、４４の線路長を夫々ｌｏｕｔ／２とし、特性インピーダンスＺ０＿ｏｕｔが５０Ωになるように調整した場合の出力反射損失の特性を示す。

図６から理解されるように、本実施の形態に係る外部出力インターフェース回路４によれば、伝送線路４４を設けない外部出力インターフェース回路６に比べて、高周波領域においても反射損失を低く抑えることができる。なお、図示はしないが、外部入力インターフェース回路２によっても、同様に、高周波領域における反射損失を低く抑えることができる。

以上、本発明によれば、外部インターフェース回路における内部回路の入力ノード（例えばノードＮＩＰ）または出力ノード（例えばノードＮＯＰ）に伝送線路を介して終端抵抗を接続したので、外部インターフェース回路の特性インピーダンスの高周波領域における低下を抑えることが可能となる。これにより、外部端子に接続される外部の伝送路と外部インターフェース回路との間のインピーダンスの整合状態を高周波領域においても保つことが可能となり、広帯域にわたって良好な伝送特性（例えば反射特性）を得ることができる。

また、上述したように、外部入力インターフェース回路２において、伝送線路２２と伝送線路２４（伝送線路２３と伝送線路２５）の特性インピーダンスＺ０＿ｉｎを終端抵抗Ｒｔｉ１（Ｒｔｉ２）の抵抗値よりも大きくすることで、高周波領域においても、特性インピーダンスＺ０＿ｉｎを終端抵抗Ｒｔｉ１（Ｒｔｉ２）の値に近づけることが可能となる。また、外部出力インターフェース回路４においても、伝送線路４２と伝送線路４４（伝送線路４３と伝送線路４５）の特性インピーダンスＺ０＿ｏｕｔを終端抵抗Ｒｔｏ１（Ｒｔｏ２）の抵抗値よりも大きくすることで、上記と同様の作用および効果を奏する。

更に、上述したように、外部入力インターフェース回路２において伝送線路２２と伝送線路２４（伝送線路２３と伝送線路２５）の線路長が等しくなるように形成することで、上記（式１）を用いて特性インピーダンスＺ０＿ｉｎを所望の値（例えば５０Ω）に設計することができ、設計が容易となる。また、外部出力インターフェース回路４においても、伝送線路４２と伝送線路４４（伝送線路４３と伝送線路４５）の線路長が等しくなるように形成することで、上記（式２）を用いて、特性インピーダンスＺ０＿ｏｕｔを所望の値に設計することできる。

なお、例えば、外部入力インターフェース回路２において伝送線路２２と伝送線路２４（伝送線路２３と伝送線路２５）の線路長を相違させた場合であっても、高周波領域における反射特性の低下を抑えることは可能である。しかしながら、特性インピーダンスＺ０＿ｉｎが上記（式１）で表される特性からずれる可能性があるので、設計の高精度化および容易化の点から、伝送線路２２と伝送線路２４の線路長を等しくすることが望ましい。伝送線路４２と伝送線路４４についても同様である。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

例えば、上記実施の形態では、半導体装置１がＨＢＴの製造プロセスによって形成される場合を例示したが、その他の半導体製造プロセスによって形成されてもよい。例えば、半導体装置１をＣＭＯＳプロセスによって形成し、トランジスタＱ１〜Ｑ４を例えばＭＯＳＦＥＴとしてもよい。この場合、外部入力インターフェース回路２において、内部回路２６は、トランジスタＱ１と定電流源Ｉ１とによってソースフォロア回路を構成し、内部回路２７は、トランジスタＱ２と定電流源Ｉ２とによってソースフォロア回路を構成する。これによれば、エミッタフォロア回路で構成した場合と同様の作用および効果を奏する。また、トランジスタＱ１〜Ｑ４は、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。

更に、上記実施の形態では、外部入力インターフェース回路２および外部出力インターフェース回路４の特性インピーダンスＺ０＿ｉｎ，Ｚ０＿ｏｕｔを５０Ωにする場合を例示したが、これに限られない。例えば、特性インピーダンスＺ０＿ｉｎ，Ｚ０＿ｏｕｔを７５Ωとした場合であっても、上記と同様の作用および効果を奏する。

１…半導体装置、２…外部入力インターフェース回路、３…信号処理回路、４…外部出力インターフェース回路、ＩＮＰ、ＩＮＮ…外部入力端子、ＯＵＴＰ、ＯＵＴＮ…外部出力端子、２０、２１…入力段回路、２６、２７、４６…内部回路、Ｑ１〜Ｑ４…トランジスタ、Ｉ１〜Ｉ３…定電流源、Ｎ０１、Ｎ０２、ＮＩＰ、ＮＩＮ、ＮＯＰ、ＮＯＮ…ノード、Ｒｔｉ１，Ｒｔｉ２，Ｒｔｏ１，Ｒｔｏ２…終端抵抗、Ｃｓｉ，Ｃｓｏ…容量、２２〜２５、４２〜４５…伝送線路。

Claims (5)

1. 一端が外部端子に接続される第１伝送線路と、
   前記第１伝送線路の他端に接続される内部回路と、
   一端が前記第１伝送線路の他端と接続される第２伝送線路と、
   第１直流電圧が供給される第１固定電位ノードと前記第２伝送線路の他端との間に接続される終端抵抗と、
   を有することを特徴とする外部インターフェース回路。
2. 請求項１に記載の外部インターフェース回路において、
   前記第１及び第２伝送線路のインピーダンスが、前記終端抵抗の抵抗値よりも大きい
   ことを特徴とする外部インターフェース回路。
3. 請求項２に記載の外部インターフェース回路において、
   前記第１伝送線路と前記第２伝送線路は、線路長が等しくなるように形成された
   ことを特徴とする外部インターフェース回路。
4. 請求項１乃至３のいずれか一項に記載の外部インターフェース回路において、
   前記外部端子は、外部から信号が入力される外部入力端子であって、
   前記内部回路は、
   前記第１固定電位ノードと前記第１直流電圧よりも低い第２直流電圧が供給される第２固定電位ノードとの間に接続され、前記第１伝送線路の他端から入力した信号に基づいて動作するエミッタフォロア回路またはソースフォロア回路を含む、
   ことを特徴とする外部インターフェース回路。
5. 請求項１乃至３のいずれか一項に記載の外部インターフェース回路において、
   前記外部端子は、信号を出力する第１外部出力端子および第２外部出力端子であって、
   前記第１伝送線路、前記第２伝送線路、および前記終端抵抗は、前記第１外部出力端子と前記第２外部出力端子の夫々に対応して設けられ、
   前記内部回路は、入力した２つの信号の差分に応じた差動信号を出力する差動入力回路を含み、
   前記差動入力回路の一方の出力端子が、前記第１外部出力端子に接続された前記第１伝送線路の他端に接続され、
   前記差動入力回路の他方の出力端子が、前記第２外部出力端子に接続された前記第１伝送線路の他端に接続される
   ことを特徴とする外部インターフェース回路。

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