TWI382655B - 用於類比及混合信號應用之折疊串接拓樸結構 - Google Patents
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Description
本發明參考2005年8月4日申請之US臨時專利第60/705,873號並以參考方式整合與本說明。本發明亦參考2005年8月4日申請之US臨時專利第60/705,872號並以參考方式整合與本說明中。
本發明揭露之技術可以使用州立加州大學Daquan Huang與Mau-Chung F.Chang先生所申請，標題為“交錯式三維單晶片差動電感與變壓器”之PCT專利所揭露之技術。
本發明係取得由美國海軍贊助之美國政府獎助金第N66001-04-1-8934號。美國政府擁有本發明之部分權利。
本發明係有關可以使用於各種低供應電源與低功耗應用以及高功率應用之串接電路。然而即使使用於高功率應用時，本發明揭露之電路設計可以在比先前技藝更低之供應電壓下增進產生功率。
本發明適用於低電源供應電壓與低功耗應用。串接架構廣泛的使用於類比與混合信號電路中。第1a圖展示由N個CMOS電晶體2構成之串接電路，第1b圖展示由N個雙極電晶體4構成之串接電路。注意電晶體2、4之垂直串接排列
以及其與電源供應VDD及地線之連接。顯而易見的，通過任何獨立電晶體2、4之最大壓降會明顯低於VDD與地線之壓差，因此所使用之電晶體2、4並不會明顯的影響電路效率。
串接拓樸結構很普遍。典型的串接為一電子主動裝置與兩或多個放大器階級組合之排列用以增加輸出阻抗以及降低寄生電容，進而產生高增益與較大之頻寬。串接排列通常是指跨導放大器與電流緩衝器之組合。
N階串接架構之最低供應電壓(第1a與1b圖實施例之VDD)對CMOS電晶體而言為N×(Vgs-Vth)，對於雙極電晶體則是N×VBE(ON)。此一限制嚴重地限制此些電路在低功率與低電壓之應用，因為供應電壓之限制而無法充分的信號振幅。
先前技藝之功率放大器參考第6a~6c圖加以討論。在第6a圖電路中使用由異種(與矽原料相較)半導體材料製成之昂貴HEMT以建構使用於通訊裝置中最後RF階級電路之功率放大器。異種HEMT裝置需要複雜的電源供應，因為其需要比通訊儀器中其他裝置更高之電壓。
本發明使用以變壓器為基礎之“折疊拓樸結構”(折疊串接)，藉由允許供應電壓在MOS裝置時可以低至Vgs-Vth以及在雙極電晶體裝置中可以低至VBE(ON)解決此一低供應電源瓶頸。
依據本發明之觀念在串接設計中DC偏壓路徑與AC信號路徑是分開的。串接設計中的每一階電路具有自己的DC路徑以及各自獨立之偏壓。因此對於MOS電晶體而言供應
電壓可以低至Vgs-Vth，對於雙極電晶體而言則可以低至VBE(ON)，並且具有較大AC動態範圍。每一階電路之AC信號經由變壓器耦合。
上述概要尚未涵蓋本發明之所有觀念、目標、優點與特性，而且本發明範疇不侷限於上述範圍。本發明概要是依據37 C.F.R 1.73與M.P.E.P.608.01(d)之委託公開，更具體地係有關本發明相關之特定技藝，本發明之本質為幫助瞭解未來研究之專利。
本發明之一觀念為提供電路耦合方法，其包括(i)提供一供應電源；(ii)提供多個電晶體直接電感耦合至供應電源用以直接供應單一DC供應電壓至多個電晶體中每一個電晶體，以及(iii)提供多個具有第一側與第二側繞線之變壓器，第一側與第二側繞線至少有一部分提供電感式負載用以將多個電晶體與供應電源做電感式耦合，多個變壓器亦提供一AC信號路徑用以將多個電晶體中鄰近之電晶體耦合在一起。
本發明之另一觀念提供一類比放大器，其具有：至少一個具有第一側與第二側繞線之變壓器；至少一個第一電晶體，其電流負載電極經由該至少一個變壓器之第一側繞線至少一部份耦合至供應電源之第一電壓以及耦合至該供應電源之第二電壓，該至少一個第一電晶體之控制電極作為一放大器輸入，以及至少一個第二電晶體，其電流負載電極經由該至少一個變壓器之第二側繞線至少一部份耦合至供應電源之該第二電壓以及經由一負載耦合至該供應電
源之第二電壓，該至少一個第二電晶體之控制電極耦合至一DC偏壓，該偏壓使得該至少一個第二電晶體導通，但不會進入飽和狀態。一放大器輸出於該至少一個第二電晶體之電流負載電極與該負載之接點輸出。
本發明之另一觀念提供一放大器，其包含：一個具有中間抽頭第一側與中間抽頭第二側之變壓器，該中間抽頭第一側耦合至供應電壓之第一電位，該中間抽頭第二側耦合至該供應電源之第二電位；第一對電晶體，其電流負載電極分別耦合至該變壓器第一側與該供應電源第二電位，該第一對電晶體之控制電極做為放大器輸入；第二對電晶體，其電流負載電極分別經由一負載耦合至該變壓器第二側與該供應電源第一電位，該第二對電晶體之控制電極耦合至偏壓以使該第二對電晶體導通，以及一放大器輸出於該至少一個第二電晶體之電流負載電極與該負載之接點輸出。
本發明揭露一種電晶體串接排列，其包含：N階電路，其中N1並且每一階電路包含：(i)至少一個第一電晶體以及至少一個第二電晶體，每一該電晶體具有一控制電極以及兩個電流負載電極，該至少一個第一電晶體之該控制電極耦合至一電路輸入以作為第一階電路或者耦合至後面階級電路輸出作為任一後繼階級電路，該至少一個第二電晶體之該控制電極耦合至一偏壓，以及(ii)至少一個具有第一側與第二側繞線之變壓器，該至少一個第一電晶體之第一電
流負載電極經由該變壓器第一側繞線耦合至第一電源供應源，該至少一個第一電晶體之第二電流負載電極耦合至第二電源供應源，該至少一個第二電晶體之第二電流負載電極經由該變壓器第二側繞線耦合至該第二電源供應源，該至少一個第二電晶體之第一電流負載電極經由一電感負載耦合至該第一電源供應源並提供該輸出至下一階電路或是在N階電路中最後一階或N=1階中作為電路輸出。
第1a與1b圖分別為MOS與電晶體習知技藝串接排列之線路圖。
第2a與2b圖分別為依據本發明技術使用折疊拓樸結構之MOS與雙極電晶體串接排列線路圖。
第2c與2d圖分別為第2a與2b圖中單一階電路之線路圖。
第2e圖為展示單階電路如何具有多個電晶體與變壓器以增加其增益之線路圖。
第3a圖為使用本發明折疊拓樸結構之MOS低雜訊放大器(LNA)線路圖。
第3b圖為使用本發明折疊拓樸結構之雙極電晶體低雜訊放大器(LNA)線路圖。
第4a圖為使用本發明折疊拓樸結構將MOS混合器與LNA組合之線路圖。
第4b圖為第4a圖中以雙極電晶體實現之電路。
第5a圖為使用本發明折疊拓樸結構之MOS電壓控制振盪器(VCO)線路圖。
第6a~6c展示先前技藝之功率放大器(PA)，第6a圖為包含具有阻抗匹配網路功率電晶體電路之線路圖，第6b與6c圖展示電晶體之特性。
第7a圖為使用本發明折疊拓樸結構之MOS PA線路圖。
第7b圖展示第7a圖電路中之電壓波形。
第7c圖為使用本發明技術與習知技藝之功率增加與增益增加之電腦模擬圖。
第7d圖為依據第7a圖電路電腦模擬描繪之時域電壓波形。
第8a圖為第7a圖另一種功率放大器版本之線路圖。
第8b圖可以產生部分或全部阻抗匹配網路之偏壓T可能實施例。
第9a圖為依據第8a與8b圖描述之功率放大器型式且具有額外階層之線路圖。
第9b圖展示第9a圖放大器中每一階之增益波形圖。
第10a圖展示一可能之單晶片變壓器實施例。
第10b圖說明第10a圖變壓器之S參數。
第2a與2b圖分別為依據本發明揭露之技術使用折疊拓樸結構之MOS電晶體與雙極電晶體串接排列之線路圖。在第2a圖中串接排列包含N階10，每一階由MOS電晶體構成。每一階10於第2c圖中做進一步詳細描述。同樣地，第2b圖之串接排列包含N階12，每一階由雙極電晶體構成。單階12
之實施例於第2d圖中做進一步詳細描述。
這些實施例應用於低功率應用中，例如低雜訊放大器(LNA)、信號混合器等等。然而這些實施例亦可使用於相對較高功率之應用，例如使用於通訊傳輸之功率放大器(PA)。在某些應用中單階線路已足夠。例如在小信號應用中，在單階電路中將變壓器14匝數比從1：2增加至1：4範圍可以實現最高23dB之增益。
變壓器14允許每階電路內每一電晶體16、18(參考第2d圖作為MOS一階10電路實施例，對應之雙極電晶體一階電路可以依據第2b圖而得)經由電感負載連接電源供應(在此實施例中為VDD與地線)，相對的在先前記憶中則是串接方式連接。發明者將此技術稱之為“折疊”電路(或簡稱為“折疊”)，因為以某一觀點來看將電路以此方式折疊，每一電晶體可以看到完整的電源供應範圍，相對的傳統串接排列方式則只能固定於中間電源範圍。
變壓器14匝數比會影響一階電路之增益，在低信號應用中，此匝數比較佳地介於1：2至1：4範圍。在較高功率應用中，應降低此匝數比，較佳的匝數比大約為1：1。
圖中所展示之變壓器一般沒有極性點。因為可以依據變壓器繞線極性之安排選擇其極性以使每一階之輸出與其輸入同相位或者與其輸入相差180°。
注意在此串接設計中DC偏壓線路是與AC信號線路分離。在2a與2b圖中DC線路是以較粗之線表示以利於與AC線路做分辨。每一階電路10或12皆有自己的DC線路以及各
自之偏壓。因此MOS電晶體之供應電壓可以低至Gga-Vin而雙極電晶體可以低至N×VBE(on)，而且具有相對高AC動態範圍。在此實施例中AC信號直接耦合於各階電路之間。
表1為各種電流CMOS技術對於4階堆疊10電路使用第1a圖傳統串接架構與使用第2a圖折疊拓樸結構之最低供應電壓比較表。請注意使用第2a圖拓樸結構所需之最低供應電壓比第1a圖先前技藝拓樸結構所需之最低電壓明顯的降低。
折疊拓樸結構可以使用於許多類比與混合信號建構區塊，例如放大器、混合器、振盪器或VCO與除頻器。第3a、4a與5a圖展示使用MOS技術之三種折疊拓樸結構電路範例。第3b、4b與5b圖則分別為上述三種範例使用雙極電晶體之線路。第3a與3b圖為差動低雜訊放大器(LNA)之線路圖，第4a與4b圖為雙平衡混合器線路圖，第5a與5b圖為耦合VCO對之線路圖。
本發明揭露之設計與先前技藝相較之優點：
允許較低之供應電壓，通常可以製造低功耗電路。
較高的信號餘欲空間與較佳的線性。
變壓器提供額外的電壓或電流增益。
變壓器也可以實現阻抗轉換或匹配。在輸入階級，阻抗匹配允許較低的回授損失進而提供較高的信號功率至電路。在輸出階級，變壓器增加電路之輸出阻抗並提供較高的有效增益(參考第4圖)。
CMON與雙極電晶體積體電路可以使用較低的供應電壓以達成低功耗。許多使用串接結構之類比與混合信號電路需要高供應電壓。折疊拓樸結構藉由讓多階電路在提供較高增益時使用最低供應電壓解決此一問題。
第2a~3b圖電路較佳地使用積體電路技術實現。如此變壓器較佳地於“單晶片”實現。參考第10圖之範例。
第2a、3a、4a與5a圖之MOS設計可以是CMOS設計，然而為了達到較高效能(通常是指較高頻率應用)，較佳地使用NMOS裝置。這些裝置可以是以矽為基礎或者使用其他半導體材料之其他半導體技術(通常比矽半導體適用於較高速之應用)。
參考第2c圖，此圖展示第2a圖實施例之單一MOS階級。在此單一階級10實施例中使用兩個電晶體16、18以及一個變壓器14。AC輸入電壓Vin供應至輸入電晶體16之控制電極(在MOS電晶體範例中為閘極)，其電流負載電極是經由電感負載(變壓器14之第一側)串接耦合至電源供應。DC偏壓Vbias供應至電晶體18之控制電極(在MOS電晶體範例中為閘極)，其電流負載電極同樣地是經由電感負載串接耦合至電源供應並且連接至變壓器14之第二側。此階級之輸出
為變壓器14第二側與電晶體18之接點。
第2d圖為第2b圖中單一階電路之線路圖。
一階電路10可能具有額外的電晶體與變壓器。參考第2e圖。在此實施例中，仍舊為單一輸入電晶體16，但具有多個電晶體18(在此實施例中以18-1、18-2、18-3標記)。注意到在此範例中每一個電晶體16、18-1、18-2、18-3接經由電感負載連接至電源供應電壓。電晶體18的數量在第2a圖實施例中為一個，在此實施例中則為三個。以業界熟知技藝可以輕易的理解三個的數量是任意選擇，其數量可以是兩個、四個、五個或是其他數目。再者，以業界熟知技藝亦可以瞭解變壓器14之數量也可以其相對應之方式增加。因此在此實施例中是以類似的編號14-1、14-2與14-3來辨別。DC偏壓數量亦以類似的方式增加。
比較第2e與2c圖，第2c圖之電路輸出Vout位於電感22與電晶體18之接點，在第2e圖之電路輸出Vout位於電感22與電晶體18-3之接點。然而電晶體18-1可以視為具有AC輸出，此輸出是以電感耦合至電晶體18-2，在第4e圖中以此序列排列之電晶體依此類推。此時單獨觀看電晶體18-1，其AC輸出原本是位於電流負載電極與電感負載接點，現在其輸出變為經由電感負載(變壓器14-2第一側)與自身耦合，因此其AC輸出可以視為與該接點連接而非於該接點產生。
在第2a與2b圖之實施例中，每一階電路10、12具有最低數量之一個變壓器14、一個輸入電晶體16以及一個偏壓電晶體18，然而可以以第2e圖建議之方式增加變壓器14與
偏壓電晶體18之數量以增加每一階電路10、12之增益。
接下來將說明每一階電路10、12可以具有多個輸入電晶體16，其非常適合用於差動放大器設計。在下面討論差動放大器設計時，變壓器14與偏壓電晶體數量可以類似的方式增加。
除了以第2e圖所示增加每一階電路10之變壓器數量來增加增益外，也可以第2a與2b圖所示串接多階電路來增加其增益。第2e圖之雙極電晶體版本並未包含於本發明中，因為以業界熟知技藝可以輕易地將第2e圖之MOS版本轉換成雙極電晶體版本。
當階級數量增加時，如同業界熟知技藝之認知電晶體的體積會隨之增加，因為其必須能容納較大的AC電壓振幅。此外，以業界熟知技藝可以瞭解第2a與2b圖中電晶體18之體積由左至右增加以及將之使用於這些實施例中時如何調整其偏壓。一般而言，因為本發明揭露之電路為類比電路，偏壓電晶體18之偏壓不能造成電晶體18進入飽和狀態。
上面已經指出單一階電路10可以提供差動(或平衡)放大器。在此一實施例中建議變壓器14之數量最好能加倍。可以藉由使用中間抽頭之變壓器替代以抑制變壓器數量之倍增！參考第3a圖之實施例。在此實施例中具有個別接收差動(或平衡)輸入Vin-與Vin+之兩個輸入電晶體161與162，此二電晶體經由電感負載(變壓器14第一側)耦合至供應電源。在此實施例中變壓器14第一側之中間抽頭耦合至VDD，變壓器14第二側之中間抽頭耦合至地線。在此實施例中具有
兩個偏壓電晶體181與182，分別經由電感負載221與222將變壓器14第二側耦合至VDD。差動輸出(兩個輸出皆以Vout表示)之極性並非以差動輸出之極性表示，而是取決於變壓器14第二側繞線相對於第一側繞線之極性。因此圖中並不會標示繞線極性點(以指示極性)，因為所選用之極性取決於Vout輸出所需之極性。第3a圖展示一MOS實施例，第3b圖展示對應之雙極電晶體實施例。
如同第2a圖實施例之範例，第3a圖實施例之階級數也可以增加(請參考後面討論之第9a圖實施例)，同時也可以增加每一階電路中偏壓電晶體18與變壓器14之數量。
第4a圖展示差動CMOS混合器與LNA之組合。混合器52之輸入為來自區域振盪器(圖中未展示)之VLO-與VLO+以及來自天線或濾波器之VRF-與VRF+。VRF-與VRF+供應至如第3a圖所示差動放大器50之差動輸入。差動放大器50之AC輸出則透過變壓器14A做電感式耦合，而非如第3a圖實施例直接耦合。變壓器14A(與變壓器14組合)扮演與第3a圖相同角色，讓偏壓電晶體181與182透過電感負載(變壓器14與14A此部分繞線將之耦合至供應電源)與電源供應電壓耦合(在此實施例中為VDD至地線)。
在混合器52中，電晶體24以同樣方式透過電感負載(變壓器18A此部分繞線以及電感負載221與222將之耦合至供應電源)與電源供應電壓耦合(在此實施例中為VDD至地線)。混合器在VLO-與VLO+時之差動輸出與差動輸出之正負號(正或負)為變壓器14與14A之極性函數，因此可以視需求加
以改變。
第4b圖為第4a圖電路之雙極電晶體實現，以業界熟知技藝可以輕易的瞭解其功能如同上述之說明，因此不對此一部分做進一步說明。
第5a圖為使用本發明揭露折疊拓樸結構實現之兩個對稱VCO 54線路圖。每一VCO 54內之兩個電晶體26是以典型的振盪組配交叉耦合。然而請注意中間抽頭變壓器14是如何連接至此二VCO。VCO 54經由變壓器14耦合在一起。變壓器14因此作為耦合器以及(負載)共振器，其等效為一帶通濾波器。
在此實施例中，電流源56用以展示供應電源。然而如同先前之實施例，電晶體是透過電感負載(由變壓器14提供)直接耦合至電源，變壓器則扮演決定振盪頻率的角色。
本發明揭露之技術也可以使用於通訊裝置傳輸使用之功率放大器型式，例如電話或傳輸碟型天線。與傳統方法相比，本發明揭露以變壓器為基礎(“折疊”)之同相位功率放大器為提供增加輸出功率之唯一低電壓解決方案。在使用低成本CMOS技術設計以60GHz傳輸實際寬頻資料之電路是非常困難的。
第6a~6c圖展示先前技藝之功率放大器。第6a圖之線路圖包括一功率電晶體70，其輸入與輸出分別具有阻抗匹配網路72與74。第6b與6c圖展示電晶體之特性曲線。電晶體70典型的為砷化鎵(GaAs)或磷化銦(InP)HEMT。這些裝置通常昂貴且需要較高的供應電壓。電晶體70所能傳輸的
功率取決於其體積大小。如第6b與6c圖所示需要較大的電流與電壓振幅。最大電壓振幅以VA.MAX表示。
將上述討論之折疊拓樸原理應用至剛剛討論之先前技藝功率放大器便可以產生一新電路，經由串接方式使用變壓器與同相位組合可以提高其輸出電壓2~3dB。參考第7a圖之線路圖以及第7b圖曲線圖。必須瞭解到第7a圖之線路圖非常相似於第2c圖。輸入電晶體16、偏壓電晶體18與變壓器14全部使用相同的參考編號標示。然而作為功率放大器，第7a圖實施例亦具有阻抗匹配網路72與74，在功率放大器中阻抗匹配網路通常很重要，有助於確保電路所產生之功率有效地從此電路傳送至下游負載(通常為一天線)。否則此電路會過熱並且造成電晶體僅具有非常短的壽命。
第7a圖線路確認兩電壓點：VB與VC。這些電壓點同相位使得VC點電壓可以超過VA.MAX而不會造成最大電壓流經偏壓電晶體18。換言之，每一裝置16、18之汲極至源極電壓VDS達到最大值，而整體對地線之參考電壓則為兩倍。此一電路可以提供一有效的低電壓解決方案，因為變壓器14允許每一裝置16、18具有相同的供應電壓，例如1.1V。供應電壓取決於設計之選擇，然而藉由將所需之供應電壓降低至需要使用傳統HMET裝置所需之電壓以下，便可大幅簡化使用於傳輸裝置之電源供應設計。
第7c圖展示使用UMC 0.13μm CMOS製程之第7a圖折疊功率放大器於60GHz之電腦模擬結果。在圖中，“OAIT”表示折疊放大器與理想變壓器之結果，“OAOCT”表示折疊
放大器與CMOS單晶片變壓器之結果，“BCSPA”則是基本共源極功率放大器之結果。
第7d圖描繪之時域電壓波形圖展示上述理論所預測之電壓VO增幅。
第7a圖功率放大器之差動版本展是於第8a圖。顯而易見地其類似於第3a圖之差動放大器。較大的差異為此線路具有阻抗匹配網路721、722、741與742，在功率放大器中通常使用阻抗匹配網路以有效地將電路功率輸出至負載(在通訊應用中通常為一下游天線)。阻抗匹配網路如同設計通訊發射器之熟知技藝可以各種不同的設計。簡單的匹配網路可以如第8b圖所示之LC網路型式，也可以是更複雜的設計。無論如何，LC網路必須能夠供應DC至偏壓電晶體181與182。在第8b圖之匹配網路中，來自供應電源之DC經由第8b圖所示之電感耦合至偏壓電晶體181與182，而此電路產生之AC(此一頻率可以高至60GHz，假若沒有比此更高的頻率)則由第8b圖之電容器輸出。在第8a與8b圖中仍舊可以看到“折疊”拓樸結構。偏壓電晶體181與182可以透過電感式負載(透過變壓器14第二側中間抽頭以及第8b圖之電感)看到完整的電源供應電壓。同樣地，輸入電晶體161與162亦可以透過電感式負載(透過變壓器14第一側中間抽頭)看到完整的電源供應電壓。
功率放大器之差動版本與非差動版本皆可以仿效第2a圖之多階低信號放大器以多階電路加以實現。參考第9a圖，其使用第8a與8b圖型式之功率放大器，而且具有額外多
階電路。第9b圖展示每一階所產生之增益曲線圖。
在每個揭露的實施例中都至少有一個具有第一側與第二側繞線之單一變壓器14。本發明揭露之電路較佳地以積體電路製造。單晶片變壓器為業界熟知技藝。在所揭露之實施例中，繞線比典型的從大約1：1至1：10。單晶片變壓器很容易製作。參考第10a圖，其展示具有1：1繞線比之變壓器14。第一側包含單一圈80，第二側同樣也包含單一圈82。在製造晶片時，較佳地使用傳統絕緣材料將此二迴圈80、82隔離。假若將本發明揭露之電路使用於超高頻(>20GHz)時，變壓器迴圈可以很小並且可以單晶片變壓器實現。在低頻時，也可以製造並使用本發明揭露之電路，然而變壓器的體積會增大使其難以在單晶片實現，因此在某些應用中(當電路所需之頻率降低時)變壓器必須以獨立裝置來實現。
第10a圖所示具有1：1繞線比之變壓器14特別適合用於超高頻率(例如60GHz)之功率放大器，因為金屬繞線相對地較寬(以負載高電流)而且1：1匝數比變壓器可以達到高耦合係數。在較低頻率應用中(應用於1.8GHz、2.4GHz或5GHz之行動電話與無線LAN)，LNA與PA電路皆需要具有較高匝數比(例如1：10)之小型變壓器14。參考標題為“交錯式三維單晶片差動電感與變壓器”之相關PCT專利可以取得如何在單晶片製造變壓器之進一步資訊。第10b圖說明第10a圖變壓器之S參數。長方形圖為S21(順向傳輸係數)曲線，其顯示出低損耗(在60GHz處為0.759Db)。史密斯圖表之S11(輸
入匹配)環狀圖顯示優良的50歐姆匹配。
本發明揭露之折疊技術用以耦合電路並且包含(i)提供電源供應、(ii)提供與供應電源以電感耦合之多個電晶體以直接供應單一DC供應電壓至每一電晶體，並且提供具有第一側與第二側繞線之多個變壓器，第一側與第二側繞線中至少有一部分提供電感負載用以將多個電晶體電感式耦合至供應電源，多個變壓器亦提供AC信號路徑將鄰近的多個電晶體耦合在一起。
本發明允許耦合電路設計成具有供應電源以及多個電晶體與多個變壓器，其中這些電晶體為電感式直接耦合至供應電源以供應單一DC供應電壓(或最少數量之不同DC供應電壓)至每一電晶體，其中該些變壓器具有第一側與第二側繞線，第一側與第二側繞線中至少有一部分提供電感負載用以將多個電晶體電感式耦合至供應電源，多個變壓器亦提供AC信號路徑將鄰近的多個電晶體耦合在一起。
本發明已揭露數個使用本技術之電路實施例。然而必須瞭解到本發明可以應用至比本發明討論更廣泛的電路以及應用至比本發明說明更多之實施例。本發明揭露之特定電路為基本觀念，並且在理解本發明後使用業界熟知技藝依據本發明觀念創見其他電路。儘管本發明是以特定實施例作說明，然而必須瞭解到可以有各種之變化、修改以及更動而不背離本發明上述之說明。因此此類變化、修改以及更動皆包含在本發明專利申請範圍之主要精神與範疇內。
2‧‧‧MOS電晶體
4‧‧‧雙極電晶體
10‧‧‧單階MOS電路
12‧‧‧單階雙極電晶體電路
14‧‧‧變壓器
16‧‧‧輸入電晶體
18‧‧‧偏壓電晶體
22‧‧‧電感
24、26‧‧‧電晶體
50‧‧‧差動放大器
52‧‧‧混合器
第1a與1b圖分別為MOS與電晶體習知技藝串接排列之線路圖。
第2a與2b圖分別為依據本發明技術使用折疊拓樸結構之MOS與雙極電晶體串接排列線路圖。
第2c與2d圖分別為第2a與2b圖中單一階電路之線路圖。
第2e圖為展示單階電路如何具有多個電晶體與變壓器以增加其增益之線路圖。
第3a圖為使用本發明折疊拓樸結構之MOS低雜訊放大器(LNA)線路圖。
第3b圖為使用本發明折疊拓樸結構之雙極電晶體低雜訊放大器(LNA)線路圖。
第4a圖為使用本發明折疊拓樸結構將MOS混合器與LNA組合之線路圖。
第4b圖為第4a圖中以雙極電晶體實現之電路。
第5a圖為使用本發明折疊拓樸結構之MOS電壓控制振盪器(VCO)線路圖。
第6a~6c展示先前技藝之功率放大器(PA)，第6a圖為包含具有阻抗匹配網路功率電晶體電路之線路圖，第6b與6c圖展示電晶體之特性。
第7a圖為使用本發明折疊拓樸結構之MOS PA線路圖。
第7b圖展示第7a圖電路中之電壓波形。
第7c圖為使用本發明技術與習知技藝之功率增加與增益增加之電腦模擬圖。
第7d圖為依據第7a圖電路電腦模擬描繪之時域電壓波
形。
第8a圖為第7a圖另一種功率放大器版本之線路圖。
第8b圖可以產生部分或全部阻抗匹配網路之偏壓T可能實施例。
第9a圖為依據第8a與8b圖描述之功率放大器型式且具有額外階層之線路圖。
第9b圖展示第9a圖放大器中每一階之增益波形圖。
第10a圖展示一可能之單晶片變壓器實施例。
第10b圖說明第10a圖變壓器之S參數。
10‧‧‧單階電路
14‧‧‧變壓器
16‧‧‧輸入電晶體
18‧‧‧偏壓電晶體
22‧‧‧電感
Claims (19)
- 一種電晶體之串接排列電路，其包含：N階電路，其中N1，且其中每一階電路包含：(i)至少一個第一電晶體以及至少一個第二電晶體，每一該電晶體具有一控制電極以及兩個電流傳送電極，該至少一個第一電晶體之該控制電極耦合至一電路輸入以作為第一階電路，或者耦合至一前面階級電路之一輸出作為任一後繼階級電路，且該至少一個第二電晶體之該控制電極耦合至一偏壓，以及(ii)至少一個具有第一側與第二側繞線之變壓器，該至少一個第一電晶體之第一電流傳送電極經由該變壓器第一側繞線耦合至第一電源供應源，該至少一個第一電晶體之第二電流傳送電極耦合至第二電源供應源，該至少一個第二電晶體之第二電流傳送電極經由該變壓器第二側繞線耦合至該第二電源供應源，該至少一個第二電晶體之第一電流傳送電極經由一電感負載耦合至該第一電源供應源，並提供輸出至下一階電路，或是提供在該N階電路中之最後一階或N=1階中之一電路輸出。
- 如申請專利範圍第1項所述之電路，其中該等電晶體為雙極電晶體。
- 如申請專利範圍第1項所述之電路，其中該等電晶體為MOS電晶體。
- 如申請專利範圍第1項所述之電路，其中該電感負載包 含一電感。
- 如申請專利範圍第1項所述之電路，其中N>1。
- 如申請專利範圍第1項所述之電路，其中該至少一個變壓器具有之匝數比範圍為1：1至1：10。
- 如申請專利範圍第1項所述之電路，其中該每一階電路包含：一第一電晶體以及多個第二電晶體，該等第二電晶體之每一控制電極耦合至不同之偏壓，且其中該等第二電晶體至少一個為變壓器耦合至該第一電晶體，剩餘之該等第二電晶體則經由相關聯之該等變壓器與該等第二電晶體之其他電晶體相互連接。
- 一種類比放大器，其包含：至少兩個放大級；於各放大級中之至少一個變壓器，其具有第一側與第二側繞線；於各放大級中之至少一個第一電晶體，該至少一個第一電晶體具有電流傳送電極，其經由該至少一個變壓器之至少一部份第一側繞線耦合至一供應電源之一第一電壓，以及耦合至該供應電源之第二電壓，該至少一個第一電晶體之控制電極耦合至一放大器輸入，以及於各放大級中之至少一個第二電晶體，該至少一個第二電晶體具有電流傳送電極，其經由該至少一個變壓器之至少一部份第二側繞線耦合至供應電源之該第二電壓以及經由一負載耦合至該供應電源之第一電壓，該至少一個第二電晶體之控制電極耦合至一DC偏壓，該 偏壓使得該至少一個第二電晶體導通，但不會進入飽和狀態。 一放大器輸出，其位於或關聯於該至少一個第二電晶體之電流傳送電極與該負載之接點間；其中各放大級之該放大器輸出耦合至於下一放大級中之該第一電晶體之該控制電極；其中該負載包含一電感，其為一後繼放大級之另一變壓器之第一側繞線；以及其中各放大級之該放大器輸出經由該另一變壓器耦合至其後繼放大級。
- 如申請專利範圍第8項所述之類比放大器，其中該等電晶體為雙極電晶體。
- 如申請專利範圍第8項所述之類比放大器，其中該等電晶體為MOS電晶體。
- 如申請專利範圍第8項所述之類比放大器，其中該至少一個變壓器具有之匝數比範圍為1：1至1：10。
- 一種放大器，其包含：一個具有中間抽頭第一側與中間抽頭第二側之中間抽頭變壓器，該中間抽頭第一側耦合至供應電源之第一電位，且該中間抽頭第二側耦合至該供應電源之第二電位；具有電流傳送電極之第一對電晶體，該電流傳送電極分別耦合至該中間抽頭變壓器之該中間抽頭第一側與該供應電源第二電位，該第一對電晶體之控制電極耦 合至放大器輸入；於一第一級中具有電流傳送電極之一第二對電晶體，該電流傳送電極耦合至該中間抽頭變壓器之該中間抽頭第二側，且經由一第一負載耦合至該供應電源之第一電位，該第二對電晶體之控制電極耦合至偏壓以使該第二對電晶體導通；於該放大器之至少一第二級中之至少一第二中間抽頭變壓器及一第三對電晶體，其中該第三對電晶體之電流傳送電極耦合至該第二中間抽頭變壓器之第二側，且經由至少一第二負載耦合至該供應電源之第一電位，該第三對電晶體之控制電極耦合至另一偏壓以使該第三對電晶體導通；其中該第一負載包含該第二中間抽頭變壓器之第一側；其中該放大器具有該第一級及該第二級連接態樣之任何所需之級數；且一放大器輸出，其位於或關聯於該所需之級數之最後級之該第二對電晶體之電流傳送電極與一負載之共同接點間。
- 如申請專利範圍第12項所述之放大器，其中電晶體全部為MOS電晶體。
- 如申請專利範圍第12項所述之放大器，其中該負載為電感式負載。
- 如申請專利範圍第12項所述之放大器，其與一混合器組 合，其中該混合器經由一第二中間抽頭變壓器耦合至該放大器，該第二中間抽頭變壓器具有一中間抽頭第一側與一中間抽頭第二側，該中間抽頭第二側耦合至供應電源之第二電位，該中間抽頭第一側耦合至該供應電源之第一電位，該第二中間抽頭變壓器之該中間抽頭第一側作為該負載。
- 如申請專利範圍第15項所述之放大器，其中該混合器包含：兩對平行耦合電晶體，每一該等平行耦合電晶體對1)經由該第二中間抽頭變壓器之該中間抽頭第二側耦合至該供應電源之該第二電位，且2)經由該負載耦合至該供應電源之該第一電位，該等平行耦合電晶體對之控制電極交叉耦合，使得該其中一對電晶體之該等控制電極交叉連接至該另一對電晶體之該等控制電極。
- 一種電壓控制振盪器，其包含：一個具有中間抽頭第一繞線與中間抽頭第二繞線之變壓器，該中間抽頭第一繞線與該中間抽頭第二繞線耦合至一供應電源之第一埠；具電流傳送電極之一第一對電晶體，該電流傳送電極分別耦合至該變壓器第一繞線與該供應電源之另一埠，該第一對電晶體之控制電極交叉耦合至該第一對電晶體電流傳送電極與該變壓器第一繞線之接點，具電流傳送電極之一第二對電晶體，該電流傳送電 極分別耦合至該變壓器第二繞線與該供應電源另一埠，該第二對電晶體之控制電極交叉耦合至該第二對電晶體電流傳送電極與該變壓器第二繞線之接點。
- 一種電路耦合方法，其包含：提供一供應電源，其輸出一第一電壓及一第二電壓；提供多個電晶體，其包含：一控制電極，及一第一及一第二電流傳送電極；其中各該第一電流傳送電極經由一第一負載以電感式耦合至該供應電源之該第一電壓，以及其中各該第二電流傳送電極經由一第二負載以電感式耦合至該供應電源之該第二電壓；提供多個具有第一與第二側繞線之變壓器，該第一側繞線至少有一部分提供該第一負載，及該第二側繞線至少有一部分提供該第二負載，用以將該等多個電晶體與該供應電源做電感式耦合，該等多個變壓器亦提供一AC信號路徑用以將該等多個電晶體中相近之該等電晶體耦合在一起。
- 一種具有一個供應電源以及多個電晶體與多個變壓器之耦合電路，其中該等多個變壓器具有第一側繞線與第二側繞線，其中該等多個電晶體經由該第一側繞線電感耦合至該供應電源之第一電位，以及經由該第二側繞線電感耦合至該供應電源之第二電位，該第一側繞線與該第二側繞線至少有一部分提供電感式負載用以將該等 多個電晶體與該供應電源做電感式耦合，該等多個變壓器亦提供一AC信號路徑用以將該等多個電晶體中之相近電晶體耦合在一起。
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