JP2014199966A - 極性切替増幅回路 - Google Patents

Abstract

【課題】電力損失の小さい極性切替増幅回路を提供する。【解決手段】極性切替増幅回路１５１は、第１の増幅トランジスタ１００ａ、第２の増幅トランジスタ１００ｂ、入力整合回路１０２ａ、１０２ｂ、バイアス供給回路１０４、可変バイアス電圧生成回路１１６、電源スイッチ回路１１８ａ、１１８ｂ、極性切替制御回路１１４ａ、１１４ｂ、１１４ｃ、およびトランス１１０を備える。２つの増幅トランジスタ１００ａ、１００ｂの出力端をトランス１１０の平衡入力の負端子、正端子にそれぞれ接続し、第１の増幅トランジスタ１００ａと第２の増幅トランジスタ１００ｂのどちらか一方をオン、他方をオフさせることにより、トランス１１０の平衡出力の正端子、負端子から出力される出力信号の極性を切り替える。【選択図】図１

Description

本開示は、０〜３６０°の位相を変化できる移相器に用いられる極性切替増幅回路に関する。

デジタルコンテンツの高容量化に伴い、情報機器において１Ｇｂｐｓを超える無線接続手段が望まれている。高速の無線接続手段として、６０ＧＨｚ帯を使用したミリ波無線通信が有望である。近年では、プロセスの微細化によってトランジスタの特性が向上し、ＣＭＯＳデバイスにおいても６０ＧＨｚ帯での動作が可能である。

ミリ波無線通信の課題の一つとして、電波の直進性が高まることによって、遮蔽物によって通信が遮断され易くなることが挙げられる。課題解決の方法の一つがビームフォーミングである。

ビームフォーミングとは、アレーアンテナを構成する複数のアンテナにおいてアンテナ毎の無線信号の位相を制御することによって、アレーアンテナの指向性を任意に切り替える技術である。ビームフォーミングを用いて電波強度が強い放射角となるように個々のアンテナ毎の無線信号の位相を制御することにより、効率良い通信が可能となる。また、無線通信以外にも、レーダーの分野においても、対象物を精度良く検出するためにビームフォーミング技術が用いられる。

ここで、ビームフォーミングを実現するための重要な要素回路が移相器（Phase Shifter）である。移相器は、０〜３６０°の位相を可変にするために、例えば、０〜１８０°の位相を変化させる可変移相器と、０°または１８０°の位相を切り替える極性切替増幅回路とを有する。従来の極性切替増幅回路の例として、例えば非特許文献１に記載のものがある。

Ａｌｂｅｒｔｏ Ｖａｌｄｅｓ−Ｇａｒｃｉａ ｅｔ． ａｌ． ："ＦＵＬＬＹ ＩＮＴＥＧＲＡＴＥＤ １６−ＥＬＥＭＥＮＴ ＴＸ ＩＮ ＳＩＧＥ ＢＩＣＭＯＳ ＦＯＲ ６０−ＧＨｚ ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．４５，ＮＯ．１２， ＤＥＣＥＭＢＥＲ ２０１０

従来の移相器に用いられる極性切替増幅回路では、信号の極性を切り替える極性切替部において電力損失が大きいという課題があった。特に、ミリ波帯といった高周波帯において用いる回路では、電力損失の影響が大きくなる。

本開示の目的は、電力損失の小さい極性切替増幅回路を提供することである。

本開示の極性切替増幅回路は、不平衡入力信号が入力される第１の増幅トランジスタおよび第２の増幅トランジスタと、一次巻線および二次巻線を有し、前記第１の増幅トランジスタの出力信号および前記第２の増幅トランジスタの出力信号が前記一次巻線に対して平衡信号として入力され、前記二次巻線より信号を出力するトランスと、前記第１の増幅トランジスタおよび前記第２の増幅トランジスタのうち、一方をオンさせ、他方をオフさせる極性切替制御部と、を有する。

本開示によれば、電力損失の小さい極性切替増幅回路を提供できる。

第１の実施形態に係る極性切替増幅回路の概略構成を示すブロック図 第１の実施形態に係る極性切替増幅回路のより詳細な構成を示すブロック図 第１の実施形態に係る極性切替増幅回路における出力位相設定と各部のオンオフ状態との関係を示す図 集積回路におけるデュアルゲートＭＯＳＦＥＴの構成を示す平面図 集積回路における４端子を有するトランスの構成を示す平面図 第２の実施形態に係る極性切替増幅回路の構成を示すブロック図 第２の実施形態に係る極性切替増幅回路における出力位相設定と各部のオンオフ状態との関係を示す図 集積回路における５端子を有するトランスの構成を示す平面図 一般的な３６０°可変移相器の構成を示すブロック図 従来例の極性切替増幅回路の構成を示すブロック図

＜本開示の各実施形態の内容に至る経緯＞
先ず、本開示に係る極性切替増幅回路の実施形態を説明する前に、信号の極性を切り替える極性切替部における課題について説明する。

図９は、０〜３６０°の位相を変化できる、一般的な３６０°可変移相器の構成を示すブロック図である。３６０°可変移相器９００は、０〜１８０°の位相を変化させるパッシブ型１８０°可変移相器９０１と、０°または１８０°の位相を切り替える極性切替増幅回路９０２と、を備える。

パッシブ型１８０°可変移相器９０１は、９０°ハイブリッド９０４と、可変リアクタンス負荷９０６（９０６ａ、９０６ｂ）と、を備える。パッシブ型１８０°可変移相器９０１は、反射型移相器（ＲＴＰＳ：Reflection−Type Phase Shifter）と呼ばれる移相器である。

９０°ハイブリッドは４端子回路であり、入出力の各端子として、ＩＮ端子（入力端子）９０８、０°端子９１０、−９０°端子９１２、ＩＳＯ端子（出力端子）９１４を有する。反射型移相器では、０°端子９１０および−９０°端子１１２に可変リアクタンス負荷９０６をそれぞれ接続する。

ＩＮ端子９０８から入力された信号は、９０°ハイブリッド９０４の０°端子９１０および−９０端子９１２に接続された可変リアクタンス負荷９０６ａ、９０６ｂにより反射され、ＩＳＯ端子９１４に出力される。ここで、可変リアクタンス負荷９０６ａ、９０６ｂのインピーダンスに応じて、ＩＳＯ端子９１４に出力される信号の位相が変化する。上述の動作により、パッシブ型１８０°可変移相器９０１は、０〜１８０°の可変移相器として動作する。

反射型移相器において、位相制御範囲を拡大しようとすると、可変リアクタンス負荷９０６の非理想成分、つまり抵抗成分により、電力損失が増大する。また、設定位相によって、抵抗成分の寄与度が変化し、電力損失量が変化するという現象が発生する。このため、図９に示すように、パッシブ型１８０°可変移相器９０１と、極性切替増幅回路９０２との縦属接続により、３６０°可変移相器９００を構成する。

図１０は、従来例として、非特許文献１（Ｆｉｇ．８）に示される極性切替増幅回路の構成を示すブロック図である。ただし、図１０ではバイポーラトランジスタをＭＯＳＦＥＴに書き換えて記載する。

図１０の極性切替増幅回路１０５１は、平衡入力端（ＲＦｉｎ＿ｐ、ＲＦｉｎ＿ｎ）と平衡出力端（ＲＦｏｕｔ＿ｐ，ＲＦｏｕｔ＿ｎ）を有する構成の増幅回路である。極性切替増幅回路１０５１は、増幅トランジスタ１０００（１０００ａ、１０００ｂ）と、トランスファーゲート１００８（１００８ａ、１００８ｂ、１００８ｃ、１００８ｄ）とを有する。電源電圧はＡＶＤＤである。

平衡入力信号は、入力整合回路１００２（１００２ａ、１００２ｂ）を経由して増幅トランジスタ１０００（１０００ａ、１０００ｂ）に入力される。増幅トランジスタ１０００ａ、１０００ｂには、可変バイアス電圧生成回路１０１６からのＤＣバイアス電圧がバイアス供給回路１００４（１００４ａ、１００４ｂ）を経由してゲートに供給される。増幅トランジスタ１０００の出力端子（ドレイン端子）は、段間整合回路１００６（１００６ａ、１００６ｂ）を経由してトランスファーゲート１００８（１００８ａ、１００８ｂ、１００８ｃ、１００８ｄ）に接続される。

トランスファーゲート１００８は、極性切替増幅回路の平衡出力の位相として、０°または１８０°のいずれを選択するかにより、出力位相選択に応じた極性切替制御回路１０１４からの極性切替信号によってオン、オフがそれぞれ制御される。つまり、出力位相０°が選択された場合には、極性切替制御回路１０１４からの極性切替信号によってトランスファーゲート１００８ａ、１００８ｄがオン、トランスファーゲート１００８ｂ、１００８ｃがオフとなる。一方、出力位相１８０°が選択された場合には、極性切替信号によってトランスファーゲート１００８ｂ、１００８ｃがオン、トランスファーゲート１００８ａ、１００８ｄがオフとなる。

トランスファーゲート１００８の出力は、出力負荷１０１０（１０１０ａ、１０１０ｂ）に接続される。平衡出力信号は、容量結合１０１２（１０１２ａ、１０１２ｂ）を経由して、ＤＣ成分を除いて出力される。

また、可変バイアス電圧生成回路１０１６から増幅トランジスタ１０００へ供給するＤＣバイアス電圧を変化することによって、増幅トランジスタ１０００の利得が変化する、可変利得機能を実現できる。可変利得機能によって、パッシブ型１８０°可変移相器９０１の所望位相による電力損失量の変動を補償し、図９に示した３６０°可変移相器９００の全位相範囲における利得を平坦にできる。

図１０に示す極性切替増幅回路において、位相を０°または１８０°に切り替える場合、トランスファーゲートによって信号の極性を切り替える構成であるため、回路構成による電力損失が発生する。

図１０の構成例では、増幅トランジスタ１０００の出力側にトランスファーゲート１００８を配置し、出力へのパスを切り替えて、出力の極性を切り替えている。このため、増幅トランジスタ１０００の出力において信号の分岐が必要となる。

例えば、６０ＧＨｚ帯を使用したミリ波信号といった高周波信号では、信号の分岐によって大きな電力損失が発生する。信号の分岐における電力損失を最小化するために、図１０の構成例では、増幅トランジスタ１０００の出力端子とトランスファーゲート１００８との間に、段間整合回路１００６を設けている。しかし、段間整合回路による損失および広帯域に対する整合不良によって、根本的な解決にはならない。

また、トランスファーゲート１００８の出力においては、出力負荷１０１０と並列にオフ側のトランスファーゲートのパスが接続されている。このため、オフ側のトランスファーゲートが開放端とみなせない場合には、電力漏れが発生し、トランスファーゲート出力において電力損失が発生する。

上述した課題を鑑み、本開示では、位相を０°または１８０°へ切り替える場合に、損失の小さい増幅回路を提供する。

＜本開示の実施形態＞
以下、図面を参照しながら本開示に係る実施形態を詳細に説明する。なお、以下の説明において用いる図について、同一の構成要素には同一の符号を付し、重複する説明を省略する。

（第１の実施形態）
図１は、本開示の第１の実施形態に係る極性切替増幅回路の概略構成を示すブロック図である。

図１に示す極性切替増幅回路１５１は、増幅トランジスタ１００（１００ａ、１００ｂ）、入力整合回路１０２（１０２ａ、１０２ｂ）、バイアス供給回路１０４、極性切替制御回路１１４（１１４ａ、１１４ｂ、１１４ｃ）、可変バイアス電圧生成回路１１６、電源スイッチ回路１１８（１１８ａ、１１８ｂ）、およびトランス１１０を有する。極性切替増幅回路１５１は、不平衡入力端（ＲＦｉｎ）と不平衡出力端（ＲＦｏｕｔ）とを有する。

不平衡入力端（ＲＦｉｎ）は、２つの信号パスに分岐され、それぞれ入力整合回路１０２ａ、１０２ｂを経由して増幅トランジスタ１００ａ、１００ｂの入力に接続される。また、増幅トランジスタ１００ａ、１００ｂは、入力整合回路１０２ａ、１０２ｂを経由してバイアス供給回路１０４と接続され、ＤＣバイアス電圧が供給される。バイアス供給回路１０４には、可変のＤＣバイアス電圧を出力する可変バイアス電圧生成回路１１６と、極性切替信号ａ、ｂを出力する極性切替制御回路１１４ｃとが接続される。

極性切替制御回路１１４ｃは、極性切替制御部の機能を実現するものであり、極性切替信号ａ、ｂによって、バイアス供給回路１０４のＤＣバイアス電圧の出力オンオフの切り替えを制御する。

トランス（バランとも称する）１１０は、一次巻線と二次巻線を有する４端子の構成であり、一次巻線側を平衡入力端、二次巻線側を平衡出力端とする。トランス１１０の平衡入力端は、それぞれ増幅トランジスタ１００ａ、１００ｂの出力端と接続される。トランス１１０の平衡出力端は、一方が不平衡出力端（ＲＦｏｕｔ）となり、他方が交流グランドに接地される。

また、増幅トランジスタ１００ａ、１００ｂの出力端は、それぞれ電源スイッチ回路１１８ａ、１１８ｂを経由して電源と接続され、電源電圧ＡＶＤＤが印加され。電源スイッチ回路１１８ａ、１１８ｂは、極性切替信号ａ、ｂをそれぞれ出力する極性切替制御回路１１４ａ、１１４ｂと接続される。

極性切替制御回路１１４ａ、１１４ｂは、電源スイッチ制御部の機能を実現するものであり、極性切替信号ａ、ｂによって、電源スイッチ回路１１８ａ、１１８ｂの切り替えを制御する。すなわち、電源スイッチ回路１１８ｂによって、第１の増幅トランジスタ１００ａに電源からバイアス電流を供給し、電源スイッチ回路１１８ａによって、第２の増幅トランジスタ１００ｂに電源からバイアス電流を供給する。

本実施形態では、片相入力として不平衡信号を不平衡入力端ＲＦｉｎより入力し、バイアス供給回路１０４からのＤＣバイアス電圧のオンオフにより、第１の増幅トランジスタ１００ａおよび第２の増幅トランジスタ１００ｂのいずれか一方をオン、他方をオフさせる。これにより、オン状態の増幅トランジスタの経路へ入力信号が流れ、信号増幅される。

第１の増幅トランジスタ１００ａおよび第２の増幅トランジスタ１００ｂの出力端をトランス１１０の平衡入力端の両端に接続し、トランス１１０の平衡出力端の一方を接地し、他方を不平衡出力端ＲＦｏｕｔとして信号を出力する。これにより、増幅トランジスタ１００ａ、１００ｂの出力端（ドレイン）において従来例のようなトランスファーゲートによる分岐を設けることなく、極性反転させた信号を出力できる。

図１では、分岐が無いので、第１および第２の増幅トランジスタ１００ａ、１００ｂの出力端での信号を分岐するための配線、分岐部に設ける整合回路、および分岐した信号を再度合成するための接続配線が不要となる。また、第１および第２の増幅トランジスタ１００ａ、１００ｂの出力端が直接接続されないため、オフ状態の増幅トランジスタのインピーダンス調整の自由度が高くなる。

（第１の実施形態の具体例）
図２は、本開示の第１の実施形態に係る極性切替増幅回路のより詳細な構成を示すブロック図である。図２では、図１に示した極性切替増幅回路の構成における各回路の具体例を示し、更に、インピーダンス調整回路といった付加回路を設けた構成を示す。

図２に示す極性切替増幅回路１５１Ａは、図１の構成に加えて、容量結合１１２（１１２ａ、１１２ｂ）と、インピーダンス調整回路１２０（１２０ａ、１２０ｂ）とを有する。

インピーダンス調整回路１２０は、オフ状態の増幅トランジスタ側をオンすることにより、オン状態の増幅トランジスタへバイアス電流を供給する電源スイッチ回路側のインピーダンスを調整する機能を有する。

不平衡入力端（ＲＦｉｎ）は、２つの信号パスに分岐され、容量結合１１２（１１２ａ、１１２ｂ）を介して入力整合回路１０２（１０２ａ、１０２ｂ）に接続される。

入力整合回路１０２（１０２ａ、１０２ｂ）は、例えば、インダクタ１６０（１６０ａ、１６０ｂ）、１６２（１６２ａ、１６２ｂ）と、容量１６４（１６４ａ、１６４ｂ）とを有する。

一方のインダクタ１６０ａ、１６０ｂは、容量結合１１２ａ、１１２ｂと増幅トランジスタ１００ａ、１００ｂとの間に直列接続され、他方のインダクタ１６２ａ、１６２ｂは、一端がインダクタ１６０ａ、１６０ｂと並列接続され、他端が容量１６４ａ、１６４ｂを経由して接地される。また、インダクタ１６２ａ、１６２ｂの他端は、バイアス供給回路１０４と接続される。

バイアス供給回路１０４は、例えば、スイッチ１７０ａ、１７０ｂ、１７２ａ、１７２ｂを有する。スイッチ１７２ａ、１７２ｂの一端が可変バイアス電圧生成回路１１６と接続され、スイッチ１７２ａ、１７２ｂの他端がそれぞれ入力整合回路１０２ａ、１０２ｂと接続される。また、スイッチ１７２ａ、１７２ｂの他端にはスイッチ１７０ａ、１７０ｂの一端が接続され、スイッチ１７０ａ、１７０ｂの他端が接地される。バイアス供給回路１０４は、極性切替制御回路１１４ｃと接続され、極性切替信号ａ、ｂによってスイッチ１７０ａ、１７０ｂ、１７２ａ、１７２ｂが切り替えられる。

バイアス供給回路１０４は、スイッチ１７０ａ、１７０ｂ、１７２ａ、１７２ｂの切り替えによって、オンさせる増幅トランジスタ側に可変バイアス電圧生成回路１１６からのＤＣバイアス電圧を供給する機能を有する。入力整合回路１０２は、バイアス供給回路１０４のスイッチ１７０ａ、１７０ｂ、１７２ａ、１７２ｂの切り替えに従って、オン状態の増幅トランジスタの入力インピーダンスを入力信号源のインピーダンスと整合させ、オフ状態の増幅トランジスタの入力インピーダンスを高くする機能を有する。

第１の増幅トランジスタ１００ａおよび第２の増幅トランジスタ１００ｂは、例えば、デュアルゲートＭＯＳＦＥＴにより構成され、カスコード接続された第１のＭＯＳＦＥＴ１５０（１５０ａ、１５０ｂ）と、第２のＭＯＳＦＥＴ１５２（１５２ａ、１５２ｂ）とを有する。第１のＭＯＳＦＥＴ１５０ａ、１５０ｂのゲートが入力端となり、入力整合回路１０２ａ、１０２ｂと接続され、第１のＭＯＳＦＥＴ１５０ａ、１５０ｂのソースが接地される。第２のＭＯＳＦＥＴ１５２ａ、１５２ｂのドレインが出力端となり、第２のＭＯＳＦＥＴ１５２ａのドレインがトランス１１０の平衡入力の負端子１４０と接続され、第２のＭＯＳＦＥＴ１５２ｂのドレインがトランス１１０の平衡入力の正端子１４２と接続される。

電源スイッチ回路１１８（１１８ａ、１１８ｂ）は、例えば、ｐＭＯＳＦＥＴにより構成される。ｐＭＯＳＦＥＴのゲートには極性切替制御回路１１４ａ、１１４ｂが接続され、極性切替信号ａ、ｂによってｐＭＯＳＦＥＴによる電源スイッチ回路１１８ａ、１１８ｂのオンオフが切り替えられる。

インピーダンス調整回路１２０（１２０ａ、１２０ｂ）は、例えば、容量１９０（１９０ａ、１９０ｂ）およびｎＭＯＳＦＥＴ１９２（１９２ａ、１９２ｂ）を有する。すなわち、インピーダンス調整回路１２０ａ、１２０ｂは、トランジスタと容量の直列接続を有し、トランジスタのオン、オフを切り替えることによって、インピーダンスを変更可能である。インピーダンス調整回路１２０ａ、１２０ｂは、電源からバイアス電流を供給する電源スイッチ回路１０８ａ、１０８ｂ側のインピーダンスを低くする機能を有する。容量１９０ａ、１９０ｂの一端は、増幅トランジスタ１００ａ、１００ｂ、電源スイッチ回路１１８ａ、１１８ｂ、およびトランス１１０の平衡入力の負端子１４０、正端子１４２と接続される。

すなわち、トランス１１０の平衡入力の正端子１４２には、電源スイッチ回路１１８ｂおよびインピーダンス調整回路１２０ｂが接続され、トランス１１０の平衡入力の負端子１４０には、電源スイッチ回路１１８ａおよびインピーダンス調整回路１２０ａが接続される。

インピーダンス調整回路１２０の容量１９０ａ、１９０ｂの他端は、ｎＭＯＳＦＥＴ１９２ａ、１９２ｂのドレインと接続され、ｎＭＯＳＦＥＴ１９２ａ、１９２ｂのソースが接地される。ｎＭＯＳＦＥＴ１９２ａ、１９２ｂのゲートは極性切替制御回路１１４ａ、１１４ｂと接続され、極性切替信号ａ、ｂによってｎＭＯＳＦＥＴ１９２ａ、１９２ｂのオンオフが切り替えられる。

極性切替制御回路１１４ａ、１１４ｂは、電源スイッチ制御部の機能に加えて、インピーダンス制御部の機能を実現するものであり、極性切替信号ａ、ｂによって、インピーダンス調整回路１２０ａ、１２０ｂを切り替え、インピーダンスを制御する。

入力信号は、容量結合１１２ａ、１１２ｂ、入力整合回路１０２ａ、１０２ｂを経由して第１の増幅トランジスタ１００ａ、および第２の増幅トランジスタ１００ｂに入力される。そして、入力信号は第１の増幅トランジスタ１００ａと第２の増幅トランジスタ１００ｂのいずれかによって増幅される。第１の増幅トランジスタ１００ａの出力はトランス１１０の平衡入力の負端子１４０に入力され、第２の増幅トランジスタ１００ｂの出力はトランス１１０の平衡入力の正端子１４２に入力される。

トランス１１０の平衡入力に入力された信号は、トランス１１０の平衡出力の正端子１４４と、平衡出力の負端子１４６から出力される。図示例では、トランス１１０の平衡出力の負端子１４６が交流グランドに接地され、平衡出力の正端子１４４（ＲＦｏｕｔ）から出力信号が出力される。

次に、第１の実施形態に係る極性切替増幅回路の極性切り替え機能について説明する。図３は、第１の実施形態に係る極性切替増幅回路における出力位相設定と各部のオンオフ状態との関係を示す図であり、出力位相が０°設定、又は１８０°設定での各部の状態を示す。

極性切替制御回路１１４ｃは、出力位相の０°設定、または１８０°設定によって、極性切替信号ａ、ｂをバイアス供給回路１０４に出力し、第１の増幅トランジスタ１００ａおよび第２の増幅トランジスタ１００ｂのオン、オフの状態を切り替える。

出力位相を０°に設定する場合には、第１の増幅トランジスタ１００ａをオン、第２の増幅トランジスタ１００ｂをオフにする。また、出力位相を１８０°に設定する場合には、第１の増幅トランジスタ１００ａをオフ、第２の増幅トランジスタ１００ｂをオンにする。

増幅トランジスタ１００ａ、１００ｂのオン、オフの切り替えは、バイアス供給回路１０４によって、ゲート端子に印加するＤＣバイアス電圧を変化させることにより実現する。オン状態の増幅トランジスタのゲート端子には、可変バイアス電圧生成回路１１６にて生成した所定のＤＣバイアス電圧を印加し、オフ状態の増幅トランジスタのゲート端子には、グランド電位（０Ｖ）を印加する。

バイアス供給回路１０４では、内部のスイッチ１７０ａ、１７０ｂ、１７２ａ、１７２ｂのオン（閉）、オフ（開）を制御することにより、上記のゲートバイアス状態を実現する。ここで、出力位相を０°に設定する場合には、スイッチ１７０ａ、１７２ｂをオフ、スイッチ１７０ｂ、１７２ａをオンとし、ＤＣバイアス電圧を第１の増幅トランジスタ１００ａに印加する。また、出力位相を１８０°に設定する場合には、スイッチ１７０ａ、１７２ｂをオン、スイッチ１７０ｂ、１７２ａをオフとし、ＤＣバイアス電圧を第２の増幅トランジスタ１００ｂに印加する。なお、１８０°設定の出力位相における各部の状態を図２に示す。

また、可変バイアス電圧生成回路１１６から増幅トランジスタ１００ａ、１００ｂへ供給するＤＣバイアス電圧を変化することによって、増幅トランジスタ１００ａ、１００ｂの利得が変化する、可変利得機能を実現できる。可変利得機能によって、極性切替増幅回路を移相器に用いる場合の位相による電力損失量の変動を補償し、全位相範囲における利得を平坦にできる。

なお、増幅トランジスタ１００ａ、１００ｂをデュアルゲートＭＯＳＦＥＴにより構成する場合、第２のＭＯＳＦＥＴ１５２ａ、１５２ｂのゲート電圧Ｖｇ２ａ、Ｖｇ２ｂは、例えば所定の固定電圧とする。あるいは、バイアス供給回路１０４によるＤＣバイアス電圧の設定切り替えに連動して、ゲート電圧Ｖｇ２ａ、Ｖｇ２ｂを切り替えてもよい。

極性切替制御回路１１４ａ、１１４ｂは、出力位相の０°設定、または１８０°設定によって、極性切替信号ａ、ｂを電源スイッチ回路１１８ａ、１１８ｂに出力し、電源スイッチ回路１１８ａ、１１８ｂのオン、オフの状態を切り替える。

出力位相を０°に設定する場合には、電源スイッチ回路１１８ｂをオン、電源スイッチ回路１１８ａをオフにし、電源スイッチ回路１１８ｂからトランス１１０を経由して第１の増幅トランジスタ１００ａにバイアス電流を供給する。また、出力位相を１８０°に設定する場合には、電源スイッチ回路１１８ａをオン、電源スイッチ回路１１８ｂをオフにし、電源スイッチ回路１１８ａからトランス１１０を経由して第２の増幅トランジスタ１００ｂにバイアス電流を供給する。

また、極性切替制御回路１１４ａ、１１４ｂは、出力位相の０°設定、または１８０°設定によって、極性切替信号ａ、ｂをインピーダンス調整回路１２０ａ、１２０ｂに出力し、インピーダンス調整回路１２０ａ、１２０ｂのオン、オフの状態を切り替える。

出力位相を０°に設定する場合には、インピーダンス調整回路１２０ｂをオン、インピーダンス調整回路１２０ａをオフにし、トランス１１０の平衡入力の正端子１４２のインピーダンスを低くする。また、出力位相を１８０°に設定する場合には、インピーダンス調整回路１２０ａをオン、インピーダンス調整回路１２０ｂをオフにし、トランス１１０の平衡入力の負端子１４０のインピーダンスを低くする。

上述した極性切替増幅回路の動作により、出力位相の設定によって、第１の増幅トランジスタ１００ａまたは第２の増幅トランジスタ１００ｂのどちらか一方から増幅信号がトランス１１０の平衡入力の正端子１４２または負端子１４０のどちらか一方に入力される。これにより、トランス１１０の平衡出力の正端子１４４、負端子１４６における出力信号の極性が切り替わる。

次に、第１の実施形態に係る極性切替増幅回路の入力整合回路１０２について説明する。入力整合回路１０２は、入力信号電力が、オンの状態の増幅トランジスタ（ゲート端子にＤＣバイアス電圧印加）に供給され、オフの状態の増幅トランジスタ（ゲート端子に０Ｖ印加）に供給されないようにする。

例えば、入力信号源のインピーダンスが５０Ωである場合には、入力整合回路１０２は、オンの状態の増幅トランジスタへの入力インピーダンスが５０Ωとなり、オフ状態の増幅トランジスタへの入力インピーダンスが５０Ωよりも高くなる回路とする。このような入力整合回路１０２を用いることにより、入力信号電力を低損失かつ効率的にオンの状態の増幅トランジスタへ入力できる。

図２の例では、入力整合回路１０２として、インダクタ１６０、１６２と、容量１６４とを有する構成を示すが、この構成に限られない。

次に、第１の実施形態に係る極性切替増幅回路の増幅トランジスタの利得改善効果について説明する。ここでは、図２に示したように、増幅トランジスタ１００（１００ａ、１００ｂ）が、デュアルゲートＭＯＳＦＥＴである場合について説明する。

図４は、集積回路におけるデュアルゲートＭＯＳＦＥＴの構成を示す平面図である。図４では、第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴを有するデュアルゲートＭＯＳＦＥＴの平面構成の一例を示す。

デュアルゲートＭＯＳＦＥＴは、第１のＭＯＳＦＥＴのソース領域２００（２００ａ、２００ｂ）と、第１のＭＯＳＦＥＴのゲート領域２０２（２０２ａ、２０２ｂ）と、第１のＭＯＳＦＥＴのドレインおよび第２のＭＯＳＦＥＴのソースとなる領域２０４（２０４ａ、２０４ｂ）と、第２のＭＯＳＦＥＴのゲート領域２０６（２０６ａ、２０６ｂ）と、第２のＭＯＳＦＥＴのドレイン領域２０８とを有する。上記の領域２００〜２０８の構成によって、デュアルゲートＭＯＳＦＥＴは、一体構成として、半導体基板上に形成される。

第１のＭＯＳＦＥＴのドレインと第２のＭＯＳＦＥＴのソースを同一の領域２０４とした構成によって、個別のＭＯＳＦＥＴを用いたカスコード接続と比較すると、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの接続における配線および拡散層による寄生成分が減少し、接続のための整合回路が不要となる。このため、高周波における電力の損失が低減される。

なお、上述の説明では、増幅トランジスタがデュアルゲートＭＯＳＦＥＴである場合について説明したが、これに限られない。例えば、１段のＭＯＳＦＥＴによって構成されるソース接地アンプを用いてもよい。

次に、第１の実施形態に係る極性切替増幅回路の極性切り替えにおける位相誤差、および利得誤差の低減について説明する。

図５は、集積回路における４端子を有するトランス１１０の構成を示す平面図である。図５では、４端子のトランス１１０の配線レイアウトの構成の一例を示す。

トランス１１０は、平衡入力の正端子３４２（図２の１４２に対応）と、平衡入力の負端子３４０（図２の１４０に対応）と、平衡出力の正端子３４４（図２の１４４に対応）と、平衡出力の負端子３４６（図２の１４６に対応）とを有する。

トランス１１０は、半導体基板上において、ループ状の一次巻線パターン３０２の周囲に、ループ状の二次巻線パターン３０４が同心状に配置された構成である。一次巻線パターン３０２の一部が外側へ平行に延長され、平衡入力の正端子３４２と負端子３４０とが形成される。二次巻線パターン３０４の一部が外側へ平行に延長され、平衡出力の正端子３４４と負端子３４６とが形成される。一次巻線パターン３０２および二次巻線パターン３０４の外周には、全周にわたり例えば四角形状のグランドパターン３５０が形成されている。

平衡出力の負端子３４６は、交流グランドのグランドパターン３５０と接続することにより、平衡出力の正端子３４４は不平衡出力端子となり、トランス１１０は平衡−不平衡変換回路として動作する。

図５に示すように、トランス１１０のレイアウトは、平衡入力である正端子３４２および負端子３４０に対して、不平衡出力（平衡出力の正端子３４４）の配置は、グランドパターン３５０と接続する平衡出力の負端子３４６が存在するために、対称にならない。なお、一般的な集積回路において形成する４端子のトランスは、図５に示す構成となる。したがって、上述した極性切り替え機能において、平衡入力の正端子３４２から信号が入力されるか、平衡入力の負端子３４０から信号が入力されるかによって、不平衡出力における１８０°の位相差および出力電力に誤差が生じる場合がある。

そこで、図２において、平衡入力の正端子１４２側と負端子１４０側とでそれぞれ別の構成とし、両端子のインピーダンスを調整することにより、位相誤差および利得誤差を低減できる。具体的には、図２の平衡入力の正端子１４２に接続する電源スイッチ回路１１８ｂおよびインピーダンス調整回路１２０ｂと、平衡入力の負端子１４０に接続する電源スイッチ回路１１８ａおよびインピーダンス調整回路１２０ａとについて、異なる回路構成または素子値を有するものとし、インピーダンス特性が異なる構成にする。

例えば、ｐＭＯＳＦＥＴを用いた電源スイッチ回路１１８とする場合には、電源スイッチ回路１１８ａと電源スイッチ回路１１８ｂとで、異なるサイズのｐＭＯＳＦＥＴを使用する。例えば、容量１９０およびｎＭＯＳＦＥＴ１９２を用いたインピーダンス調整回路１２０とする場合には、インピーダンス調整回路１２０ａとインピーダンス調整回路１２０ｂとで、異なるサイズの容量１９０ａ、１９０ｂおよびｎＭＯＳＦＥＴ１９２ａ、１９２ｂを使用する。

なお、図２の例では、電源スイッチ回路１１８として、ｐＭＯＳＦＥＴを備える構成を示すが、この構成に限られない。また、図２の例では、インピーダンス調整回路１２０として、容量１９０とｎＭＯＳＦＥＴ１９２とを有する構成を示すが、この構成に限られない。

また、可変バイアス電圧生成回路１１６から印加するＤＣバイアス電圧を、出力位相の０°設定または１８０°設定により、変化させることによっても、電力誤差を低減できる。

続いて、第１の実施形態に係る極性切替増幅回路の効果について説明する。

本実施形態では、極性切り替えのための信号の分岐を、入力整合回路１０２およびバイアス供給回路１０４を用いて、増幅トランジスタ１００ａ、１００ｂへのＤＣバイアス電圧のオンオフと、入力整合回路１０２ａ、１０２ｂの入力インピーダンスの切り替えによって実現する。これにより、低損失の回路構成にて信号を分岐できるようになり、電力損失を低減できる。

また、第１の増幅トランジスタ１００ａおよび第２の増幅トランジスタ１００ｂの出力をトランス１１０の平衡入力に接続することにより、増幅トランジスタ１００ａ、１００ｂの出力における信号の分岐が不要になる。これによって、配線による接続箇所および分岐箇所を削減でき、増幅トランジスタ出力における電力損失を低減できる。

また、極性切替増幅回路において、接続箇所および分岐箇所を削減することにより、整合回路の数を削減できるため、整合回路による損失を低減でき、回路の小型化および部品点数の削減に寄与できる。

なお、上記第１の実施形態において、トランス１１０の出力を不平衡信号としたが、必ずしもこれに限られない。トランスの平衡入力の片側に、増幅トランジスタの出力信号を入力する構成であれば、極性切替増幅回路の出力は片方を接地せずに平衡出力としてもよい。

（第２の実施形態）
図６は、本開示の第２の実施形態に係る極性切替増幅回路の構成を示すブロック図である。第２の実施形態は、第１の増幅トランジスタ１００ａおよび第２の増幅トランジスタ１００ｂの出力側の構成を変更した例である。上述した第１の実施形態と同様の構成要素には同一符号を付して説明を省略し、第１の実施形態と異なる部分を中心に説明する。

図６に示す極性切替増幅回路４５１は、容量結合１１２（１１２ａ、１１２ｂ）、入力整合回路１０２（１０２ａ、１０２ｂ）、増幅トランジスタ１００（１００ａ、１００ｂ）、バイアス供給回路１０４、極性切替制御回路１１４（１１４ａ、１１４ｂ、１１４ｃ）、可変バイアス電圧生成回路１１６、インピーダンス調整回路４１８（４１８ａ、４１８ｂ）、電源インピーダンス回路４２０、およびトランス４１０を有する。極性切替増幅回路４５１は、不平衡入力端（ＲＦｉｎ）と不平衡出力端（ＲＦｏｕｔ）とを有する。

不平衡入力端（ＲＦｉｎ）から、第１の増幅トランジスタ１００ａおよび第２の増幅トランジスタ１００ｂまでの構成は、図２に示した第１の実施形態と同様である。第２の実施形態の極性切替増幅回路４５１は、第１の実施形態の構成に対し、トランス４１０の構成が変更され、電源スイッチ回路１１８およびインピーダンス調整回路１２０の代わりに、インピーダンス調整回路４１８および電源インピーダンス回路４２０を有する。

以下では、トランス４１０、電源インピーダンス回路４２０、およびインピーダンス調整回路４１８について説明する。

トランス４１０は、一次巻線と二次巻線を有する５端子の構成であり、一次巻線側を平衡入力端、二次巻線側を平衡出力端とし、一次巻線にセンタータップを有する。

第１の増幅トランジスタ１００ａの出力端（第２のＭＯＳＦＥＴ１５２ａのドレイン）がトランス４１０の平衡入力の負端子４４０と接続される。第２の増幅トランジスタ１００ｂの出力端（第２のＭＯＳＦＥＴ１５２ｂのドレイン）がトランス４１０の平衡入力の正端子４４２と接続される。トランス４１０の平衡入力のセンタータップ端子４４８が電源インピーダンス回路４２０と接続される。

また、トランス４１０の平衡入力の正端子４４２には、インピーダンス調整回路４１８ｂが接続され、トランス４１０の平衡入力の負端子４４０には、インピーダンス調整回路４１８ａが接続される。

トランス４１０の平衡入力に入力された信号は、平衡出力の正端子４４４と、平衡出力の負端子４４６から出力される。図示例では、トランス４１０の平衡出力の負端子４４６が交流グランドに接地され、平衡出力の正端子４４４が不平衡出力端（ＲＦｏｕｔ）となり、正端子４４４（ＲＦｏｕｔ）から出力信号が出力される。

電源インピーダンス回路４２０は、それぞれ一端が接地された容量４９０、４９４と、容量４９０、４９４間に接続されるインダクタ４９２とを有する、ＣＬＣのπ型構成のローパスフィルタである。電源インピーダンス回路４２０は、一端がトランス４１０の平衡入力のセンタータップ端子４４８に接続され、他端が電源と接続され、電源電圧ＡＶＤＤが印加される。すなわち、電源インピーダンス回路４２０を経由して、第１の増幅トランジスタ１００ａまたは第２の増幅トランジスタ１００ｂに電源からバイアス電流を供給する。

インピーダンス調整回路４１８（４１８ａ、４１８ｂ）は、第１の実施形態の電源スイッチ回路１１８と同様の構成であり、例えば、ｐＭＯＳＦＥＴにより構成される。ｐＭＯＳＦＥＴのゲートには極性切替制御回路１１４ａ、１１４ｂが接続され、極性切替信号ａ、ｂによってインピーダンス調整回路４１８ａ、４１８ｂのオンオフが切り替えられる。インピーダンス調整回路４１８は、オフ状態の増幅トランジスタ側をオンし、オフ状態の増幅トランジスタの出力端（ドレイン）を電源電圧ＡＶＤＤと同電位にすることにより、インピーダンスを調整する機能を有する。

次に、第２の実施形態に係る極性切替増幅回路の極性切り替え機能について説明する。図７は、第２の実施形態に係る極性切替増幅回路における出力位相設定と各部のオンオフ状態との関係を示す図であり、出力位相が０°設定、又は１８０°設定での各部の状態を示す。

極性切替制御回路１１４ａ、１１４ｂは、出力位相の０°設定、または１８０°設定によって、極性切替信号ａ、ｂをインピーダンス調整回路４１８ａ、４１８ｂに出力し、インピーダンス調整回路４１８ａ、４１８ｂのオン、オフの状態を切り替える。

出力位相を０°に設定（第１の増幅トランジスタ１００ａがオン）する場合には、インピーダンス調整回路４１８ｂをオン、インピーダンス調整回路４１８ａをオフにする。出力位相を１８０°に設定（第２の増幅トランジスタ１００ｂがオン）する場合には、インピーダンス調整回路４１８ａをオン、インピーダンス調整回路４１８ｂをオフにする。

インピーダンス調整回路４１８の一端（図６のｐＭＯＳＦＥＴのソース側）は電源に接続されており、トランス４１０のセンタータップ端子４４８も電源インピーダンス回路４２０を経由して電源に接続されている。したがって、オン状態のインピーダンス調整回路４１８の両端のＤＣ電圧が等しくなるため、ＤＣ電流は流れない。

つまり、出力位相を０°に設定する場合には、電源から電源インピーダンス回路４２０、トランス４１０のセンタータップ端子４４８を経由して、第１の増幅トランジスタ１００ａにバイアス電流を供給する。また、インピーダンス調整回路４１８ｂをオンしてトランス４１０の平衡入力の正端子４４２のインピーダンスを低くする。出力位相を１８０°に設定する場合には、電源から電源インピーダンス回路４２０、トランス４１０のセンタータップ端子４４８を経由して、第２の増幅トランジスタ１００ｂにバイアス電流を供給する。また、インピーダンス調整回路４１８ａをオンしてトランス４１０の平衡入力の負端子４４０のインピーダンスを低くする。

上述した極性切替増幅回路の動作により、出力位相の設定によって、第１の増幅トランジスタ１００ａまたは第２の増幅トランジスタ１００ｂのどちらか一方から増幅信号がトランス４１０の平衡入力の正端子４４２または負端子４４０のどちらか一方に入力される。これにより、トランス４１０の平衡出力の正端子４４４、負端子４４６における出力信号の極性が切り替わる。

次に、第２の実施形態に係る極性切替増幅回路の極性切り替えにおける位相誤差、および利得誤差の低減について説明する。

図８は、集積回路における５端子を有するトランス４１０の構成を示す平面図である。図８では、５端子のトランス４１０の配線レイアウトの構成の一例を示す。

トランス４１０は、平衡入力の正端子５４２（図６の４４２に対応）と、平衡入力の負端子５４０（図６の４４０に対応）と、平衡入力のセンタータップ端子５４８（図６の４４８に対応）と、平衡出力の正端子５４４（図６の４４４に対応）と、平衡出力の負端子５４６（図６の４４６に対応）とを有する。

トランス４１０は、半導体基板上において、ループ状の一次巻線パターン５０２の周囲に、ループ状の二次巻線パターン５０４が同心状に配置された構成である。一次巻線パターン５０２の一部が外側へ平行に延長され、平衡入力の正端子５４２と負端子５４０とが形成される。また、一次巻線パターン５０２の中点よりセンタータップの配線パターンが延長され、平衡入力のセンタータップ端子５４８が形成される。二次巻線パターン５０４の一部が外側へ平行に延長され、平衡出力の正端子５４４と負端子５４６とが形成される。一次巻線パターン５０２および二次巻線パターン５０４の外周には、全周にわたり例えば四角形状のグランドパターン５５０が形成されている。

平衡出力の負端子５４６は、交流グランドのグランドパターン５５０と接続することにより、平衡出力の正端子５４４は不平衡出力端子となり、トランス４１０は平衡−不平衡変換回路として動作する。

図８に示すように、トランス４１０のレイアウトは、平衡入力である正端子５４２および負端子５４０に対して、不平衡出力（平衡出力の正端子５４４）の配置は、グランドパターン５５０と接続する平衡出力の負端子５４６によって、対称にならない。一般的な集積回路において形成する５端子のトランスは、図８に示すような構成を用いる。したがって、上述した極性切り替え機能において、平衡入力の正端子５４２から信号が入力されるか、平衡入力の負端子５４０から信号が入力されるかによって、不平衡出力における１８０°の位相差および出力電力に誤差が生じる場合がある。

そこで、図６において、平衡入力の正端子４４２側と負端子４４０側とでそれぞれ別の構成とし、両端子のインピーダンスを調整することにより、位相誤差および利得誤差を低減できる。具体的には、図６の平衡入力の正端子４４２に接続するインピーダンス調整回路４１８ｂと、平衡入力の負端子４４０に接続するインピーダンス調整回路４１８ａとについて、インピーダンス特性が異なる構成にする。つまり、インピーダンス調整回路４１８は、トランス４１０の平衡入力の負端子４４０および正端子４４２のインピーダンスを調整する役割を担う。

例えば、ｐＭＯＳＦＥＴを用いたインピーダンス調整回路４１８とする場合には、インピーダンス調整回路４１８ａとインピーダンス調整回路４１８ｂとで、異なるサイズのｐＭＯＳＦＥＴを使用する。

また、電源インピーダンス回路４２０の構成によって、トランス４１０のセンタータップ端子４４８におけるインピーダンスを変化させることにより、位相誤差および利得誤差を低減できる。

なお、図６の例では、インピーダンス調整回路４１８として、ｐＭＯＳＦＥＴを備える構成を示すが、この構成に限られない。また、図２の例では、電源インピーダンス回路４２０として、容量４９０、４９４と、インダクタ４９２とを備えるＣＬＣのπ型構成を示すが、この構成に限られない。

第２の実施形態の極性切替増幅回路においても、第１の実施形態と同様、極性切り替えのための信号の分岐を、入力整合回路１０２およびバイアス供給回路１０４を用いて実現することによって、低損失の回路構成にて信号を分岐できるようになり、電力損失を低減できる。

また、第１の増幅トランジスタ１００ａおよび第２の増幅トランジスタ１００ｂの出力における信号の分岐が不要になるため、配線による接続箇所および分岐箇所を削減でき、増幅トランジスタ出力における電力損失を低減できる。

また、電源から増幅トランジスタ１００ａ、１００ｂへのバイアス電流を、電源インピーダンス回路４２０より供給することにより、第１の実施形態のような電源スイッチ回路１１８を経由する構成と比較して、バイアス電流供給経路における抵抗成分が減少し、さらに電力損失を低減できる。

また、トランス４１０の平衡入力の負端子４４０および正端子４４２に接続される、オフ状態の回路が、インピーダンス調整回路４１８であるため、第１の実施形態において用いたインピーダンス調整回路１２０が不要となり、信号出力部における回路の寄生成分が減少し、さらに電力損失を低減できる。

なお、上記第２の実施形態において、トランス４１０の出力を不平衡信号としたが、必ずしもこれに限られない。トランスの平衡入力の片側に、増幅トランジスタの出力信号を入力する構成であれば、極性切替増幅回路の出力は片方を接地せずに平衡出力としてもよい。

本開示に係る実施形態の種々の態様として、以下のものが含まれる。

第１の開示に係る極性切替増幅回路は、不平衡入力信号が入力される第１の増幅トランジスタおよび第２の増幅トランジスタと、一次巻線および二次巻線を有し、前記第１の増幅トランジスタの出力信号および前記第２の増幅トランジスタの出力信号が前記一次巻線に対して平衡信号として入力され、前記二次巻線より信号を出力するトランスと、前記第１の増幅トランジスタおよび前記第２の増幅トランジスタのうち、一方をオンさせ、他方をオフさせる極性切替制御部と、を有する。

上記構成において、例えば、第１の増幅トランジスタの出力をトランスの平衡入力の負端子と接続し、第２の増幅トランジスタの出力をトランスの平衡入力の正端子と接続し、トランスの出力位相の０°設定および１８０°設定に合わせて、第１の増幅トランジスタと第２の増幅トランジスタのどちらか一方をオン、もう一方をオフさせる。これにより、第１および第２の増幅トランジスタのオンオフによって、トランスから出力される信号の極性を切り替え、出力信号の極性を反転できる。したがって、極性切り替えのための信号の分岐を、低損失の回路構成にて実現でき、電力損失を低減できる。

第２の開示に係る極性切替増幅回路は、上記第１の開示の極性切替増幅回路において、前記極性切替制御部は、前記第１の増幅トランジスタの入力端子のＤＣバイアス電圧および前記第２の増幅トランジスタの入力端子のＤＣバイアス電圧を、それぞれ切り替え設定することにより、前記第１の増幅トランジスタおよび前記第２の増幅トランジスタのオン、オフを切り替える。

第３の開示に係る極性切替増幅回路は、上記第１または第２の開示の極性切替増幅回路において、前記不平衡入力信号の入力端と前記第１の増幅トランジスタとを接続する第１の入力整合回路と、前記不平衡入力信号の入力端と前記第２の増幅トランジスタとを接続する第２の入力整合回路と、をさらに有する。

第４の開示に係る極性切替増幅回路は、上記第３の開示の極性切替増幅回路において、前記第１の入力整合回路は、前記第１の増幅トランジスタがオン状態では、入力信号源のインピーダンスと整合し、前記第１の増幅トランジスタがオフ状態では、前記入力信号源のインピーダンスよりも高いインピーダンスとなり、前記第２の入力整合回路は、前記第２の増幅トランジスタがオン状態では、前記入力信号源のインピーダンスと整合し、前記第２の増幅トランジスタがオフ状態では、前記入力信号源のインピーダンスよりも高いインピーダンスとなる。

第５の開示に係る極性切替増幅回路は、上記第１から第４のいずれかの開示の極性切替増幅回路において、前記第１の増幅トランジスタおよび前記第２の増幅トランジスタは、デュアルゲートＭＯＳＦＥＴを含む。

第６の開示に係る極性切替増幅回路は、上記第２から第５のいずれかの開示の極性切替増幅回路において、前記極性切替制御部は、前記ＤＣバイアス電圧を変化させることにより、前記第１および第２の増幅トランジスタの利得を変化させる。

第７の開示に係る極性切替増幅回路は、上記第１から第６のいずれかの開示の極性切替増幅回路において、前記トランスは、平衡入力正端子、平衡入力負端子、平衡出力正端子、および平衡出力負端子の４端子を有し、前記第１の増幅トランジスタの出力端と前記平衡入力負端子とが接続され、前記第２の増幅トランジスタの出力端と前記平衡入力正端子とが接続され、前記平衡入力正端子と電源とを接続する第１の電源スイッチ回路と、前記平衡入力負端子と電源とを接続する第２の電源スイッチ回路と、前記極性切替制御部と連動して前記第１の電源スイッチ回路および前記第２の電源スイッチ回路のオン、オフを切り替える電源スイッチ制御部と、を有する。

第８の開示に係る極性切替増幅回路は、上記第７の開示の極性切替増幅回路において、前記第１の電源スイッチ回路と前記第２の電源スイッチ回路とは、異なる回路構成または素子値を有する。

上記構成により、異なる回路構成または素子値とすることによって第１の電源スイッチ回路と第２の電源スイッチ回路のインピーダンスを異なる特性とし、トランスの平衡入力正端子と平衡入力負端子のインピーダンスを調整する。これによって、位相誤差および利得誤差を低減できる。

第９の開示に係る極性切替増幅回路は、上記第７または第８の開示の極性切替増幅回路において、前記平衡入力正端子とグランドとを接続する第１のインピーダンス調整回路と、前記平衡入力負端子とグランドとを接続する第２のインピーダンス調整回路と、前記極性切替制御部と連動して前記第１のインピーダンス調整回路および前記第２のインピーダンス調整回路のインピーダンスを切り替えるインピーダンス制御部と、をさらに有する。 第１０の開示に係る極性切替増幅回路は、上記第９の開示の極性切替増幅回路において、前記第１のインピーダンス調整回路と前記第２のインピーダンス調整回路とは、異なる回路構成または素子値を有する。

上記構成により、異なる回路構成または素子値とすることによって第１のインピーダンス調整回路と第２のインピーダンス調整回路のインピーダンスを異なる特性とし、トランスの平衡入力正端子と平衡入力負端子のインピーダンスを調整する。これによって、位相誤差および利得誤差を低減できる。

第１１の開示に係る極性切替増幅回路は、上記第９または第１０の開示の極性切替増幅回路において、前記第１のインピーダンス調整回路および前記第２のインピーダンス調整回路は、トランジスタと容量の直列接続を有し、前記インピーダンス制御部は、前記トランジスタのオン、オフを切り替える。

第１２の開示に係る極性切替増幅回路は、上記第９から第１１のいずれかの開示の極性切替増幅回路において、前記平衡出力正端子と前記平衡出力負端子のいずれか一方が交流グランドに接続され、出力信号が不平衡信号である。

第１３の開示に係る極性切替増幅回路は、上記第１から第６のいずれかの開示の極性切替増幅回路において、前記トランスは、平衡入力正端子、平衡入力負端子、平衡出力正端子、平衡出力負端子、および平衡入力センタータップ端子の５端子を有し、前記第１の増幅トランジスタの出力端と前記平衡入力負端子とが接続され、前記第２の増幅トランジスタの出力端と前記平衡入力正端子とが接続され、前記平衡入力センタータップ端子と電源とが接続される。

第１４の開示に係る極性切替増幅回路は、上記第１３の開示の極性切替増幅回路において、前記平衡入力正端子と電源とを接続する第１のインピーダンス調整回路と、前記平衡入力負端子と電源とを接続する第２のインピーダンス調整回路と、前記極性切替制御部と連動して前記第１のインピーダンス調整回路および前記第２のインピーダンス調整回路のインピーダンスを切り替えるインピーダンス制御部と、をさらに有する。

第１５の開示に係る極性切替増幅回路は、上記第１４の開示の極性切替増幅回路において、前記第１のインピーダンス調整回路と前記第２のインピーダンス調整回路とは、異なる回路構成または素子値を有する。

上記構成により、異なる回路構成または素子値とすることによって第１のインピーダンス調整回路と第２のインピーダンス調整回路のインピーダンスを異なる特性とし、トランスの平衡入力正端子と平衡入力負端子のインピーダンスを調整する。これによって、位相誤差および利得誤差を低減できる。

第１６の開示に係る極性切替増幅回路は、上記第１３から第１５のいずれかの開示の極性切替増幅回路において、前記平衡入力センタータップ端子と電源とを接続する電源インピーダンス回路を、さらに有する。

第１７の開示に係る極性切替増幅回路は、上記第１６の開示の極性切替増幅回路において、前記電源インピーダンス回路は、ローパスフィルタを有する。

第１８の開示に係る極性切替増幅回路は、上記第１３から第１７のいずれかの開示の極性切替増幅回路において、前記平衡出力正端子と前記平衡出力負端子のいずれか一方が交流グランドに接続され、出力信号が不平衡信号である。

以上、図面を参照しながら各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。また、開示の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

本開示は、電力損失の小さい極性切替増幅回路を提供できる効果を有し、例えばミリ波帯といった高周波帯において、０〜３６０°の位相を変化できる移相器に用いられる極性切替増幅回路等として有用である。

１００ａ、１００ｂ 増幅トランジスタ
１０２ａ、１０２ｂ 入力整合回路
１０４ バイアス供給回路
１１０ トランス
１１２ａ、１１２ｂ 容量結合
１１４ａ、１１４ｂ、１１４ｃ 極性切替制御回路
１１６ 可変バイアス電圧生成回路
１１８ａ、１１８ｂ 電源スイッチ回路
１２０ａ、１２０ｂ インピーダンス調整回路
１５０ａ、１５０ｂ、１５２ａ、１５２ｂ ＭＯＳＦＥＴ
１５１、１５１Ａ、４５１ 極性切替増幅回路
１７０ａ、１７０ｂ、１７２ａ、１７２ｂ スイッチ
４１０ トランス
４１８ａ、４１８ｂ インピーダンス調整回路
４２０ 電源インピーダンス回路

Claims (18)

1. 不平衡入力信号が入力される第１の増幅トランジスタおよび第２の増幅トランジスタと、
   一次巻線および二次巻線を有し、前記第１の増幅トランジスタの出力信号および前記第２の増幅トランジスタの出力信号が前記一次巻線に対して平衡信号として入力され、前記二次巻線より信号を出力するトランスと、
   前記第１の増幅トランジスタおよび前記第２の増幅トランジスタのうち、一方をオンさせ、他方をオフさせる極性切替制御部と、
   を有する極性切替増幅回路。
2. 請求項１に記載の極性切替増幅回路であって、
   前記極性切替制御部は、前記第１の増幅トランジスタの入力端子のＤＣバイアス電圧および前記第２の増幅トランジスタの入力端子のＤＣバイアス電圧を、それぞれ切り替え設定することにより、前記第１の増幅トランジスタおよび前記第２の増幅トランジスタのオン、オフを切り替える、極性切替増幅回路。
3. 請求項１または２に記載の極性切替増幅回路であって、
   前記不平衡入力信号の入力端と前記第１の増幅トランジスタとを接続する第１の入力整合回路と、
   前記不平衡入力信号の入力端と前記第２の増幅トランジスタとを接続する第２の入力整合回路と、をさらに有する極性切替増幅回路。
4. 請求項３に記載の極性切替増幅回路であって、
   前記第１の入力整合回路は、前記第１の増幅トランジスタがオン状態では、入力信号源のインピーダンスと整合し、前記第１の増幅トランジスタがオフ状態では、前記入力信号源のインピーダンスよりも高いインピーダンスとなり、
   前記第２の入力整合回路は、前記第２の増幅トランジスタがオン状態では、前記入力信号源のインピーダンスと整合し、前記第２の増幅トランジスタがオフ状態では、前記入力信号源のインピーダンスよりも高いインピーダンスとなる、極性切替増幅回路。
5. 請求項１から４のうちのいずれか一項に記載の極性切替増幅回路であって、
   前記第１の増幅トランジスタおよび前記第２の増幅トランジスタは、デュアルゲートＭＯＳＦＥＴを含む、極性切替増幅回路。
6. 請求項２から５のいずれかに記載の極性切替増幅回路であって、
   前記極性切替制御部は、前記ＤＣバイアス電圧を変化させることにより、前記第１および第２の増幅トランジスタの利得を変化させる、極性切替増幅回路。
7. 請求項１から６のうちのいずれか一項に記載の極性切替増幅回路であって、
   前記トランスは、平衡入力正端子、平衡入力負端子、平衡出力正端子、および平衡出力負端子の４端子を有し、
   前記第１の増幅トランジスタの出力端と前記平衡入力負端子とが接続され、前記第２の増幅トランジスタの出力端と前記平衡入力正端子とが接続され、
   前記平衡入力正端子と電源とを接続する第１の電源スイッチ回路と、
   前記平衡入力負端子と電源とを接続する第２の電源スイッチ回路と、
   前記極性切替制御部と連動して前記第１の電源スイッチ回路および前記第２の電源スイッチ回路のオン、オフを切り替える電源スイッチ制御部と、
   を有する極性切替増幅回路。
8. 請求項７に記載の極性切替増幅回路であって、
   前記第１の電源スイッチ回路と前記第２の電源スイッチ回路とは、異なる回路構成または素子値を有する、極性切替増幅回路。
9. 請求項７または８に記載の極性切替増幅回路であって、
   前記平衡入力正端子とグランドとを接続する第１のインピーダンス調整回路と、
   前記平衡入力負端子とグランドとを接続する第２のインピーダンス調整回路と、
   前記極性切替制御部と連動して前記第１のインピーダンス調整回路および前記第２のインピーダンス調整回路のインピーダンスを切り替えるインピーダンス制御部と、
   をさらに有する極性切替増幅回路。
10. 請求項９に記載の極性切替増幅回路であって、
    前記第１のインピーダンス調整回路と前記第２のインピーダンス調整回路とは、異なる回路構成または素子値を有する、極性切替増幅回路。
11. 請求項９または１０に記載の極性切替増幅回路であって、
    前記第１のインピーダンス調整回路および前記第２のインピーダンス調整回路は、トランジスタと容量の直列接続を有し、前記インピーダンス制御部は、前記トランジスタのオン、オフを切り替える、極性切替増幅回路。
12. 請求項９から１１のうちのいずれか一項に記載の極性切替増幅回路であって、
    前記平衡出力正端子と前記平衡出力負端子のいずれか一方が交流グランドに接続され、出力信号が不平衡信号である、極性切替増幅回路。
13. 請求項１から６のうちのいずれか一項に記載の極性切替増幅回路であって、
    前記トランスは、平衡入力正端子、平衡入力負端子、平衡出力正端子、平衡出力負端子、および平衡入力センタータップ端子の５端子を有し、
    前記第１の増幅トランジスタの出力端と前記平衡入力負端子とが接続され、前記第２の増幅トランジスタの出力端と前記平衡入力正端子とが接続され、
    前記平衡入力センタータップ端子と電源とが接続される、
    極性切替増幅回路。
14. 請求項１３に記載の極性切替増幅回路であって、
    前記平衡入力正端子と電源とを接続する第１のインピーダンス調整回路と、
    前記平衡入力負端子と電源とを接続する第２のインピーダンス調整回路と、
    前記極性切替制御部と連動して前記第１のインピーダンス調整回路および前記第２のインピーダンス調整回路のインピーダンスを切り替えるインピーダンス制御部と、
    をさらに有する極性切替増幅回路。
15. 請求項１４に記載の極性切替増幅回路であって、
    前記第１のインピーダンス調整回路と前記第２のインピーダンス調整回路とは、異なる回路構成または素子値を有する、極性切替増幅回路。
16. 請求項１３から１５のうちのいずれか一項に記載の極性切替増幅回路であって、
    前記平衡入力センタータップ端子と電源とを接続する電源インピーダンス回路を、さらに有する、極性切替増幅回路。
17. 請求項１６に記載の極性切替増幅回路であって、
    前記電源インピーダンス回路は、ローパスフィルタを有する、極性切替増幅回路。
18. 請求項１３から１７のうちのいずれか一項に記載の極性切替増幅回路であって、
    前記平衡出力正端子と前記平衡出力負端子のいずれか一方が交流グランドに接続され、出力信号が不平衡信号である、極性切替増幅回路。

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