JP7275624B2 - 周波数帯域可変高周波増幅器 - Google Patents

Description

本発明は、周波数帯域可変高周波増幅器に関する。

従来、特許文献１に、差動電力増幅器において、負荷にトランスを備え、トランスの一次側に負荷インピーダンスの虚部を制御する可変容量、トランスの二次側に負荷インピーダンスの実部を制御する可変容量を備える構成が提案されている。このような構成とすることで、差動電力増幅器の電力付加効率（ＰＡＥ）を制御することを可能としている。

米国特許第８３３９２０３号明細書

高分解能の車載用途ミリ波レーダーは、広い周波数帯域が使用可能な７６ＧＨｚ帯、７９ＧＨｚ帯が、現在主に使用されている。７６ＧＨｚ帯は、７６～７７ＧＨｚの周波数帯域、７９ＧＨｚ帯は、７７～８１ＧＨｚの周波数帯域である。レーダーに使用されるモノリシック・マイクロ波集積回路（以下、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）という）では、これらの異なる周波数帯域のアプリケーションに対し、同一のチップにて対応することが求められる。異なる周波数帯域に設計された複数のＭＭＩＣによる対応も可能であるが、複数のＭＭＩＣとなるために、開発及び製造のコストの観点で問題なる。一方、一つのチップで７６～８１ＧＨｚの全ての周波数帯域をカバーするとなると、高周波増幅器の広帯域化を実現する必要があり、結果として増幅器の消費電流が多くなるという問題がある。

また、一般に入出力整合回路にトランスを使用した高周波増幅器ではトランスとそのトランスに並列に接続された容量及び寄生抵抗から共振周波数が決まるため、回路構成上、広帯域化が難しい。帯域幅が狭いため、製造工程に起因する増幅器の周波数ピークのばらつきに弱く、歩留まりが低下する課題がある。一方でトランスによる整合回路は、差動構成でのインピーダンス変換の簡易さやレイアウト面積が縮小可能なことから、特にミリ波帯のＭＭＩＣでは頻繁に用いられる。なお、ＣＭＯＳプロセスで製造されたトランスを入出力整合回路に持つ増幅器の周波数ばらつきは、トランスに並列接続された容量のばらつき、例えばＭＯＭ容量（Metal-Oxide-Metal）やＭＩＭ（Metal-Insulator-Metal）容量における層間膜の変動に起因するばらつきが一般的に支配的である。
本発明は上記点に鑑みて、同一チップの高周波増幅器を異なる周波数帯域のアプリケーションに適用できるようにし、高周波増幅器の低消費電力化を可能にすることを目的とする。また、集積回路の製造工程に起因する周波数ピークのばらつきに対する補正に適用でき、歩留まりの改善が図られるようにすることをもう一つの目的とする。

請求項１記載の発明は、集積回路に構成された周波数帯域可変高周波増幅器（以下、単に増幅器という）に関する。請求項１記載の発明は、第１トランス又は第１インダクタを用いて構成される入力整合回路（２０、８０）と、入力整合回路から入力される信号を増幅する増幅部コア（３０、９０）と、増幅部コアの出力側に接続されると共に第２トランス又は第２インダクタを用いて構成される出力整合回路（４０、１００）と、を備え、入力整合回路と出力整合回路のうちの少なくとも入力整合回路には、可変容量（２２ａ～２２ｄ、４２ａ～４２ｄ、８３）が備えられている。

このような構成により、増幅器を異なる周波数帯域にて用いることができる。よって、同一チップの増幅器を異なる周波数帯域のアプリケーションに適用できるため、互いに異なる周波数帯域に合わせて利得を調整した増幅器を複数設ける必要がなくなる。この結果、増幅器を低消費電力化できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる増幅器のブロック構成図である。 入力整合回路の回路図である。 出力整合回路の回路図である。 可変容量の回路図である。 基準インピーダンスがＺ_０、基準アドミタンスがＹ_０（＝１／Ｚ_０）のイミタンスチャートを用いて高周波側の周波数帯にて整合したときの入力／出力アドミタンス特性を示す図である。 高周波側の周波数帯にて整合したときのリターンロス特性を示す図である。 高周波側の周波数帯にて整合したときの利得特性を示す図である。 低周波側の周波数帯にて整合したときの入力／出力アドミタンス特性を示す図である。 低周波側の周波数帯にて整合したときのリターンロス特性を示す図である。 低周波側の周波数帯にて整合したときの利得特性を示す図である。 第２実施形態で説明する入力／出力アドミタンス特性の許容範囲の一例を示した図である。 第２実施形態で説明する入力／出力アドミタンス特性の許容範囲の一例を示した図である。 第３実施形態にかかる増幅器の回路図である。 第４実施形態にかかる増幅器の回路図である。 第５実施形態にかかる増幅器の回路図である。 第６実施形態にかかる増幅器の回路図である。 第７実施形態で説明する増幅部コアの回路図である。 第８実施形態にかかる増幅器の回路図である。 可変容量の回路図である。 第９実施形態で説明する一次対二次の巻線比を１：１とした場合の第１トランスのレイアウト構成を示す図である。 図１６ＡのXVIB－XVIB断面図である。 第９実施形態で説明する一次対二次の巻線比を１：２とした場合の第１トランスのレイアウト構成を示す図である。 第１０実施形態にかかる第１トランスのレイアウト構成を示す図である。 第１トランスのレイアウト構成の比較例を示す図である。 第１１実施形態で説明する可変容量の回路図である。 第１２実施形態にかかる増幅器のブロック構成図である。 入力整合回路／出力整合回路の一例を示した回路図である。 入力整合回路／出力整合回路の一例を示した回路図である。 入力整合回路／出力整合回路の一例を示した回路図である。 第１３実施形態で説明する増幅器を多段で備える場合のブロック構成図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
図１～図６Ａおよび図６Ｂを参照して、第１実施形態にかかる増幅器１０について説明する。図１に示すように、増幅器１０は、入力整合回路２０、増幅部コア３０及び出力整合回路４０を備え、シリコンを用いて形成したＭＭＩＣに備えられている。この増幅器１０は、特性インピーダンスＺ_０の伝送線路に接続された差動の高周波増幅器を想定している。また、ここで増幅器１０は差動動作なので、特性インピーダンスＺ_０は逆相のＯｄｄモードで定義される。増幅部コア３０は、電圧電流変換を行うＭＯＳＦＥＴから構成され、入力整合回路２０から入力される電圧を電流変換する。なお、ここでは、増幅部コア３０をＭＯＳＦＥＴで構成した例を示すが、増幅部コア３０については、バイポーラトランジスタなどを含む各種トランジスタ素子により構成することができる。

図２Ａ、図２Ｂに示すように、入力整合回路２０と出力整合回路４０とは、同様の回路構成とされている。ただし、これらの入力整合回路２０及び出力整合回路４０を構成する各素子のパラメータは、入力整合回路２０と出力整合回路４０とにおいて同一であっても良いし互いに異なっていても良い。

入力整合回路２０は、増幅部コア３０の入力に接続されている。入力整合回路２０は、第１トランス２１と、可変容量２２ａ、２２ｂと、可変容量２２ｃ、２２ｄとを備え、増幅器１０の周波数可変に対応させられる構成とされている。第１トランス２１は、一次巻線２１ａ及び二次巻線２１ｂを備える。各可変容量２２ａ、２２ｂは、第１トランス２１の一次側のネット２３ａ、２３ｂとグランドＧｒとの間にそれぞれ接続されている。各可変容量２２ｃ、２２ｄは、第１トランス２１の二次側のネット２３ｃ、２３ｄとグランドＧｒとの間にそれぞれ接続されている。

出力整合回路４０は、増幅部コア３０の出力側に接続されている。出力整合回路４０は、第２トランス４１と、可変容量４２ａ、４２ｂと、可変容量４２ｃ、４２ｄとを備え、増幅器１０の周波数可変に対応させられる構成とされている。第２トランス４１は、一次巻線４１ａ及びの二次巻線４１ｂを備える。各可変容量４２ａ、４２ｂは、第２トランス４１の一次側のネット４３ａ、４３ｂとグランドＧｒとの間にそれぞれ接続されている。各可変容量４２ｃ、４２ｄは、第２トランス４１の二次側のネット４３ｃ、４３ｄとグランドＧｒとの間にそれぞれ接続されている。

図２Ｃは、入力整合回路２０を構成する可変容量２２ａ～２２ｄ、４２ａ～４２ｄの回路図を示している。可変容量２２ａ～２２ｄ、４２ａ～４２ｄは、同様の回路構成とされているが、これらの可変容量２２ａ～２２ｄ、４２ａ～４２ｄを構成する各素子のパラメータは、互いに同一であっても良いし互いに異なっていても良い。

図２Ｃに示すように、可変容量２２ａ～２２ｄ、４２ａ～４２ｄは、複数の固定容量５１～５３と、高周波スイッチとしての複数のＭＯＳＦＥＴ５４～５６と、を備える。固定容量５１～５３は、例えばＭＯＭ容量又はＭＩＭ容量により構成される。図２Ｃの構成では、固定容量５１～５３とＭＯＳＦＥＴ５４～５６のドレインとがそれぞれ接続されることで、固定容量５１～５３とＭＯＳＦＥＴ５４～５６とがそれぞれ直列接続されており、各直列接続回路がＲＦノードＮ１とグランドＧｒとの間に並列接続されている。ここでは、固定容量５１～５３とＭＯＳＦＥＴ５４～５６との直列接続回路を３つ備えた構成を例にあげるが、２つもしくは４つ以上の直列接続回路を備える構成でも良い。ＲＦノードＮ１は、各可変容量２２ａ～２２ｄ、４２ａ～４２ｄの対応するネット２３ａ～２３ｄ、４３ａ～４３ｄに接続される。

制御回路１１は、ＭＯＳＦＥＴ５４～５６をオン・オフ制御して固定容量５１～５３の接続を切り替えることで可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値を調整する容量制御回路として機能する。制御回路１１は、入力整合回路２０や出力整合回路４０の内部に備えられていても、別の場所に備えられていても良い。

ＭＯＳＦＥＴ５４～５６のゲートと制御回路１１との間、バックゲートとグランドとの間、ドレインとソースとの間には、抵抗Ｒｇ、Ｒｂ、Ｒｊｐがそれぞれ接続されている。また、図２Ｃでは省略しているが、ＭＯＳＦＥＴ５４～５６がDeep N-wellを持つ構成とされる場合、Deep N-wellと電源電位との間に抵抗Ｒｄｎが挿入される。これらのうち抵抗Ｒｇ、Ｒｂ、Ｒｄｎは、ＭＯＳＦＥＴ５４～５６の高周波帯における挿入損失を低減したり、耐圧を改善したり、また、高調波歪を抑制するために挿入される。一方、抵抗Ｒｊｐは電位のフローティングを解消するために挿入される。

例えば、複数の固定容量５１～５３の容量値及び複数のＭＯＳＦＥＴ５４～５６のゲート幅は、１：２：４のように等比関係を備えるように構成されている。このため、制御回路１１により、ＭＯＳＦＥＴ５４～５６をオン・オフ制御することで、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値がデジタル的に変化させられる。

また、ＭＯＳＦＥＴ５４～５６が全てオフしているときの可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値は、固定容量５１～５３と、ＭＯＳＦＥＴ５４～５６のオフ時ソース－ドレイン間の寄生容量との直列合成値で決められる。ＭＯＳＦＥＴ５４～５６が全てオンしているときの可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値は、固定容量５１～５３の容量値を加算した合成容量値となる。このため、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値が最大となるのは、制御回路１１が全てのＭＯＳＦＥＴ５４～５６をオンしているときであり、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値が最小となるのは、制御回路１１が全てのＭＯＳＦＥＴ５４～５６をオフしているときである。

可変容量２２ａ～２２ｄ、４２ａ～４２ｄが、図２Ｃに示すように固定容量５１～５３及びＭＯＳＦＥＴ５４～５６を用いて構成されていれば、例えばバラクタやそのアナログ電圧制御は要らなくなり、バラクタの固有の製造ばらつきの影響を受けなくて済む。

図３は、基準インピーダンスがＺ_０、基準アドミタンスがＹ_０（＝１／Ｚ_０）のイミタンスチャートである。以降、基準インピーダンスは入出力に接続される伝送線路の特性インピーダンスＺ_０と一致することを想定する。図中、アドミタンスがＹ_０である等コンダクタンス線について、太線を用いて示してある。以下、図１に示したように、入力インピーダンスをＺ_ｉｎ、その逆数で表される入力アドミタンスをＹ_ｉｎ（＝１／Ｚ_ｉｎ）、出力インピーダンスをＺ_ｏｕｔ、その逆数で表される出力アドミタンスをＹ_ｏｕｔ（＝１／Ｚ_ｏｕｔ）と表記して説明する。

ここで、例えば７６～７７ＧＨｚの７６ＧＨｚ帯と７７～８１ＧＨｚの７９ＧＨｚ帯の２つの帯域のミリ波レーダーのアプリケーションを想定する。このとき周波数ダブラーの手前のローカル信号は、それぞれ３８．０～３８．５ＧＨｚ、３８．５～４０．５ＧＨｚとなる。従って、以下では低周波数ｆ_Ｌ＝３８．０ＧＨｚ、高周波数ｆ_Ｈ＝４０．５ＧＨｚと想定する。

以下に可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値を変更することで、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔをそれぞれ可変し、結果インピーダンス整合される周波数帯域を高周波側、低周波側に可変させる方法を示す。以降において、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔについて、同じ図面を使用して説明しているが、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔは同じ値を取るわけではない。

まず、高周波数ｆ_Ｈ側に整合する場合の動作を説明する。可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値が低い値のとき、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔのコンダクタンス成分Ｇ_ｉｎ、Ｇ_ｏｕｔがそれぞれ特性インピーダンスＺ_０から決まる特性アドミタンス値Ｙ_０（＝１／Ｚ_０）となるようにする。具体的には、コンダクタンス成分Ｇ_ｉｎ、Ｇ_ｏｕｔが特性アドミタンス値Ｙ_０となるように、入力整合回路２０や出力整合回路４０における第１トランス２１や第２トランス４１のサイズ、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの最小値を設定する。すなわち、低周波数ｆ_Ｌ＝３８．０ＧＨｚから高周波数ｆ_Ｈ＝４０．５ＧＨｚの周波数帯域において、図３に示すように、基準アドミタンス値Ｙ_０の等コンダクタンス線上に入力整合回路２０や出力整合回路４０のインピーダンス（アドミタンス）が乗るようにする。

また、この状態で同時に入力インピーダンスＺ_ｉｎや出力インピーダンスＺ_ｏｕｔの高周波数ｆ_Ｈ側がイミタンスチャート上の中心である基準インピーダンスＺ_０の点に近くなるように第１トランス２１や第２トランス４１のサイズを決定する。このときの入出力のリターンロスＳ１１、Ｓ２２は、高周波数ｆ_Ｈの方が低周波数ｆ_Ｌよりも基準インピーダンスＺ_０に近いので、図４Ａに示すように周波数ｆ_Ｐ１をピークに持つ高周波数ｆ_Ｈ側に整合されている。したがって、図４Ｂに示すように、増幅器１０の小信号電圧利得Ｓ２１も高周波数ｆ_Ｈ側に近い周波数ｆ_Ｐ１でピークを持つ。ここで、図４Ａにて入力リターンロスＳ１１と出力リターンロスＳ２２をまとめて書いたが、Ｓ１１とＳ２２の波形は一致することを示しているのではなく、図４ＡではＳ１１とＳ２２がそれぞれ周波数ｆ_Ｐ１にて整合のピークを持つことを示している。後述の図６Ａでも同様である。

次に、低周波数ｆ_Ｌ側に整合する場合の動作を説明する。高周波数ｆ_Ｈ側にて整合が取れている状態で可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値を大きくする。これにより、入力インピーダンスＺ_ｉｎや出力インピーダンスＺ_ｏｕｔは、図５に示すようにイミタンスチャートの中心を通る等コンダクタンス線上を移動し、低周波数ｆ_Ｌ側で整合が取られる。図６Ａ、図６Ｂは、このときの入出力のリターンロスＳ１１、Ｓ２２と増幅器１０の小信号電圧利得Ｓ２１の様子を示している。リターンロスＳ１１、Ｓ２２は、高周波数ｆ_Ｈよりも低周波数ｆ_Ｌ側となる周波数ｆ_Ｐ２をピークに持ち、小信号電圧利得Ｓ２１も低周波数ｆ_Ｌ側に近い周波数ｆ_Ｐ２でピークを持つ。

以上のようにして、インピーダンス整合される周波数帯域を高周波側、低周波側に可変させることができる。

このように、本実施形態では、入力整合回路２０の第１トランス２１の一次側の可変容量２２ａ、２２ｂ及び二次側の可変容量２２ｃ、２２ｄ、出力整合回路４０の第２トランス４１の一次側の可変容量４２ａ、４２ｂ及び二次側の可変容量４２ｃ、４２ｄを調整できるようにしている。これにより、入力アドミタンスＹ_ｉｎの実部、出力アドミタンスＹ_ｏｕｔの実部を系の特性アドミタンスと一致した状態で変更することなく、入力アドミタンスＹ_ｉｎの虚部及び出力アドミタンスＹ_ｏｕｔの虚部を制御できる。但し、実際の高周波回路の設計においては、配線抵抗、シリコン基板の抵抗などの寄生成分により、入力アドミタンスＹ_ｉｎの実部、出力アドミタンスＹ_ｏｕｔの実部が変動することが起こりえる。従って、ここでの変動することなくとは、設計で意図的に実部を変更しないという意味であり、仮に意図しない実部の変動があったとしても、高周波回路の設計で事実上影響を無視できるという意味であることに注意されたい。なお、入力アドミタンスＹ_ｉｎの実部、出力アドミタンスＹ_ｏｕｔの実部を系の特性アドミタンスと一致した状態と記載したが、値が完全に一致する必要はなく、電圧定在波比（以下、ＶＳＷＲ(Voltage Standing Wave Ratio）という）が６以下などの、反射が無視できる範囲で値が一致すればよい。

このようにして、高周波数ｆ_Ｈ側、低周波数ｆ_Ｌ側の何れの周波数帯においても、入力アドミタンスＹ_ｉｎ及び出力アドミタンスＹ_ｏｕｔを共に系の基準アドミタンス値Ｙ_０に合わせるように調整できる。この結果、増幅器１０の周波数帯域を変更できる。

これにより、増幅器１０を異なる周波数帯域にて用いることができる。よって、同一チップの増幅器１０を異なる周波数帯域のアプリケーションに適用できるため、互いに異なる周波数帯域に合わせて利得を調整した増幅器を複数設ける必要がなくなる。この結果、増幅器１０を低消費電力化できる。

また、集積回路の製造ばらつきに起因して増幅器１０の周波数ピークがばらついたとしても、入力整合回路２０、出力整合回路４０を用いてこの影響を解消でき、歩留まりを改善できる。

集積回路を製造する際には、増幅器１０について、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値が中央のときに、目的の周波数にピークが合うように設計されるが、製造ばらつきにより周波数ピークがずれ得る。その場合に、上記したように、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値を可変させることで、高周波数ｆ_Ｈ側にピークを持つ周波数ｆ_Ｐ１や低周波数ｆ_Ｌ側にピークを持つ周波数ｆ_Ｐ２に調整できる。これにより、集積回路の製造ばらつきに起因して増幅器１０の周波数ピークがばらついたとしても、それを目的の周波数に合わせることが可能となる。

また第１トランス２１、第２トランス４１を用いているため、差動構成においてインピーダンス変換を簡易に行うことができる。

ここで、特許文献１記載の従来技術は、出力負荷のトランスの一次側の可変容量の値を調整して負荷インピーダンスの虚部を制御すると共に、トランスの二次側の可変容量の値を調整して負荷インピーダンスの実部を制御し、電力付加効率や出力電圧の最適化を実現している。

しかしながら、従来技術は、周波数帯域幅を考慮した増幅器の入出力整合回路のインピーダンス制御には適さない。すなわち、周波数可変には負荷インピーダンスではなく入出力インピーダンスについて制御する必要があるが、従来技術では負荷インピーダンスを制御する構成となっている。ここで、従来技術が制御対象としている負荷インピーダンスとは、図１において増幅部コア３０からみた出力整合回路４０のインピーダンスであり、本実施形態が制御対象とする入力インピーダンスＺ_ｉｎや出力インピーダンスＺ_ｏｕｔと異なる点に注意されたい。

一方、本実施形態では、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔの実部を系の基準アドミタンス値Ｙ_０に一致させた状態で、可変容量２２ａ～２２ｄ、４２ａ～４２ｄを用いて入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔの虚部のみを制御している。これにより、入力整合回路２０や出力整合回路４０の周波数ピークを制御している。

また別の見方をすれば、増幅器１０の小信号電圧利得Ｓ_２１のピーク周波数ｆ_ｐ１、ｆ_ｐ２を調整する技術を提示しており、必ずしも電力付加効率や出力電力を最適化しているわけではない。また特許文献１記載の従来技術は、周波数帯域を考慮することなく、周波数特性が合っている前提において、ある周波数一点における電力付加効率及び出力電力を考慮している。この点で、本実施形態は、従来技術とは調整の目的、課題、構成、作用効果も異なる。

次に、第１実施形態におけるその他の変形例を説明する。

可変容量２２ａ、２２ｂ、２２ｃ、２２ｄについては、そのうちの一部を削除しても良いし一部を固定容量に置き換えても良い。可変容量４２ａ、４２ｂ、４２ｃ、４２ｄについても、そのうちの一部を削除しても良いし固定容量に置き換えても良い。

また、可変容量２２ａ～２２ｄ、４２ａ～４２ｄは、差動信号線の両側に接続した形態を示しているが、その一方だけ、例えば、入力整合回路２０であれば可変容量２２ａ、２２ｃだけ設け、出力整合回路４０であれば可変容量４２ａ、４２ｃだけ設けても良い。逆に、入力整合回路２０であれば可変容量２２ｂ、２２ｄだけ設け、出力整合回路４０であれば可変容量４２ｂ、４２ｄだけ設けても良い。

（第２実施形態）
第２実施形態について説明する。第１実施形態では、周波数帯域ｆ_Ｌ～ｆ_Ｈにおいて、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔのコンダクタンス成分Ｇ_ｉｎ、Ｇ_ｏｕｔが特性インピーダンスＺ_０の逆数となる特性アドミタンス値Ｙ_０に一致する場合を想定した。しかしながら、実際の高周波回路の設計では寄生成分により、これらが一致しない場合が想定される。このような場合でも、周波数帯域ｆ_Ｌ～ｆ_Ｈにおいて、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔが一定の範囲内であれば、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値の調整により、第１実施形態で示した調整手法を、有意な効果の範囲で適用することができる。

具体的には、図７に示すように、周波数帯域ｆ_Ｌ－ｆ_Ｈにおいて、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔがそれぞれＶＳＷＲが２以下の円の範囲にあるのが望ましい。基準となるＶＳＷＲの値を小さくして１に近づけることで、得られる効果を大きくすることができる。ＶＳＷＲが２のときリターンロスは約１０ｄＢであり電力の約１０％反射されていることになる。このときコンダクタンス成分Ｇ_ｉｎ、Ｇ_ｏｕｔは、Ｙ_０／２＜Ｇ_ｉｎ、Ｇ_ｏｕｔ＜２・Ｙ_０の範囲が許容範囲になる。実際の高周波回路設計で起こりえるが、完全に反射を抑えられない場合でも、反射を有意な範囲で抑えることが可能な範囲で、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値の調整により増幅器１０の周波数帯域の制御、調整が可能である。

また、図８に示すように、周波数帯域ｆ_Ｌ－ｆ_Ｈにおいて、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔの実部がそれぞれＶＳＷＲが３以下の円の範囲にあるようにしても良い。ＶＳＷＲが３のときリターンロスは約６ｄＢであり電力の約２５％反射されていることになる。このときコンダクタンス成分Ｇ_ｉｎ、Ｇ_ｏｕｔは、Ｙ_０／３＜Ｇ_ｉｎ、Ｇ_ｏｕｔ＜３・Ｙ_０の範囲が許容範囲になる。このような許容範囲に設定する場合、ＶＳＷＲが２以下の場合より反射が大きくなるものの、より広い範囲において適用が可能になる。

さらに、周波数帯域ｆ_Ｌ－ｆ_Ｈにおいて、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔの実部がそれぞれＶＳＷＲが６以下の円の範囲にあるようにしても良い。ＶＳＷＲが６のときリターンロスは約３ｄＢであり電力の約５０％反射されていることになる。このように、少なくともＶＳＷＲが６の範囲内にあるようにすれば、反射を５０％以下に抑えられる範囲で、増幅器１０の周波数帯域の制御、調整が可能となる。

なお、図７及び図８中において、低周波数ｆ_Ｌ側に合わせた時を実線、高周波数ｆ_Ｈ側に合わせた時を点線で示してある。また、図７では、ＶＳＷＲ＝２の円、図８では、ＶＳＷＲ＝３の円を太線で示してある。

以上説明したように、アドミタンスがＹ_０である等コンダクタンス線上にコンダクタンス成分Ｇ_ｉｎ、Ｇ_ｏｕｔが完全には乗らない場合でも、入力アドミタンスＹ_ｉｎ、出力アドミタンスＹ_ｏｕｔが所定のＶＳＷＲの範囲内入るようにする。このようにすることで、入力及び出力での電力反射の影響を有意な範囲で抑えた上で、増幅器１０の周波数帯域の調整が可能である。

（第３実施形態）
第３実施形態について説明する。本実施形態では、入出力整合回路におけるトランスの一次側と二次側の比を変える場合について説明する。以下、図９を参照して、本実施形態にかかる増幅器１０について説明する。

図９に示すように、増幅器１０では、入力整合回路２０における第１トランス２１の一次巻線２１ａと二次巻線２１ｂとの巻数比が１：ｎ１とされ、第２トランス４１の一次巻線４１ａと二次巻線４１ｂとの巻数比がｎ２：１とされている。ここでｎ１、ｎ２は１より大きな実数である。すなわち、第１トランス２１については、二次巻線２１ｂの巻数が一次巻線４１ａの巻数よりも多くなっており、また第２トランス４１については、一次巻線４１ａの巻数が二次巻線４１ｂの巻数より多くなっている。

ここでの巻数比については、一次巻線２１ａ対二次巻線２１ｂの巻数比をｍａ：ｎａ、（但しｍａ＜ｎａ）、一次巻線４１ａ対二次巻線４１ｂの巻数比をｎｂ：ｍｂ（但しｎｂ＞ｍｂ）として表現することもできる。

すなわち、第１トランス２１の一次側の自己インダクタンスをＬ１１、二次側の自己インダクタンスをＬ１２としたとき、Ｌ１１＜Ｌ１２とするように一次巻線２１ａ及び二次巻線２１ｂの巻数を設定している。また、第２トランス４１の一次側の自己インダクタンスをＬ２１、二次側の自己インダクタンスをＬ２２としたとき、Ｌ２１＞Ｌ２２とするように一次巻線４１ａ及び二次巻線４１ｂの巻数を設定している。

第１トランス２１及び第２トランス４１は、それぞれの巻数比を変更することで、第１トランス２１及び第２トランス４１に接続された可変容量２２ａ～２２ｄの大きさを任意に設定できる。

特に、第１トランス２１においては、巻数が多いｎ１とされた二次巻線２１ｂ側のネット２３ｃ、２３ｄに接続される可変容量２２ｃ、２２ｄの容量値を小さくできる。また、第２トランス４１においては、巻数が多いｎ２とされた一次巻線４１ａ側のネット４３ａ、４３ｂに接続される可変容量４２ａ、４２ｂの容量値を小さくできる。可変容量２２ｃ、２２ｄ、４２ａ、４２ｂの容量値を小さくすることで、可変容量２２ｃ、２２ｄ、４２ａ、４２ｂのインピーダンスを高くでき、高周波が入力された際の可変容量２２ｃ、２２ｄ、４２ａ、４２ｂを通じた信号漏れを少なくできる。このように、トランス２１、２２の巻数比を意図的に設定することで、可変容量２２ｃ、２２ｄ、４２ａ、４２ｂにおける高周波ロスを低減できる。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第３実施形態に対して、入出力整合回路におけるトランスの巻数の多い側、つまりインダクタンスＬが大きい側のみに可変容量を付け、巻数の少ない側では容量を固定値とするものである。

図１０に示す増幅器１０では、入力整合回路２０における第１トランス２１の一次側のネット２３ａ、２３ｂに、可変容量２２ａ、２２ｂの代わりに固定容量２４ａ、２４ｂが接続されている。また、出力整合回路４０における第２トランス４１の二次側のネット４３ｃ、４３ｄに、可変容量４２ｃ、４２ｄの代わりに固定容量４４ａ、４４ｂが接続されている。

つまり、巻数比を１：ｎ１とした第１トランス２１のうち巻数比ｎ１側のネット２３ｃ、２３ｄに接続される容量を可変容量２２ｃ、２２ｄとし、巻数比１側のネット２３ａ、２３ｂに接続される容量を固定容量２４ａ、２４ｂとしている。また、巻数比をｎ２：１とした第２トランス４１のうち巻数比ｎ２側のネット４３ａ、４３ｂに接続される容量を可変容量４２ａ、４２ｂとし、巻数比１側のネット４３ｃ、４３ｄに接続される容量を固定容量４４ａ、４４ｂとしている。

ここで、増幅器において、ピーク周波数ｆ_Ｐは、インダクタンスＬと容量値Ｃに基づく共振周波数によって決まり、簡略化すると次式のように表される。

この数式に表されるように、ＬＣの値を変化させることで、ピーク周波数を変化させられる。ただし、高周波でのロスを少なくするためには、できるだけインダクタンスＬを大きくし、容量値Ｃを小さくすることが望ましい。可変容量はゲート容量を有するＭＯＳＦＥＴ等を用いて構成されているので、同じ容量値でも固定容量と比べ可変容量の方が高周波信号の損失が大きくなるため、容量値Ｃをできるだけ可変容量側の値を小さくすることが信号漏れの低減に繋がる。

このため、本実施形態のように、インダクタンスＬが大きくなる側、つまり巻線比が多い側に可変容量２２ｃ、２２ｄ、４２ａ、４２ｂを付けるようにすれば、可変容量２２ｃ、２２ｄ、４２ａ、４２ｂの容量値を相対的に抑えることが可能となる。その結果、可変容量２２ｃ、２２ｄ、４２ａ、４２ｂでの高周波でのロスを低減することが可能となる。

（第５実施形態）
第５実施形態について説明する。本実施形態では、第４実施形態において、可変容量の容量値に制限がある場合について説明する。

図１１に示す増幅器１０では、増幅部コア３０を、ソース接地された一対のＭＯＳＦＥＴ３１ａ、３１ｂを用いて構成している。ただし、増幅部コア３０の構成については一例を示したに過ぎず、他の回路構成とされていても良い。そして、入力整合回路２０や出力整合回路４０は、第４実施形態と同様の構成とされているが、可変容量２２ｃ、２２ｄ、４２ａ、４２ｂの容量値に制限を設けている。

ここで、増幅器１０において、ＭＯＳＦＥＴ３１ａ、３１ｂのゲートソース間容量をそれぞれＣｇｓとし、可変容量２２ｃ、２２ｄ、４２ａ、４２ｂの容量値をそれぞれＣ_ＴＵＮＥとして、本実施形態では、「Ｃ_ＴＵＮＥの最大値≦２Ｃｇｓ」を満たすＣ_ＴＵＮＥに制限している。好ましくは「Ｃ_ＴＵＮＥの最大値≦Ｃｇｓ」を満たすように、より好ましくは「Ｃ_ＴＵＮＥの最大値≦１／２Ｃｇｓ」を満たすように、Ｃ_ＴＵＮＥを制限すると良い。

本実施形態の回路構成においては、入力整合回路２０の可変容量２２ｃ、２２ｄとＭＯＳＦＥＴ３１ａ、３１ｂのゲートソース間容量が並列接続された状態となる。このような構成では、可変容量２２ｃ、２２ｄを通じて、信号の漏れが発生し、ＣｇｓとＣ_ＴＵＮＥの相対的な大きさに応じて可変容量２２ｃ、２２ｄでの漏れ量が決まる。従って、Ｃ_ＴＵＮＥの値をＣｇｓに対し相対的に小さくするほど、可変容量２２ｃ、２２ｄのインピーダンスが相対的に大きくなるため、可変容量２２ｃ、２２ｄでの漏れ量を小さくすることが可能となり、高周波信号の損失を抑制できる。

より具体的には、「Ｃ_ＴＵＮＥの最大値≦１／２Ｃｇｓ」とすれば可変容量２２ｃ、２２ｄでの高周波信号の損失をほぼ無視すること可能となる。また、「Ｃ_ＴＵＮＥの最大値≦Ｃｇｓ」としても可変容量２２ｃ、２２ｄのインピーダンスはゲートソース間容量と同程度以上にすることが可能になる。さらに、「Ｃ_ＴＵＮＥの最大値≦２Ｃｇｓ」とした場合、上記の場合と比較すると効果が小さくなるものの、Ｃ_ＴＵＮＥを制限することによる可変容量２２ｃ、２２ｄでの高周波信号の損失の低下が図れる。

可変容量２２ｃ、２２ｄでは、図２Ｃに示すように固定容量５１～５３に対して高周波スイッチの役割を担うＭＯＳＦＥＴ５４～５６が直列接続された構成とされている。このため、ＭＯＳＦＥＴ５４～５６がオン状態のときには、一定のオン抵抗を持つために、信号漏れが生じると電力損失が発生する。したがって、本実施形態のようにＣ_ＴＵＮＥを制限することによって可変容量２２ｃ、２２ｄでの高周波信号の漏れを低下させることで、損失を抑制することができる。

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１～第５実施形態に対して増幅部コア３０の構成を指定したものである。なお、ここでは特に有効な構成として、第４、第５実施形態のように、入出力整合回路に備えられるトランスの増幅部コア側の巻線比を高くする構成とした場合を例に挙げて説明するが、第１～第３実施形態の構成であってもよい。

図１２に示す増幅器１０では、増幅部コア３０は、入力整合回路２０と出力整合回路４０との間において、トランジスタとしてのＭＯＳＦＥＴ３１ａ、３１ｂとＭＯＳＦＥＴ３２ａ、３２ｂとをカスコード接続した構成とされている。

第１トランス２１の二次巻線２１ｂの巻数、又は、第２トランス４１の一次巻線４１ａの巻数が多くなると、第１トランス２１や第２トランス４１での変圧により、巻数が大きい側に発生する電圧が大きくなる。このため、ＭＯＳＦＥＴ３１ａ、３１ｂやＭＯＳＦＥＴ３２ａ、３２ｂにおけるＨＣＩ（Hot Carrier Injection）の問題が発生しやすくなる。本実施形態の増幅部コア３０の回路構成によれば、ＭＯＳＦＥＴ３１ａ、３１ｂとＭＯＳＦＥＴ３２ａ、３２ｂとがカスコード接続されているため、第５実施形態のようなソース接地のＭＯＳＦＥＴ３１ａ、３１ｂのみによる増幅部コア３０に比較して耐圧を高めることができる。特に、第１トランス２１や第２トランス４１の巻線比を１：１から変えた場合に、カスコード接続にすることによる耐圧の改善の効果が期待される。

特に、ミリ波帯域で使用される集積回路を微細ＣＭＯＳプロセスにより製造する場合、ソース－ドレイン間電圧により発生するＨＣＩに対する耐圧が低いため、本実施形態のようなカスコード接続を適用することによる耐圧の改善は効果が大きい。

（第７実施形態）
第７実施形態について説明する。本実施形態は、第６実施形態に対して増幅部コアの構成を変更したものである。増幅部コア以外の部分については、第７実施形態と同様であるため、増幅部コアについてのみ図示して説明する。

図１３に示す増幅部コア３０は、一対のＭＯＳＦＥＴ３１ａ、３１ｂとコンデンサ３３ａ、３３ｂとを備えた構成とされている。具体的には、一対のＭＯＳＦＥＴ３１ａ、３１ｂについてはソース接地されている。そして、一方のＭＯＳＦＥＴ３１ａのドレインと他方のＭＯＳＦＥＴ３１ｂのゲートとの間、及び、他方のＭＯＳＦＥＴ３１ｂのドレインと一方のＭＯＳＦＥＴ３１ａのゲートとの間に、それぞれコンデンサ３３ａ、３３ｂがクロスカップル接続されている。

このような回路構成とすることで、増幅部コア３０の入出力インピーダンスが変化した場合であっても、Ｋファクタを安定させることができる。

なお、本実施形態のように一対のＭＯＳＦＥＴ３１ａ、３１ｂおよびコンデンサ３３ａ、３３ｂにてクロスカップル接続した回路構成に対して、第６実施形態のようにＭＯＳＦＥＴ３１ａ、３１ｂとＭＯＳＦＥＴ３２ａ、３２ｂとをカスコード接続する構成を組み合わせても良い。

（第８実施形態）
第８実施形態について説明する。本実施形態は、第１実施形態に対して入出力整合回路の構成を変更したものであり、その他については第１実施形態と同様である。ここでは、第５実施形態のように増幅部コアをソース接地したＭＯＳＦＥＴを用いて構成しつつ、第１実施形態に対して入出力整合回路の構成を変更する場合を例に挙げて説明するが、増幅部コアの構成については他の回路構成であっても良い。

図１４に示すように、入力整合回路２０は、第１トランス２１と、可変容量２２ｅ、２２ｆとを備える。可変容量２２ｅは、第１トランス２１の一次側の差動信号線を構成するネット２３ａとネット２３ｂとの間に接続されている。可変容量２２ｆは、第１トランス２１の二次側の差動信号線を構成するネット２３ｃとネット２３ｄとの間に接続されている。このように差動構成としている。

一方、出力整合回路４０は、第２トランス４１と、可変容量４２ｅ、４２ｆとを備える。可変容量４２ｅは、第２トランス４１の一次側の差動信号線を構成するネット４３ａとネット４３ｂとの間に接続されている。可変容量４２ｆは、第２トランス４１の二次側の差動信号線を構成するネット４３ｃとネット４３ｄとの間に接続されている。このように差動構成としている。

図１５は、可変容量２２ｅ、２２ｆ、４２ｅ、４２ｆの回路図を示している。可変容量２２ｅ、２２ｆ、４２ｅ、４２ｆは同様の回路構成とされているが、これらを構成する各素子のパラメータは、同一であっても良いし互いに異なっていても良い。

可変容量２２ｅ、２２ｆ、４２ｅ、４２ｆは、複数の固定容量６１～６３と、これらの固定容量６１～６３の両端それぞれに接続された複数のＭＯＳＦＥＴ６４ａ、６４ｂ、６５ａ、６５ｂ、６６ａ、６６ｂとを備えている。各固定容量６１～６３に対して、複数のＭＯＳＦＥＴ６４ａ、６４ｂ、６５ａ、６５ｂ、６６ａ、６６ｂそれぞれのドレインが接続され、各固定容量６１～６３と複数のＭＯＳＦＥＴ６４ａ、６４ｂ、６５ａ、６５ｂ、６６ａ、６６ｂとがそれぞれ直列接続されている。そして、各直列接続回路が正側のＲＦノードＮ１と負側のＲＦノードＮ２との間に接続されている。正側のＲＦノードＮ１は、第１トランス２１の一次側および二次側の一方のネット２３ａ、２３ｃや第２トランス４１の一次側および二次側の一方のネット４３ａ、４３ｃに接続される。負側のＲＦノードＮ２は、第１トランス２１の一次側および二次側の他方のネット２３ｂ、２３ｄや第２トランス４１の一次側および二次側の他方のネット４３ｂ、４３ｄに接続される。

ＭＯＳＦＥＴ６４ａ、６４ｂ、６５ａ、６５ｂ、６６ａ、６６ｂのゲートと制御回路１１との間、これらのＭＯＳＦＥＴ６４ａ、６４ｂ、６５ａ、６５ｂ、６６ａ、６６ｂのバックゲートとグランドと間、ドレインとソースと間には、抵抗Ｒｇ、Ｒｂ、Ｒｊｐがそれぞれ接続されている。

なお、第１トランス２１のうちＭＯＳＦＥＴ３１ａ、３１ｂのゲートに繋がる二次巻線２１ｂにはゲートバイアスを印加するためのセンタータップが設けられる。また、第２トランス４１のうちＭＯＳＦＥＴ３１ａ、３１ｂのドレインに繋がる一次巻線４１ａには電源Ｖｄｄに接続されるセンタータップが設けられる。ただし、図１１、図１２および図１４では、図示を省略している。

以上説明したように、本実施形態では、差動間に可変容量２２ｅ、２２ｆ、４２ｅ、４２ｆを備えるようにしているため、可変容量２２ｅ、２２ｆ、４２ｅ、４２ｆの使用個数を少なくできる。このため、第１実施形態と比べて、集積回路が形成されるチップ中において可変容量２２ｅ、２２ｆ、４２ｅ、４２ｆを構成するＭＯＳＦＥＴ６４ａ、６４ｂ、６５ａ、６５ｂ、６６ａ、６６ｂが占有するレイアウト面積を縮小できる。

なお、ここでは、第１トランス２１や第２トランス４１について、一次対二次で巻線比が同じとされている場合を例に挙げているが、一次対二次で巻数比が異なっていても良い。

（第９実施形態）
第９実施形態について説明する。本実施形態では、第１～第８実施形態で説明した第１トランス２１、第２トランス４１のレイアウト構成例について説明する。

図１６Ａは、第１トランス２１の一次対二次の巻線比を１：１とする場合のレイアウト図であり、図１６Ｂは、図１６Ａ中のXVI－XVI断面図である。これらの図に示す構成は、第２トランス４１にも適用可能であるが、ここでは第１トランス２１の構成例として説明する。

図１６Ａに示すように、第１トランス２１の一次巻線２１ａと二次巻線２１ｂを共に１巻として、一次対二次の巻数比を１：１とするレイアウト構成とされている。

一次巻線２１ａおよび二次巻線２１ｂは、集積回路内に備えられる積層構造のメタル配線からなる配線層の一部を用いて構成され、例えば積層構造の中でも上層に位置する厚膜のグローバル配線層を用いて構成される。図１６Ｂに示すように、一次巻線２１ａは、第１レイヤＬ１に構成され、二次巻線２１ｂは、層間膜２１ｃを介して第１レイヤＬ１上に配置された第２レイヤＬ２に構成されている。平面視において、一次巻線２１ａのスパイラル部２１ａａは、二次巻線２１ｂのスパイラル部２１ｂａと極力重ならないように配置されている。ここではスパイラル部２１ａａおよびスパイラル部２１ｂａを各辺が対向する矩形状で構成しており、スパイラル部２１ａａの内側にスパイラル部２１ｂａが配置された構成とされている。そして、一次巻線２１ａの引出部２１ａｂと二次巻線２１ｂの引出部２１ｂｂが互いに反対方向に引き出されることで、平面視において、一次巻線２１ａと二次巻線２１ｂとの重なりがスパイラル部２１ａａと引出部２１ｂｂとの重なり部のみとされている。つまり、スパイラル部２１ａａとスパイラル部２１ｂａについては、重なりが無く、互いに異なる領域に配置されたレイアウト構成とされている。

このように、第１トランス２１の一次巻線２１ａと二次巻線２１ｂとの重なりを極力少なくすることにより、第１トランス２１内部にて発生する寄生容量を減らすことができる。このため、可変容量部の固定分が減り、可変容量の可変比、つまり可変容量の容量値Ｃ_ＴＵＮＥの最小値に対する最大値の比（Ｃ_ＴＵＮＥの最大値／Ｃ_ＴＵＮＥの最小値）を増やすことができ、その結果、周波数可変範囲をより大きくすることができる。

さらに、図１６Ｂに示すように、スパイラル部２１ａａとスパイラル部２１ｂａについては、それぞれの側面２１ａｃと側面２１ｂｃとによる寄生容量や上面２１ａｄと下面２１ｂｄとによる寄生容量を削減するために、これらの間の配線スペースをこれらの配線厚程度取っている。

なお、ここでは一次対二次の自己インダクタンスの比を１：１とすることを想定しているが、スパイラル部２１ａａとスパイラル部２１ｂａのサイズが異なることになるため、正確に自己インダクタンスの比が１：１になるわけではない。このことは、第１トランス２１だけでなく、第２トランス４１についても同様である。

図１７は、第１トランス２１の一次対二次の巻線比を１：ｎ１とする場合のレイアウト図である。図１７に示すように、第１トランス２１の一次巻線２１ａを１巻、二次巻線２１ｂを２巻として、一次対二次の巻線比を１：２とするレイアウト構成とされている。この図に示す構成は、一次と二次の巻数を入れ替えることで、第２トランス４１にも適用可能である。

一次巻線２１ａは、第１レイヤＬ１を用いて形成され、平面視において、スパイラル部２１ａａが矩形状に１巻され、引出部２１ａｂが一方向に引き出された構成とされている。二次巻線２１ｂは、主に第２レイヤＬ２を用いて形成され、スパイラル部２１ｂａ内において、矩形状に２巻され、引出部２１ｂｂが引出部２１ｂｂと反対方向に引き出された構成とされている。スパイラル部２１ｂａのうち、２巻するときに交差する領域については、第１レイヤＬ１の一部を使用し、ビアＶを通じて第２レイヤＬ２と第１レイヤＬ１の一部とを接続した構成としている。

このような構成としても、第１トランス２１の一次巻線２１ａと二次巻線２１ｂとの重なりを極力少なくすることにより、寄生容量を減らすことができる。このため、可変容量部の固定分が減り、可変容量の可変比を増やすことができ、その結果、周波数可変範囲をより大きくすることができる。

なお、第１トランス２１の断面については図示していないが、スパイラル部２１ａａとスパイラル部２１ｂａのうち隣接する部分との配線スペースについて、図１６Ｂと同様に配線厚程度取っており、寄生容量の削減が図られている。

（第１０実施形態）
第１０実施形態について説明する。ここでは、第１トランス２１、第２トランス４２のシールド構造について説明する。なお、第１トランス２１と第２トランス４２のシールド構成については同様の構成とされることから、ここでは第１トランス２１を例に挙げて説明する。また、第１トランス２１や第２トランス４１の巻線比についても１：１に限らない。

図１８に示すように、集積回路上において、第１トランス２１の一次巻線２１ａ、二次巻線２１ｂを構成する第１レイヤＬ１、第２レイヤＬ２とシリコン基板との間のレイヤＬ３に、グランド電位となるシールド層Ｓを設けることができる。ただし、本実施形態では、図１８に示すように、少なくとも第１トランス２１の一次巻線２１ａ、二次巻線２１ｂの形成領域を含む所定領域にはシールド層Ｓを設けていない。

図１９は、シールド層Ｓを第１トランス２１の一次巻線２１ａ、二次巻線２１ｂの形成領域を含む所定領域に設けた比較例を示している。

例えば、シリコン基板を用いてミリ波などの高い周波数帯域で動作する集積回路を構成すると、シリコン基板は、渦電流に基づく損失を生じる抵抗性の導体ではなく誘電体として振る舞う。したがって、シリコン基板の抵抗性による損失は高周波になるほど少なくなるため、一次巻線２１ａ、二次巻線２１ｂの下部のローカル配線を使用したシールドは必要ない。抵抗としての性質と容量としての性質が切り替わる緩和周波数ｆは、１／（２περ）により求めることができる。εはシリコン基板の誘電率、ρはシリコン基板の抵抗率を示している。シリコン基板は、その比誘電率が１２であり、シリコン基板の抵抗率を１０［Ω・ｃｍ］とすると、緩和周波数ｆは、約１５［ＧＨｚ］となり、３０［ＧＨｚ］以上のミリ波帯では、シリコン基板による損失は相対的に無視することが可能となる。このため、シールド層ＳがレイヤＬ３に設けられていなくても、シリコン基板による損失が大きくなることはない。

一方、可変容量２２ａ、２２ｂ、２２ｃ、２２ｄを用いて周波数制御する場合には、寄生容量を極力少なくすることが望ましい。このため、少なくとも、第１トランス２１の一次巻線２１ａ、二次巻線２１ｂの形成領域を含む所定領域に、グランド電位となるシールド層Ｓを設けない方が良い。

本実施形態の図１８の構成によれば、第１トランス２１の一次巻線２１ａ、二次巻線２１ｂの形成領域にはシールド層Ｓを設けていないため、寄生容量を抑えることができる。このため、寄生容量による固定分の容量を低減でき、第９実施形態で示した可変容量の可変比をより大きくできる。

なお、一次巻線２１ａと二次巻線２１ｂを同一レイヤで構成することもできるが、この場合であっても、一次巻線２１ａと二次巻線２１ｂの形成領域を含む所定領域にシールド層Ｓを設けないようにすることで寄生容量を抑えることができ、同様の効果を奏する。また、シリコン基板の抵抗率を１０［Ω・ｃｍ］としたが、抵抗率の値により、抵抗性と容量性が切り替わる緩和周波数は変動することに注意する必要がある。さらにシリコン基板の抵抗率自体に温度依存があることに注意する必要がある。

（第１１実施形態）
第１１実施形態について説明する。本実施形態では、可変容量のうちの高周波スイッチの役割を担うＭＯＳＦＥＴを複数段縦積みにする場合について説明する。

例えば、可変容量２２ａ～２２ｄ、４２ａ～４２ｄについて、図２Ｃの構成に代えて図２０に示す構成とすることができる。可変容量２２ａ～２２ｄ、４２ａ～４２ｄは、高周波スイッチとしての役割を担うＭＯＳＦＥＴ５４ａ、５４ｂ、５５ａ、５５ｂ、５６ａ、５６ｂと、固定容量５１～５３とを主に備える。

固定容量５１とＭＯＳＦＥＴ５４ａ、５４ｂとの直列接続回路、固定容量５２とＭＯＳＦＥＴ５５ａ、５５ｂとの直列接続回路、及び、固定容量５３とＭＯＳＦＥＴ５６ａ、５６ｂとの直列接続回路がＲＦノードＮ１とグランドＧｒとの間に並列接続されている。そして、各ＭＯＳＦＥＴ５４ａ、５４ｂ、５５ａ、５５ｂ、５６ａ、５６ｂのゲートと制御回路１１との間、バックゲートとグランドとの間、ドレインとソースとの間には、抵抗Ｒｇ、Ｒｂ、Ｒｊｐがそれぞれ接続されている。

この構成によれば、各直列接続回路において、ＭＯＳＦＥＴ５４ａ、５４ｂ、５５ａ、５５ｂ、５６ａ、５６ｂを２段に縦積みしているため、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの耐圧を向上できる。

特に、第３実施形態などのように第１トランス２１の一次対二次の巻数比を１：ｎ１、第２トランス４１の一次対二次の巻数比をｎ２：１にしたときには、巻数が多い側の電圧が大きくなる。この場合に、本実施形態のように、ＭＯＳＦＥＴ５４ａ、５４ｂ、５５ａ、５５ｂ、５６ａ、５６ｂを複数段縦積みすることで、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの耐圧を向上できる。このため、可変容量２２ａ～２２ｄ、４２ａ～４２ｄを第１トランス２１や第２トランス４１における巻数が多く、電圧振幅が大きくなる側で使用することで、耐圧を改善できる。

（第１２実施形態）
第１２実施形態について説明する。上記各実施形態では差動信号を前提とした増幅器の周波数可変の構成について説明したが、本実施形態では、単相信号の場合での増幅器の周波数可変の構成とする。以下、本実施形態の増幅器について、図２１～図２４を参照して説明する。

図２１に示すように、本実施形態の増幅器７０は、入力整合回路８０、増幅部コア９０、及び出力整合回路１００を備える。

入力整合回路８０から出力される単相信号が増幅部コア９０に入力され、増幅部コア９０において電流電圧変換された信号として出力整合回路１００に伝えられたのち、単相信号として出力される。

増幅部コア９０は、ＭＯＳＦＥＴ９１とインダクタ９２とを備え、電圧電流変換を担う。ＭＯＳＦＥＴ９１は、ゲートが入力整合回路８０の出力に接続されたソース接地回路形式とされている。インダクタ９２は、バイアス供給のためのものであり、ＭＯＳＦＥＴ９１のドレインと電源Ｖｄｄの供給端子との間に接続されている。

なお、ここではＭＯＳＦＥＴ９１をソース接地回路形式としているが、この形式に限定するものではない。インダクタ９２については、伝送線路によるスタブを構成しても良い。また、図２１では、ＭＯＳＦＥＴ９１のゲートバイアス回路、ゲート端子及びドレイン端子でのＤＣ成分をカット目的の容量を省略している。

このように構成される増幅器７０において、入力整合回路８０、出力整合回路１００の回路構成の例として、図２２～図２４に示す３つのパターンを取ることが可能である。図２２～図２４に示す回路構成については、入力整合回路８０と出力整合回路１００のいずれにも適用可能であるが、以下では、入力整合回路８０の適用例として説明する。

図２２に示す回路構成では、入力整合回路８０は、ネット８１にインダクタ８２を備えると共に、インダクタ８２に対して並列に、具体的にはインダクタ８２の入力側端子とグランドＧｒとの間に可変容量８３を備える。

また、図２３に示す回路構成では、入力整合回路８０は、ネット８１にインダクタ８２を備えると共に、インダクタ８２に対して並列に、具体的にはインダクタ８２の出力側端子とグランドＧｒとの間に可変容量８３を備える。

また、図２４に示す回路構成では、入力整合回路８０は、ネット８１にインダクタ８２ａ、８２ｂを直列に備えると共に、インダクタ８２ａ、８２ｂに対して並列に可変容量８３を備える。可変容量８３は、ネット８１のうちのインダクタ８２ａとインダクタ８２ｂとの間の部分とグランドＧｒとの間に備えられている。

このように、図２２～図２４のいずれの回路構成においても、インダクタ８２ａ、８２ｂに対して並列に可変容量８３を構成している。インダクタ８２ａ、８２ｂに対して直列に可変容量８３を備えることもできるが、直列の抵抗成分が大きくなり高周波ではロスが大きくなる。したがって、上記の回路構成とすることで、高周波ロスを抑えることができる。

以上説明したような単相信号の場合の増幅器７０についても、入力整合回路８０と出力整合回路１００に対して可変容量８３を備える構成を適用でき、差動信号を前提とした上記各実施形態と同様の作用効果を奏することができる。

なお、インダクタ８２、８２ａ、８２ｂは、入力整合回路８０に用いた場合には第１インダクタに相当し、出力整合回路１００に用いた場合には第２インダクタに相当する。

（第１３実施形態）
第１３実施形態について説明する。本実施形態では、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値の変更方法の一例について、図２Ａ、図２Ｂの構成を用いて説明する。ただし、これに限らず、図２Ａ、図２Ｂ以外の回路構成とされた各実施形態についても、同様の容量値の変更方法を適用できる。

上記したように、可変容量２２ａ～２２ｄ、４２ａ～４２ｄの容量値を調整することで、入力整合回路２０や出力整合回路４０の周波数ピークを高周波数ｆ_Ｈ側や低周波数ｆ_Ｌ側へ可変させている。

この場合に、入力整合回路２０と出力整合回路４０の可変容量２２ａ～２２ｄ、４２ａ～４２ｄを同じ方向、つまり共に周波数ピークを高周波数ｆ_Ｈ側に可変させたり、共に周波数ピークを低周波数ｆ_Ｌ側に可変させたりすることが考えられる。このようにすると、増幅器１０の入力側と出力側の周波数ピークの移動方向が一致するため、正の相関を持たせることができ、次に説明する負の相関を持たせる場合と比較して、増幅器１０の利得を大きくすることができる。

また、入力整合回路２０と出力整合回路４０の可変容量２２ａ～２２ｄ、４２ａ～４２ｄを逆方向、つまり一方については周波数ピークを高周波数ｆ_Ｈ側に可変させ、他方については周波数ピークを低周波数ｆ_Ｌ側に可変させることが考えられる。このようにすると、増幅器１０の入力側と出力側の周波数ピークの移動方向が逆方向になるため、負の相関を持たせることができる。この場合、上記した正の相関を持たせる場合と比較して、増幅器１０の利得が下がるが、周波数帯域幅を増やすことができる。

さらに、図２５に示すように、増幅器１０を複数段接続した構成の周波数帯域可変増幅回路とすることもできる。その場合に、複数段それぞれの増幅器１０について、可変容量２２ａ～２２ｄ、４２ａ～４２ｄを同じ方向に可変させることができる。つまり、各増幅器１０の入力側と出力側の周波数ピークをすべて高周波数ｆ_Ｈ側に可変させたり、すべて低周波数ｆ_Ｌ側に可変させる。このようにすれば、増幅器１０を複数段接続した構成の全体での利得を最大にできる。

また、複数段それぞれの増幅器１０について、可変容量２２ａ～２２ｄ、４２ａ～４２ｄを逆方向に可変させることができる。例えば、図２５に示すように２段の増幅器１０を備える場合、一方の増幅器１０については入力側と出力側の周波数ピークを共に高周波数ｆ_Ｈ側に可変させ、他方の増幅器１０については入力側と出力側の周波数ピークを共に低周波数ｆ_Ｌ側に可変させる。また、各増幅器１０の入力側と出力側の周波数ピークを逆方向に可変させて、共に負の相関を持たせるようにしても良い。このようにすれば、上記した複数段それぞれの増幅器１０について入力側と出力側を同じ方向に可変させた場合と比較して利得は下がるが、周波数帯域幅を増やすことができる。

なお、図２５では、複数段として、増幅器１０を２段備える構成を例に挙げたが、３段以上としても良い。その場合において、可変容量を逆方向に可変させる場合には、増幅器１０の総数を考慮して各方向とする増幅器１０の数を決めれば良い。

（他の実施形態）
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

例えば、上記各実施形態における増幅器１０について、量産選別工程の際に入力整合回路２０及び出力整合回路４０の周波数可変を静的に行うことを想定している。しかし、例えば、７７ＧＨｚ～８１ＧＨｚの７９ＧＨｚ帯を用いるミリ波レーダーにおいては、レーダー同士の同一周波数帯での緩衝を防ぐため、４ＧＨｚの帯域を例えば１ＧＨｚ毎に分割して周波数帯域を動的に変更することもある。

このとき、ミリ波レーダーの実アプリケーションを実行中に、制御回路１１が入力整合回路２０及び出力整合回路４０を用いて動的にマッチング調整することで、増幅器１０の周波数帯域を動的に変動する分割された帯域に合わせるようにしても良い。また、所定の周波数帯域幅で用いられる所定のアプリケーションとして、ミリ波レーダーを例に挙げたが、本発明はミリ波レーダー以外のアプリケーションに対しても適用可能である。具体的には、ミリ波帯を使用した無線通信規格である第5世代移動通信システムが挙げられる。

また、上記各実施形態において、増幅部コアや可変容量を構成するためのトランジスタとしてＭＯＳＦＥＴを例に挙げて説明したが、ＭＯＳＦＥＴに限るものではなく、各種トランジスタを用いることもできる。

また、上記実施形態では、増幅器のうちの入力整合回路と出力整合回路の両方において、可変容量を備えると共に可変容量の容量値を可変とした構成について説明した。これに対して、少なくとも入力整合回路について可変容量の容量値を可変とする構成とすれば、増幅器の周波数帯域の変更が可能である。

また、可変容量については、入力整合回路に備えられるトランスの一次側と二次側の両方に備える場合、もしくはトランスの巻線比が一次対二次で１：ｎ１とされる場合における二次側に備える場合について説明した。同様に、出力整合回路に備えられるトランスの一次側と二次側の両方に備える場合、もしくはトランスの巻線比が一次対二次でｎ２：１とされる場合における一次側に備える場合について説明した。これらも一例を示したに過ぎない。例えば、入力整合回路と出力整合回路ともに、トランスの巻線比にかかわらず、一次側と二次側の双方に可変容量を備えるようにしても良いし、一次側と二次側の一方のみを可変容量とし、他方を固定容量としても良い。

１０、７０ 増幅器
２０、８０ 入力整合回路
３０、９０ 増幅部コア
４０、１００ 出力整合回路
２１、４１ 第１、第２トランス
２２ａ～２２ｄ、４２ａ～４３ｄ 可変容量
２４ａ、２４ｂ、４４ａ、４４ｄ 固定容量

Claims (14)

1. 集積回路に構成された周波数帯域可変高周波増幅器であって、
   第１トランス（２１）又は第１インダクタ（８２）を用いて構成される入力整合回路（２０、８０）と、
   前記入力整合回路から入力される信号を増幅する増幅部コア（３０、９０）と、
   前記増幅部コアの出力側に接続されると共に第２トランス（４１）又は第２インダクタ（８２）を用いて構成される出力整合回路（４０、１００）と、を備え、
   前記入力整合回路と前記出力整合回路には、可変容量（２２ａ～２２ｄ、４２ａ～４２ｄ、８３）が備えられており、
   前記入力整合回路に備えられた前記可変容量は入力アドミタンスの虚部を制御するためのものであり、
   前記出力整合回路に備えられた前記可変容量は出力アドミタンスの虚部を制御するためのものであって、
   前記入力整合回路に備えられる前記可変容量の容量値を調整し、該入力整合回路の周波数ピークを高周波数（ｆ_Ｈ）側もしくは低周波数（ｆ_Ｌ）側に可変させることで前記入力アドミタンスの虚部が制御されると共に、
   前記出力整合回路に備えられる前記可変容量の容量値を調整し、該出力整合回路の周波数ピークを高周波数（ｆ_Ｈ）側もしくは低周波数（ｆ_Ｌ）側に可変させることで前記出力アドミタンスの虚部が制御され、
   前記入力整合回路の周波数ピークを可変させる方向と前記出力整合回路の周波数ピークを可変させる方向が一致させられ、共に前記高周波数側とされているか、もしくは、共に前記低周波数側とされていることで正の相関を持ち、
   前記入力整合回路は一次巻線（２１ａ）及び二次巻線（２１ｂ）を有する前記第１トランス（２１）を用いて構成されると共に、前記出力整合回路は一次巻線（４１ａ）及び二次巻線（４１ｂ）を有する前記第２トランス（４２）を用いて構成され、
   ｎ１を１より大きな実数としたとき前記第１トランスの一次対二次の巻数比が１：ｎ１により構成され、
   ｎ２を１より大きな実数としたとき前記第２トランスの一次対二次の巻数比がｎ２：１により構成されており、
   前記入力整合回路に備えられた前記可変容量（２２ｃ、２２ｄ）は前記第１トランスの二次側に備えられ、
   前記第１トランスの一次側には固定容量（２４ａ、２４ｂ）が備えられ、
   前記出力整合回路に備えられた前記可変容量（４２ａ、４２ｂ）は前記第２トランスの一次側に備えられ、
   前記第２トランスの二次側には固定容量（４４ａ、４４ｂ）が備えられており、
   さらに、前記増幅部コアが、
   ソース接地された一対のＭＯＳＦＥＴ（３１ａ、３１ｂ）を備え、
   前記可変容量の容量値をＣ _ＴＵＮＥ とし、前記ＭＯＳＦＥＴのゲートソース間容量をＣｇｓとして、
   前記容量値Ｃ _ＴＵＮＥ の最大値と前記ゲートソース間容量Ｃｇｓとが、
   容量値Ｃ _ＴＵＮＥ の最大値≦２・Ｃｇｓ
   の関係とされている周波数帯域可変高周波増幅器。
2. 集積回路に構成された周波数帯域可変高周波増幅器であって、
   第１トランス（２１）又は第１インダクタ（８２）を用いて構成される入力整合回路（２０、８０）と、
   前記入力整合回路から入力される信号を増幅する増幅部コア（３０、９０）と、
   前記増幅部コアの出力側に接続されると共に第２トランス（４１）又は第２インダクタ（８２）を用いて構成される出力整合回路（４０、１００）と、を備え、
   前記入力整合回路と前記出力整合回路には、可変容量（２２ａ～２２ｄ、４２ａ～４２ｄ、８３）が備えられており、
   前記入力整合回路に備えられた前記可変容量は入力アドミタンスの虚部を制御するためのものであり、
   前記出力整合回路に備えられた前記可変容量は出力アドミタンスの虚部を制御するためのものであって、
   前記入力整合回路に備えられる前記可変容量の容量値を調整し、該入力整合回路の周波数ピークを高周波数（ｆ_Ｈ）側もしくは低周波数（ｆ_Ｌ）側に可変させることで前記入力アドミタンスの虚部が制御されると共に、
   前記出力整合回路に備えられる前記可変容量の容量値を調整し、該出力整合回路の周波数ピークを高周波数（ｆ_Ｈ）側もしくは低周波数（ｆ_Ｌ）側に可変させることで前記出力アドミタンスの虚部が制御され、
   前記入力整合回路の周波数ピークを可変させる方向と前記出力整合回路の周波数ピークを可変させるが逆とされ、一方が前記高周波数側とされ、他方が前記低周波数側とされていることで負の相関を持ち、
   前記入力整合回路は一次巻線（２１ａ）及び二次巻線（２１ｂ）を有する前記第１トランス（２１）を用いて構成されると共に、前記出力整合回路は一次巻線（４１ａ）及び二次巻線（４１ｂ）を有する前記第２トランス（４２）を用いて構成され、
   ｎ１を１より大きな実数としたとき前記第１トランスの一次対二次の巻数比が１：ｎ１により構成され、
   ｎ２を１より大きな実数としたとき前記第２トランスの一次対二次の巻数比がｎ２：１により構成されており、
   前記入力整合回路に備えられた前記可変容量（２２ｃ、２２ｄ）は前記第１トランスの二次側に備えられ、
   前記第１トランスの一次側には固定容量（２４ａ、２４ｂ）が備えられ、
   前記出力整合回路に備えられた前記可変容量（４２ａ、４２ｂ）は前記第２トランスの一次側に備えられ、
   前記第２トランスの二次側には固定容量（４４ａ、４４ｂ）が備えられており、
   さらに、前記増幅部コアが、
   ソース接地された一対のＭＯＳＦＥＴ（３１ａ、３１ｂ）を備え、
   前記可変容量の容量値をＣ _ＴＵＮＥ とし、前記ＭＯＳＦＥＴのゲートソース間容量をＣｇｓとして、
   前記容量値Ｃ _ＴＵＮＥ の最大値と前記ゲートソース間容量Ｃｇｓとが、
   容量値Ｃ _ＴＵＮＥ の最大値≦２・Ｃｇｓ
   の関係とされている周波数帯域可変高周波増幅器。
3. 前記入力整合回路に備えられた前記可変容量は、所定のアプリケーションの周波数帯域幅において、前記入力アドミタンスの虚部を制御するためのものであり、
   前記出力整合回路に備えられた前記可変容量は、前記所定のアプリケーションの周波数帯域幅において、前記出力アドミタンスの虚部を制御するためのものである請求項１または２に記載の周波数帯域可変高周波増幅器。
4. 前記入力アドミタンスの実部および前記出力アドミタンスの実部が、系の特性アドミタンスの実部と電圧定在波比が６以下の範囲で一致する請求項１から３のいずれか１つに記載の周波数帯域可変高周波増幅器。
5. 前記入力アドミタンスおよび前記出力アドミタンスが、電圧定在波比が６以下の範囲に含まれている請求項１から３のいずれか１つに記載の周波数帯域可変高周波増幅器。
6. 集積回路に構成された周波数帯域可変高周波増幅器であって、
   第１トランス（２１）又は第１インダクタ（８２）を用いて構成される入力整合回路（２０、８０）と、
   前記入力整合回路から入力される信号を増幅する増幅部コア（３０、９０）と、
   前記増幅部コアの出力側に接続されると共に第２トランス（４１）又は第２インダクタ（８２）を用いて構成される出力整合回路（４０、１００）と、を備え、
   前記入力整合回路と前記出力整合回路には、可変容量（２２ａ～２２ｄ、４２ａ～４２ｄ、８３）が備えられており、
   前記入力整合回路に備えられた前記可変容量は入力アドミタンスの虚部を制御するためのものであり、
   前記出力整合回路に備えられた前記可変容量は出力アドミタンスの虚部を制御するためのものであって、
   前記入力整合回路は一次巻線（２１ａ）及び二次巻線（２１ｂ）を有する前記第１トランス（２１）を用いて構成されると共に、前記出力整合回路は一次巻線（４１ａ）及び二次巻線（４１ｂ）を有する前記第２トランス（４２）を用いて構成され、
   ｎ１を１より大きな実数としたとき前記第１トランスの一次対二次の巻数比が１：ｎ１により構成され、
   ｎ２を１より大きな実数としたとき前記第２トランスの一次対二次の巻数比がｎ２：１により構成されており、
   前記入力整合回路に備えられた前記可変容量（２２ｃ、２２ｄ）は前記第１トランスの二次側に備えられ、
   前記第１トランスの一次側には固定容量（２４ａ、２４ｂ）が備えられ、
   前記出力整合回路に備えられた前記可変容量（４２ａ、４２ｂ）は前記第２トランスの一次側に備えられ、
   前記第２トランスの二次側には固定容量（４４ａ、４４ｂ）が備えられていて、
   前記増幅部コアが、
   ソース接地された一対のＭＯＳＦＥＴ（３１ａ、３１ｂ）を備え、
   前記可変容量の容量値をＣ_ＴＵＮＥとし、前記ＭＯＳＦＥＴのゲートソース間容量をＣｇｓとして、
   前記容量値Ｃ_ＴＵＮＥの最大値と前記ゲートソース間容量Ｃｇｓとが、
   容量値Ｃ_ＴＵＮＥの最大値≦２・Ｃｇｓ
   の関係とされている周波数帯域可変高周波増幅器。
7. 前記増幅部コアは、前記入力整合回路と前記出力整合回路との間において、カスコード接続した複数のＭＯＳＦＥＴ（３１ａ、３１ｂ、３２ａ、３２ｂ）を有する回路構成とされている請求項１から６のいずれか１つに記載の周波数帯域可変高周波増幅器。
8. 前記増幅部コアは、
   ソース接地された一対のＭＯＳＦＥＴ（３１ａ、３１ｂ）を備え、
   一方のＭＯＳＦＥＴ（３１ａ）のドレインと他方のＭＯＳＦＥＴ（３１ｂ）のゲートとの間、及び、前記他方のＭＯＳＦＥＴのドレインと前記一方のＭＯＳＦＥＴのゲートとの間、にそれぞれコンデンサ（３３ａ、３３ｂ）を接続したクロスカップル接続とされている請求項１から７のいずれか１つに記載の周波数帯域可変高周波増幅器。
9. 前記入力整合回路は、一次巻線（２１ａ）及び二次巻線（２１ｂ）を備えた前記第１トランス（２１）を用いて構成されると共に、前記出力整合回路は、一次巻線（４１ａ）及び二次巻線（４１ｂ）を備えた前記第２トランス（４１）を用いて構成され、
   前記入力整合回路に備えられた前記可変容量は、前記第１トランスの前記一次巻線の差動信号線を構成するネット（２３ａ、２３ｂ）とグランドとの間と、前記第１トランスの前記二次巻線の差動信号線を構成するネット（２３ｃ、２３ｄ）と前記グランドとの間の少なくとも一方に接続され、
   前記出力整合回路に備えられた前記可変容量は、前記第２トランスの前記一次巻線の差動信号線を構成するネット（４３ａ、４３ｂ）とグランドとの間と、前記第２トランスの前記二次巻線の差動信号線を構成するネット（４３ｃ、４３ｄ）と前記グランドとの間の少なくとも一方に接続されている請求項１から８のいずれか１つに記載の周波数帯域可変高周波増幅器。
10. 前記入力整合回路は、一次巻線（２１ａ）及び二次巻線（２１ｂ）を備えた前記第１トランス（２１）を用いて構成されると共に、前記出力整合回路は、一次巻線（４１ａ）及び二次巻線（４１ｂ）を備えた前記第２トランス（４１）を用いて構成され、
    前記入力整合回路に備えられた前記可変容量は、前記第１トランスの前記一次巻線の差動信号線を構成するそれぞれのネット（２３ａ、２３ｂ）の間と、前記第１トランスの前記二次巻線の差動信号線を構成するそれぞれのネット（２３ｃ、２３ｄ）の間との少なくとも一方に接続され、
    前記出力整合回路に備えられた前記可変容量は、前記第２トランスの前記一次巻線の両端の差動信号線を構成するそれぞれのネット（４３ａ、４３ｂ）の間と、前記第２トランスの前記二次巻線の差動信号線を構成するそれぞれのネット（４３ｃ、４３ｄ）との少なくとも一方に接続されている請求項１から８のいずれか１つに記載の周波数帯域可変高周波増幅器。
11. 前記第１トランスと前記第２トランスの前記一次巻線および前記二次巻線は、共に、スパイラル部（２１ａａ、２１ｂａ）と引出部（２１ａｂ、２１ｂｂ）とを有した構成とされ、前記一次巻線の前記スパイラル部と前記二次巻線の前記スパイラル部は、重なりが無く、互いに異なる領域に配置されたレイアウト構成とされている請求項９または１０に記載の周波数帯域可変高周波増幅器。
12. 前記第１トランスと前記第２トランスの前記一次巻線および前記二次巻線は、それぞれ所定のレイヤの配線層（Ｌ１、Ｌ２）を用いて構成され、
    前記所定のレイヤの配線層と異なるレイヤの配線層（Ｌ３）にはグランド電位となるシールド層（Ｓ）を備え、
    前記シールド層は、少なくとも前記第１トランス及び前記第２トランスの形成領域を含む所定領域には設けられていない請求項９から１１のいずれか１つに記載の周波数帯域可変高周波増幅器。
13. 前記可変容量は、固定容量（５１～５３、６１～６３）と、該固定容量との接続の切替えを行う高周波スイッチを構成するトランジスタ（５４、５４ａ、５４ｂ、５５、５５ａ、５５ｂ、５６、５６ａ、５６ｂ、６４ａ、６４ｂ、６５ａ、６５ｂ、６６ａ、６６ｂ）と、が直列接続された直列接続回路を複数並列接続したものである請求項１から１２のいずれか１つに記載の周波数帯域可変高周波増幅器。
14. 前記可変容量は、固定容量（５１～５３）と、該固定容量の接続の切替を行う高周波スイッチを構成するトランジスタ（５４ａ、５４ｂ、５５ａ、５５ｂ、５６ａ、５６ｂ）と、が直列接続された直列接続回路を前記ネットと前記グランドとの間に複数並列接続したものであり、
    複数並列接続されたそれぞれの前記直列接続回路は、前記固定容量と前記グランドとの間に前記トランジスタが複数直列接続されることで複数段縦積みされた回路構成とされている請求項９に記載の周波数帯域可変高周波増幅器。

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