JP5319006B2 - 電力増幅回路 - Google Patents
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Description
一または複数の実施の形態において、この発明に係る電力増幅回路は、差動信号を受ける第1の端子および第2の端子と、第1の端子に接続される第1の増幅器と、第2の端子に接続される第2の増幅器と、第1の端子に接続される第3の増幅器と、第2の端子に接続される第4の増幅器と、第1の増幅器の出力と第2の増幅器の出力との間に接続される第1のキャパシタと、第3の増幅器の出力と第4の増幅器の出力との間に接続される第2のキャパシタと、第1の増幅器の出力と第2の増幅器の出力との間に接続される第1の一次側インダクタと、第3の増幅器の出力と第4の増幅器の出力との間に接続される第2の一次側インダクタと、第1および第2の一次側インダクタに対向して設けられる二次側インダクタとを備える。
図1は、この発明の実施の形態1に従う電力増幅回路の構成を示す図である。図1において、入力端子1および2に対して、差動入力信号IN(+)およびIN(−)が与えられる。これらの入力端子1および2に対して並列に、差動プッシュプル増幅器PA1−PAnが接続される。これらの差動プッシュプル増幅器PA1−PAnは、それぞれ異なる周波数f1、f2、…fnで整合される。ここで、周波数f1、f2、…fnは、f1<f2<…<fnの関係を満たす。
図4は、この発明の実施の形態2に従う電力増幅回路の構成を概略的に示す図である。図4に示す電力増幅回路の構成は、以下の点で、図1に示す実施の形態1に従う電力増幅回路の構成と異なる。すなわち、差動プッシュプル増幅器PA1−PAn各々において、入力端子1および2それぞれに対して配置される増幅器が、各々、前段増幅器および後段増幅器の直列体で構成される。具体的に、差動プッシュプル増幅器PA1において、入力端子1に対し、前段増幅器FP11および後段増幅器SP11の直列体が設けられ、入力端子2に対し、前段増幅器FP12および後段増幅器SP12の直列体が設けられる。差動プッシュプル増幅器PA(n−1)において、入力端子1に対し、前段増幅器FP(n−1)1および後段増幅器SP(n−1)1の直列体が設けられ、また、入力端子2に対し、前段増幅器FP(n−1)2および後段増幅器SP(n−1)2の直列体が設けられる。差動プッシュプル増幅器PAnにおいて、入力端子1に対し、前段増幅器FPn1および後段増幅器SPn1の直列体が設けられ、入力端子2に対し、前段増幅器FPn2および後段増幅器SPn2の直列体が設けられる。
図5は、この発明の実施の形態2に従う電力増幅回路の変更例の構成を示す図である。この図5に示す電力増幅回路の構成は、以下の点で、図4に示す電力増幅回路の構成と異なる。すなわち、差動プッシュプル増幅器PA1−PA(n−1)各々において、反転増幅器(逆相増幅器)に代えて非反転増幅器(正相増幅器)が利用される。すなわち、差動プッシュプル増幅器PA1において、後段増幅器SA11およびSA12が設けられ、差動プッシュプル増幅器PA(n−1)において、後段増幅器SA(n−1)1,SA(n−1)2が設けられる。差動プッシュプル増幅器PAnにおいても、後段増幅器SAn1,SAn2が設けられる。図示しない差動プッシュプル増幅器PAjにおいても、後段増幅器SAj1,SAj2が設けられる(j=2−(n−2)である)。これらの後段増幅器SA11,SA12−SAn1,SAn2は、すべて同一の動作特性を有し、また、前段増幅器FP11、FP12−FPn1,FPn2も同一の動作特性を有する。
図7は、この発明の実施の形態3に従う電力増幅回路の構成を概略的に示す図である。この図7に示す電力増幅回路においては、差動プッシュプル増幅器の出力の整合および合成を行なうトランス10において、トランス一次側インダクタL11−Ln1が並行して配置され、これらの一次インダクタL11−Ln1に対し共通に、二次インダクタL2が設けられる。この二次インダクタL2が出力端子4および5の間に接続される。
図9は、この発明の実施の形態3に従う電力増幅回路のトランスの変更例の構成を概略的に示す図である。この図9に示すトランス10の構成においても、4つの差動プッシュプル増幅器が利用される場合の構成を一例として示す。
図10は、この発明の実施の形態4に従う電力増幅回路の構成を概略的に示す図である。図10に示す電力増幅回路の構成においては、2つの差動プッシュプル増幅器が用いられる。
図11は、この発明の実施の形態4に従う電力増幅回路のトランスの変更例の構成を概略的に示す図である。この図11に示す構成においては、電力増幅回路において、3つの差動プッシュプル増幅器が設けられる。トランス70は、一端が分離されたループ状の一次インダクタ配線72、74、および76が、同心円状に、それぞれの分離端が整列して配置される。一次インダクタ配線72および74の間に一端が分離されたループ状の二次インダクタ配線80が配置され、一次インダクタ配線74および76の間に、その一端が二次インダクタ配線80の分離部と整列して配置される二次インダクタ配線82が配置される。
図12は、この発明の実施の形態5に従う電力増幅回路の構成を概略的に示す図である。この図12に示す電力増幅回路は、図10に示す電力増幅回路と、トランス90の構成が異なるが、増幅器の構成は同じであり、この増幅器の対応する構成要素については同一参照番号を付し、その詳細説明は省略する。
Claims (5)
- 差動信号を受ける第1の端子および第2の端子と、
前記第1の端子に接続される第1の増幅器と、
前記第2の端子に接続される第2の増幅器と、
前記第1の端子に接続される第3の増幅器と、
前記第2の端子に接続される第4の増幅器と、
前記第1の増幅器の出力と前記第2の増幅器の出力との間に接続される第1のキャパシタと、
前記第1のキャパシタと異なるキャパシタンスを有するとともに前記第3の増幅器の出力と前記第4の増幅器の出力との間に接続される第2のキャパシタと、
前記第1の増幅器の出力と前記第2の増幅器の出力との間に接続される第1の一次側インダクタと、
前記第3の増幅器の出力と前記第4の増幅器の出力との間に接続される第2の一次側インダクタと、
前記第1および第2の一次側インダクタに対向して設けられる二次側インダクタとを備える、電力増幅回路。 - 差動信号を受ける第1の端子および第2の端子と、
前記第1の端子に接続される第1の増幅器と、
前記第2の端子に接続される第2の増幅器と、
前記第1の端子に接続される第3の増幅器と、
前記第2の端子に接続される第4の増幅器と、
前記第1の増幅器の出力と前記第2の増幅器の出力との間に接続される第1のキャパシタと、
前記第3の増幅器の出力と前記第4の増幅器の出力との間に接続される第2のキャパシタと、
前記第1の増幅器の出力と前記第2の増幅器の出力との間に接続される第1の一次側インダクタと、
前記第1のインダクタと異なるインダクタンスを有するとともに前記第3の増幅器の出力と前記第4の増幅器の出力との間に接続される第2の一次側インダクタと、
前記第1および第2の一次側インダクタに対向して設けられる二次側インダクタとを備える、電力増幅回路。 - 差動信号を受ける第1の端子および第2の端子と、
前記第1の端子に接続される第1の増幅器と、
前記第2の端子に接続される第2の増幅器と、
前記第1の端子に接続される第3の増幅器と、
前記第2の端子に接続される第4の増幅器と、
前記第1の増幅器の出力と前記第2の増幅器の出力との間に接続される第1のキャパシタと、
前記第1のキャパシタと異なるキャパシタンスを有するとともに前記第3の増幅器の出力と前記第4の増幅器の出力との間に接続される第2のキャパシタと、
前記第1の増幅器の出力と前記第2の増幅器の出力との間に接続される第1の一次側インダクタと、
前記第1のインダクタと異なるインダクタンスを有するとともに前記第3の増幅器の出力と前記第4の増幅器の出力との間に接続される第2の一次側インダクタと、
前記第1および第2の一次側インダクタに対向して設けられる二次側インダクタとを備える、電力増幅回路。 - 前記第1の増幅器の入力と前記第1の増幅器の出力との間に接続される第1の帰還抵抗と、
前記第2の増幅器の入力と前記第2の増幅器の出力との間に接続される第2の帰還抵抗と、
前記第3の増幅器の入力と前記第3の増幅器の出力との間に接続される第3の帰還抵抗と、
前記第4の増幅器の入力と前記第4の増幅器の出力との間に接続される第4の帰還抵抗とを更に備える、請求項1から3のいずれか1項に記載の電力増幅回路。 - 前記第2の増幅器の入力と前記第1の増幅器の出力との間に接続される第1の帰還抵抗と、
前記第1の増幅器の入力と前記第2の増幅器の出力との間に接続される第2の帰還抵抗と、
前記第4の増幅器の入力と前記第3の増幅器の出力との間に接続される第3の帰還抵抗と、
前記第3の増幅器の入力と前記第4の増幅器の出力との間に接続される第4の帰還抵抗とを更に備える、請求項1から3のいずれか1項に記載の電力増幅回路。
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