JP2023045108A - 可変遅延回路及び可変遅延方法と信号発生装置及び信号発生方法 - Google Patents

Abstract

【課題】高周波におけるバイアス電圧依存による出力振幅の変化を抑制する。
【解決手段】分岐合成部４は、カレントモードロジック回路１１ａからなる最小遅延側経路ｒ１の第１のアンプ回路１１と、１段目のカレントモードロジック回路１２ａ、エミッタフォロワ回路１２ｂ、２段目のカレントモードロジック回路１２ｃからなる最大遅延側経路ｒ２の第２のアンプ回路１２とから構成される。最大遅延側経路ｒ２の１段目と２段目のカレントモードロジック回路１２ａ，１２ｃのエミッタ間の抵抗Ｒ３，Ｒ４と並列にコンデンサＣを接続して最大遅延側経路ｒ２の周波数特性を補償し、最大遅延側経路ｒ２のエミッタフォロワ回路１２ｂの出力と２段目のカレントモードロジック回路１２ｃの入力間に伝送線路Ｚを接続して遅延量を補う。
【選択図】図３

Description

本発明は、入力信号の遅延量を可変する可変遅延回路及び可変遅延方法と信号発生装置及び信号発生方法に関する。

入力信号の遅延量を可変する可変遅延回路として、例えば下記特許文献１に開示されるものが知られている。図１４に示すように、特許文献１の可変遅延回路３１は、入力端子と出力端子との間に並列に接続され、それぞれ単独動作させたときに入力端子の入力信号を遅延時間Ｔａ，Ｔｂ（Ｔａ＞Ｔｂ）で出力端子に出力する遅延部Ａおよび遅延部Ｂと、アナログ制御信号Ｘ，Ｙを入力し、その差分（Ｘ－Ｙ）に応じて遅延部Ａおよび遅延部Ｂに流れる電流を変化させ、遅延時間Ｔａ，Ｔｂ間で差分（Ｘ－Ｙ）に応じて連続的に変化する遅延時間を設定する電流制御部３２と、を備えて構成される。

また、特許文献１の可変遅延回路３１では、遅延時間Ｔａ，ＴｂがＴａ＞Ｔｂとなるように、遅延部Ａに負荷容量３３を接続したり、遅延部Ｂにピーキング容量３４やピーキングコイルを接続している。これにより、特許文献１の可変遅延回路３１では、遅延部Ａの遅延時間が負荷容量３３により遅れ、遅延部Ｂの遅延時間がピーキング容量３４やピーキングコイルにより進むことで遅延部Ａと遅延部Ｂとの間に遅延差が生じ、遅延部Ａと遅延部Ｂの回路の電流比率（合成比率）を制御することで可変遅延を行っている。

特開２００９－２５３３６６号公報

しかしながら、上述した特許文献１に開示される従来の可変遅延回路３１は、遅延部Ａと遅延部Ｂのアンプ回路の段数が同じであり、遅延部Ａと遅延部Ｂとの間の遅延差をアンプ回路の段数差で作り出すものではなく、遅延部Ａに接続される負荷容量３３、遅延部Ｂに接続されるピーキング容量３４やピーキングコイルによって遅延部Ａと遅延部Ｂとの間の遅延差を作り出しており、この負荷容量３３、ピーキング容量３４やピーキングコイルの追加によって周波数特性が変化してしまい、遅延部Ａ側と遅延部Ｂ側の周波数特性に差が生じ、回路の電流比率（合成比率）によって、合成後出力の振幅が変化してしまう問題があった。

そこで、本発明は上記問題点に鑑みてなされたものであって、高周波におけるバイアス電圧依存による出力振幅の変化を抑制することができる可変遅延回路及び可変遅延方法と信号発生装置及び信号発生方法を提供することを目的としている。

上記目的を達成するため、本発明の請求項１に記載された可変遅延回路は、カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を備え、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最大遅延側経路の少なくとも一つのカレントモードロジック回路のエミッタ間の抵抗と並列にコンデンサＣが接続され、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする。

本発明の請求項２に記載された可変遅延回路は、カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を備え、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最大遅延側経路の少なくとも一つのカレントモードロジック回路の出力負荷の抵抗と直列にコイルＬが接続され、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする。

本発明の請求項３に記載された可変遅延回路は、請求項１または２の可変遅延回路において、
前記最大遅延側経路のカレントモードロジック回路間に接続されるエミッタフォロワ回路の少なくとも一つの出力と、その後段のカレントモードロジック回路の入力との間に伝送線路Ｚが接続されることを特徴とする。

本発明の請求項４に記載された可変遅延回路は、カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を備え、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最小遅延側経路の少なくとも一つのカレントモードロジック回路のエミッタ間の抵抗と並列にコンデンサＣが接続され、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする。

本発明の請求項５に記載された可変遅延回路は、カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を備え、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最小遅延側経路の少なくとも一つのカレントモードロジック回路の出力負荷の抵抗と直列にコイルＬが接続され、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする。

本発明の請求項６に記載された可変遅延回路は、請求項４または５の可変遅延回路において、
前記最小遅延側経路の少なくとも一つのカレントモードロジック回路の入力に伝送線路Ｚが接続されることを特徴とする。

本発明の請求項７に記載された可変遅延回路は、アンプ段数が異なる複数段のカレントモードロジック回路を含む第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を備え、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最小遅延側経路の入力段のカレントモードロジック回路の出力とプラス電源ＶＣＣとの間にコンデンサＣが接続され、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする。

本発明の請求項８に記載された可変遅延回路は、請求項７の可変遅延回路において、
前記最大遅延側経路のカレントモードロジック回路間に接続されるエミッタフォロワ回路の少なくとも一つの出力と、その後段のカレントモードロジック回路の入力との間に伝送線路Ｚが接続されることを特徴とする。

本発明の請求項９に記載された可変遅延回路は、請求項３，６，８の何れかの可変遅延回路において、
動作周波数の逆数を１周期としたときに、前記第１のアンプ回路１１と前記第２のアンプ回路１２のアンプ段数差と前記伝送線路Ｚの線路長を、前記最小遅延側経路ｒ１と前記最大遅延側経路ｒ２の遅延差が１／５周期よりも小さくなるように設定することを特徴とする。

本発明の請求項１０に記載された可変遅延方法は、カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を用い、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最大遅延側経路の少なくとも一つのカレントモードロジック回路のエミッタ間の抵抗と並列にコンデンサＣを接続するステップと、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする。

本発明の請求項１１に記載された可変遅延方法は、カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を用い、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最大遅延側経路の少なくとも一つのカレントモードロジック回路の出力負荷の抵抗と直列にコイルＬを接続するステップと、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする。

本発明の請求項１２に記載された可変遅延方法は、請求項１０または１１の可変遅延方法において、
前記最大遅延側経路のカレントモードロジック回路間に接続されるエミッタフォロワ回路の少なくとも一つの出力と、その後段のカレントモードロジック回路の入力との間に伝送線路Ｚを接続するステップを含むことを特徴とする。

本発明の請求項１３に記載された可変遅延方法は、カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を用い、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最小遅延側経路の少なくとも一つのカレントモードロジック回路のエミッタ間の抵抗と並列にコンデンサＣを接続するステップと、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする。

本発明の請求項１４に記載された可変遅延方法は、カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を用い、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最小遅延側経路の少なくとも一つのカレントモードロジック回路の出力負荷の抵抗と直列にコイルＬを接続するステップと、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする。

本発明の請求項１５に記載された可変遅延方法は、請求項１３または１４の可変遅延方法において、
前記最小遅延側経路の少なくとも一つのカレントモードロジック回路の入力に伝送線路Ｚを接続するステップを含むことを特徴とする。

本発明の請求項１６に記載された可変遅延方法は、アンプ段数が異なる複数段のカレントモードロジック回路を含む第１のアンプ回路１１と第２のアンプ回路１２を有する分岐合成部４を用い、
信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路ｒ１、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路ｒ２とし、
前記最小遅延側経路の入力段のカレントモードロジック回路の出力とプラス電源ＶＣＣとの間にコンデンサＣを接続するステップと、
前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子Ａ，Ｂの駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする。

本発明の請求項１７に記載された可変遅延方法は、請求項１６の可変遅延方法において、
前記最大遅延側経路のカレントモードロジック回路間に接続されるエミッタフォロワ回路の少なくとも一つの出力と、その後段のカレントモードロジック回路の入力との間に伝送線路Ｚを接続するステップを含むことを特徴とする。

本発明の請求項１８に記載された可変遅延方法は、請求項１２，１５，１７の何れかの可変遅延方法において、
動作周波数の逆数を１周期としたときに、前記第１のアンプ回路１１と前記第２のアンプ回路１２のアンプ段数差と前記伝送線路Ｚの線路長を、前記最小遅延側経路ｒ１と前記最大遅延側経路ｒ２の遅延差が１／５周期よりも小さくなるように設定するステップを含むことを特徴とする。

本発明の請求項１９に記載された信号発生装置は、請求項１～９の何れかの可変遅延回路により時間軸方向に微調整したクロック信号を基準として、パターン信号を発生することを特徴とする。

本発明の請求項２０に記載された信号発生方法は、請求項９～１８の何れかの可変遅延方法により時間軸方向に微調整したクロック信号を基準として、パターン信号を発生することを特徴とする。

本発明によれば、可変遅延量を維持した状態で高周波におけるバイアス電圧依存による出力振幅の変化を抑制することができる。

本発明に係る可変遅延回路の分岐合成１段の基本構成を示す図である。 本発明に係る可変遅延回路の分岐合成２段の基本構成を示す図である。 本発明に係る可変遅延回路における分岐合成部の第１実施の形態を示す回路図である。 本発明に係る可変遅延回路における分岐合成部の第２実施の形態を示す回路図である。 本発明に係る可変遅延回路における分岐合成部の第３実施の形態を示す回路図である。 本発明に係る可変遅延回路における分岐合成部の第４実施の形態を示す回路図である。 本発明に係る可変遅延回路における分岐合成部の第５実施の形態を示す回路図である。 本発明に係る可変遅延回路における分岐合成部の第６実施の形態を示す回路図である。 本発明に係る可変遅延回路において最終的な合成後出力（６４ＧＨｚ）のバイアス電圧に対する振幅の変化を示す図である。 本発明に係る可変遅延回路の改良前後のバイアス電圧－出力振幅特性を示す図である。 本発明に係る可変遅延回路の改良前後のバイアス電圧－可変遅延量特性を示す図である。 本発明に係る可変遅延回路を採用した信号発生装置を含むビット誤り測定装置の概略構成を示す図である。 シミュレーション用の可変遅延回路において最終的な合成後出力（６４ＧＨｚ）のバイアス電圧に対する振幅の変化を示す図である。 従来の可変遅延回路の一例を示す図である。

以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。

［可変遅延回路の基本構成］
図１や図２に示すように、可変遅延回路１（１Ａ，１Ｂ）は、トランジスタを用いた差動回路であり、プラス入力２ａとマイナス入力２ｂからなる入力端子２、入力段アンプ部３、分岐合成部４、出力段アンプ部５、プラス出力６ａとマイナス出力６ｂからなる出力端子６を備えて概略構成され、入力端子２に入力される信号の遅延量を可変して出力端子６から出力する。

入力段アンプ部３と出力段アンプ部５は、任意のアンプ段数のカレントモードロジック回路やＣｈｅｒｒｙ－Ｈｏｏｐｅｒアンプ回路で構成され、バッファの役割を持ち、出力信号の電位を規定するリミティングアンプとして動作する。

分岐合成部４は、任意の分岐・合成数で組まれ、入力段アンプ部３からの信号を分岐し、分岐した信号を合成して出力段アンプ部５に入力する。図１は分岐合成１段の場合、図２は分岐合成２段の場合の可変遅延回路１の基本構成を示している。

分岐合成部４は、アンプ段数の異なる第１のアンプ回路１１と第２のアンプ回路１２を備える。なお、本発明では、アンプ段数の少ない方（図１および図２では第１のアンプ回路１１）の経路を最小遅延側経路ｒ１と定義し、アンプ段数の多い方（図１および図２では第２のアンプ回路１２）の経路を最大遅延側経路ｒ２と定義する。

図１の可変遅延回路１Ａにおける第１のアンプ回路１１（最小遅延側経路ｒ１）のアンプ１１Ａには、遅延制御用のバイアス端子Ａを介して外部電源７が接続され、外部電源７によりバイアス端子Ａの印加電圧が可変制御される。また、第２のアンプ回路１２（最大遅延側経路ｒ２）の出力側のアンプ１２Ａには、遅延制御用のバイアス端子Ｂを介して外部電源８が接続され、外部電源８によりバイアス端子Ｂの印加電圧が可変制御される。

図２の可変遅延回路１Ｂにおける第１のアンプ回路４Ａ（最小遅延側経路ｒ１）の各段のアンプ１１Ａには、バイアス端子Ａを介して外部電源７が接続され、外部電源７によりバイアス端子Ａの印加電圧が可変制御される。また、第２のアンプ回路４Ｂ（最大遅延側経路ｒ２）の各段の出力側のアンプ１２Ａには、バイアス端子Ｂを介して外部電源８が接続され、外部電源８によりバイアス端子Ｂの印加電圧が可変制御される。

上記構成による可変遅延回路１（１Ａ，１Ｂ）では、入力端子２から入力段アンプ部３に信号が入力されると、分岐合成部４による分岐後、各経路ｒ１，ｒ２のアンプ回路１１，１２のアンプ１１Ａ，１２Ａに接続されたバイアス端子Ａ，Ｂの印加電圧を変化させ、アンプ１１Ａ，１２Ａの駆動電流量を変化させ、第１のアンプ回路１１と第２のアンプ回路１２の出力振幅の比率を変える。最小遅延側経路ｒ１と最大遅延側経路ｒ２は、経路による遅延差があるため、第１のアンプ回路１１と第２のアンプ回路１２の出力振幅の比率が変わると、合成後出力の遅延時間が変わっているように見える。可変遅延回路１（１Ａ，１Ｂ）は、この仕組みを利用して、入力に対する出力の遅延時間を可変する回路である。

［可変遅延回路のシミュレーションデータ］
発明者等は、上記構成による可変遅延回路１の課題を見つけるため、図２の可変遅延回路１Ｂにおいてバイアス電圧を±２Ｖの範囲で可変してシミュレーションを行った。

このシミュレーションでバイアス電圧を±２Ｖの範囲で可変する際のバイアス電圧の振り方は、バイアス端子Ａ，Ｂがバランスの関係にあり、バイアス電圧±０Ｖ時にバイアス端子Ａとバイアス端子Ｂの駆動電流が等しくなるように設計した。そして、±０Ｖを基点として正負反転関係の電圧で振っていくと、バイアス端子Ａとバイアス端子Ｂの駆動電流の和をほぼ一定に保ち、合成後出力振幅がほとんど変わらないまま、遅延量だけが可変できる。

なお、バイアス端子Ａとバイアス端子Ｂの絶対値が異なった電圧で振ることもできる。その場合、バイアス端子Ａとバイアス端子Ｂの駆動電流のバランスが崩れ、バイアス依存で合成後出力振幅が変化してしまう。そのため、バイアス端子Ａとバイアス端子Ｂのバイアス電圧は、±０Ｖを基点として正負反転関係の電圧で振っていくことが、最良条件である。但し、バイアス電圧の振り方の定義は、正負反転関係の電圧で振っていくことに限定されるものではない。

これにより、上記シミュレーション結果では、バイアス電圧±２Ｖの範囲で３２ＧＨｚ動作時にΔ６．６ｐｓ、６４ＧＨｚ動作時にΔ６．０ｐｓの可変遅延量が得られている事を確認した。

［可変遅延回路の課題点］
可変遅延回路１は、バイアス電圧を変えても、出力振幅が一定であることが理想であるが、上述したシミュレーションの結果によれば、バイアス端子Ａ，Ｂへの印加電圧により、図１３の波形に示すように、合成後出力の振幅（Ｖｏｈ，Ｖｏｌ）が変化してしまうという課題が見つかった。

なお、図１３は最終的な合成後出力（６４ＧＨｚ）のバイアス電圧に対する振幅の変化を示す図であって、差動のうちＰｏｓｉｔｉｖｅ側の波形を示している。図１３において、点線はバイアス端子Ａに＋２Ｖ、バイアス端子Ｂに－２Ｖ印加時（最小遅延時）の波形、実線はバイアス端子Ａ，Ｂに±０Ｖ印加時（バランス時）の波形、一点鎖線はバイアス端子Ａに－２Ｖ、バイアス端子Ｂに＋２Ｖ印加時（最大遅延時）の波形を示す。

さらに、バイアス電圧によって合成後出力の振幅が変化してしまう課題の原因を調べた結果、分岐合成部４における最小遅延側経路ｒ１と最大遅延側経路Ｒ２を比較すると、最小遅延側経路ｒ１と最大遅延側経路ｒ２では周波数特性に差があることが分かった。

また、可変遅延回路１の適用先として、例えば信号発生装置にて発生したパターン信号を被測定物に入力し、この入力に伴って被測定物から折り返される信号をエラー検出器にて受信し、エラーを検出するビット誤り測定装置の外部から入力される基準クロック信号を、入力クロック処理部にて分配や分周／逓倍処理を行い、可変遅延回路３１にて基準クロック信号のタイミングを微調整し、この時間軸方向に微調整した基準クロック信号を、デジタル信号処理部にて例えば複数レーンの信号を生成する際に、レーン間に生じるスキューを取り除き、信号波形のアイが最も開くタイミングに調整するような場合に、動作周波数の全範囲で２つの経路ｒ１，ｒ２の周波数特性の差があると、安定的に遅延したクロック信号を出力する事ができず、デジタル信号処理部やＤ／Ａ変換部からエラーを含んだデータ信号を被測定物に送信してしまい、被測定物の測定結果に誤差を生じる問題があった。

そこで、本発明では、分岐合成部４における最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮めることにより、バイアス電圧に対する出力振幅の変化を抑制している。

また、本発明は、測定器向けに使用することを想定しており、例えば１ＧＨｚから６４ＧＨｚなど広帯域の動作周波数範囲に対応していることが求められる。そのため、任意の１周波数条件のみにおいて、出力振幅を調整するのでは不十分であり、動作周波数の全範囲において、バイアス電圧に対する出力振幅の変化を抑制している。

以下、上述した課題を解決するための本発明の要部として図１や図２の入力段アンプ部３と出力段アンプ部５との間に設けられる分岐合成部４の各実施の形態の構成について図面を参照しながら説明する。

［第１実施の形態］
第１実施の形態の分岐合成部４（４Ａ）の構成について図３を参照しながら説明する。なお、図３の第１のアンプ回路１１と第２のアンプ回路１２において、同一の構成要素には同一番号を付している。

まず、分岐合成部４Ａの基本構成について説明する。図３に示すように、分岐合成部４Ａは、基本構成として、最小遅延側経路ｒ１の第１のアンプ回路１１が１段のカレントモードロジック回路１１ａで構成され、最大遅延側経路ｒ２の第２のアンプ回路１２が１段目のカレントモードロジック回路１２ａ、エミッタフォロワ回路１２ｂ、２段目のカレントモードロジック回路１２ｃで構成され、第２のアンプ回路１２の方が第１のアンプ回路１１よりもカレントモードロジック回路の段数が多い構成である。

第１のアンプ回路１１のカレントモードロジック回路１１ａは、Ｐｏｒｔ１：Ｉｎ（＋）とＰｏｒｔ３：Ｉｎ（－）を介してｎｐｎ型トランジスタＴｒ１，Ｔｒ２のベースに入力段アンプ部３からの信号が入力し、トランジスタＴｒ１，Ｔｒ２のコレクタからＰｏｒｔ２：Ｏｕｔ（＋）とＰｏｒｔ４：Ｏｕｔ（－）を介して出力段アンプ部５に信号を出力する。

カレントモードロジック回路１１ａは、トランジスタＴｒ１のコレクタが出力負荷としての抵抗Ｒ１を介してＶＣＣ（プラス電源）に接続される。同様に、トランジスタＴｒ２のコレクタが出力負荷としての抵抗Ｒ２を介してＶＣＣに接続される。また、トランジスタＴｒ１，Ｔｒ２のエミッタ間には抵抗Ｒ３，Ｒ４が直列接続され、その中点とＶＥＥ（マイナス電源）との間にはｎｐｎ型トランジスタＴｒ３が接続される。さらに、トランジスタＴｒ３は、エミッタが抵抗Ｒ５を介してＶＥＥに接続され、ベースが抵抗Ｒ６、バイアス回路１３を介してバイアス端子Ａに接続される。

バイアス回路１３は、カレントミラー回路で構成され、ｎｐｎ型トランジスタＴｒ４のコレクタ－ベース間がショートしており、トランジスタＴｒ４のコレクタが抵抗Ｒ７を介してバイアス端子Ａに接続され、トランジスタＴｒ４のエミッタが抵抗Ｒ８を介してＶＥＥに接続され、コレクタ－ベース側をアノード、エミッタ側をカソードとしてダイオード的な接続となっている。バイアス回路１３は、トランジスタＴｒ４のベースとＶＥＥとの間で、トランジスタＴｒ４のスレッショルド（ＯＮ）電圧以上の電位差が生じると、トランジスタＴｒ４がＯＮとなり、電流が流れる。これに対し、トランジスタＴｒ４のスレッショルド（ＯＮ）電圧未満の電位差の場合は、トランジスタＴｒ４がＯＦＦとなり、電流が流れない。また、トランジスタＴｒ３とトランジスタＴｒ４のベース間は、ダンピング抵抗Ｒ６を介してショートしている。そのため、トランジスタＴｒ４に電流が流れると、トランジスタＴｒ３にも電流が流れる。これに対し、トランジスタＴｒ４に電流が流れない場合は、トランジスタＴｒ３にも電流が流れない。

第２のアンプ回路１２の１段目のカレントモードロジック回路１２ａは、Ｐｏｒｔ１：Ｉｎ（＋）とＰｏｒｔ３：Ｉｎ（－）を介してｎｐｎ型トランジスタＴｒ１，Ｔｒ２のベースに入力段アンプ部３からの信号が入力し、エミッタフォロワ回路１２ｂを介して２段目のカレントモードロジック回路１２ｃのコレクタからＰｏｒｔ２：Ｏｕｔ（＋）とＰｏｒｔ４：Ｏｕｔ（－）を介して出力段アンプ部５に信号を出力する。

１段目と２段目のカレントモードロジック回路１２ａ，１２ｃは、トランジスタＴｒ１のコレクタが出力負荷としての抵抗Ｒ１を介してＶＣＣに接続される。同様に、トランジスタＴｒ２のコレクタが出力負荷としての抵抗Ｒ２を介してＶＣＣに接続される。また、トランジスタＴｒ１，Ｔｒ２のエミッタ間には抵抗Ｒ３，Ｒ４が直列接続され、その中点が抵抗Ｒ５を介してＶＥＥに接続される。

２段目のカレントモードロジック回路１２ｃにおいて、抵抗Ｒ３，Ｒ４の中点と抵抗Ｒ５との間にはｎｐｎ型トランジスタＴｒ３が接続される。トランジスタＴｒ３は、エミッタが抵抗Ｒ５を介してＶＥＥに接続され、ベースが抵抗Ｒ６、バイアス回路１３を介してバイアス端子Ｂに接続される。

バイアス回路１３は、カレントミラー回路で構成され、ｎｐｎ型トランジスタＴｒ４のコレクタ－ベース間がショートしており、トランジスタＴｒ４のコレクタが抵抗Ｒ７を介してバイアス端子Ｂに接続され、トランジスタＴｒ４のエミッタが抵抗Ｒ８を介してＶＥＥに接続され、コレクタ－ベース側をアノード、エミッタ側をカソードとしてダイオード的な接続となっている。バイアス回路１３は、トランジスタＴｒ４のベースとＶＥＥとの間で、トランジスタＴｒ４のスレッショルド（ＯＮ）電圧以上の電位差が生じると、トランジスタＴｒ４がＯＮとなり、電流が流れる。これに対し、トランジスタＴｒ４のスレッショルド（ＯＮ）電圧未満の電位差の場合は、トランジスタＴｒ４がＯＦＦとなり、電流が流れない。また、トランジスタＴｒ３とトランジスタＴｒ４のベース間は、ダンピング抵抗Ｒ６を介してショートしている。そのため、トランジスタＴｒ４に電流が流れると、トランジスタＴｒ３にも電流が流れる。これに対し、トランジスタＴｒ４に電流が流れない場合は、トランジスタＴｒ３にも電流が流れない。

第２のアンプ回路１２のエミッタフォロワ回路１２ｂは、１段目のカレントモードロジック回路１２ａのトランジスタＴｒ１のコレクタにｎｐｎ型トランジスタＴｒ５のベースが接続され、１段目のカレントモードロジック回路１２ａのトランジスタＴｒ２のコレクタにｎｐｎ型トランジスタＴｒ６のベースが接続される。

エミッタフォロワ回路１２ｂにおけるトランジスタＴｒ５は、コレクタがＶＣＣに接続され、エミッタが抵抗Ｒ９を介してＶＥＥに接続されるとともに２段目のカレントモードロジック回路１２ｃのトランジスタＴｒ２のベースに接続される。同様に、トランジスタＴｒ６は、コレクタがＶＣＣに接続され、エミッタが抵抗Ｒ１０を介してＶＥＥに接続されるとともに２段目のカレントモードロジック回路１２ｃのトランジスタＴｒ１のベースに接続される。

そして、第１実施の形態の分岐合成部４Ａでは、上述した基本構成において、最大遅延側経路ｒ２の１段目のカレントモードロジック回路１２ａと２段目のカレントモードロジック回路１２ｃそれぞれのトランジスタＴｒ１，Ｔｒ２のエミッタ間の抵抗Ｒ３，Ｒ４と並列にコンデンサＣを接続している。コンデンサＣと抵抗Ｒ３，Ｒ４はハイパスフィルタを構成し、コンデンサＣは低周波成分を通さずに高周波成分を通す。これにより、最大遅延側経路ｒ２の周波数特性を補償し、最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮め、バイアス電圧に対する出力振幅の変化を抑制することができる。

なお、図３の例では、最大遅延側経路ｒ２の１段目と２段目のカレントモードロジック回路１２ａ，１２ｃ両方のトランジスタＴｒ１，Ｔｒ２のエミッタ間の抵抗Ｒ３，Ｒ４と並列にコンデンサＣを接続する構成としたが、１段目と２段目のカレントモードロジック回路１２ａ，１２ｃのどちらか一方のトランジスタＴｒ１，Ｔｒ２のエミッタ間の抵抗Ｒ３，Ｒ４と並列にコンデンサＣを接続する構成としてもよい。

ところで、抵抗Ｒ３，Ｒ４と並列にコンデンサＣを追加接続すると、最大遅延側経路ｒ２の遅延量が小さくなり、最小遅延側経路ｒ１との遅延差＝可変遅延量が稼げなくなるという問題が生じる。

この問題を解決するため、第１実施の形態の分岐合成部４Ａでは、上述した基本構成において、最大遅延側経路ｒ２のエミッタフォロワ回路１２ｂの出力と２段目のカレントモードロジック回路１２ｃの入力間に伝送線路Ｚを接続している。これにより、遅延量を稼いで可変遅延量の減りを補うことができる。

具体的に、第１実施の形態の分岐合成部４Ａを採用した可変遅延回路１において、バイアス電圧に対する振幅の変化を抑制できるように、コンデンサＣと抵抗Ｒの定数の調整を行うことにより、改良後の最終的な合成後出力（６４ＧＨｚ）として、図９に示す波形をシミュレーション上で得ることができた。なお、図９の６４ＧＨｚ出力において、点線はバイアス端子Ａに＋２Ｖ、バイアス端子Ｂに－２Ｖ印加時（最小遅延時）の波形を示し、実線はバイアス端子Ａ，Ｂに±０Ｖ印加時（バランス時）の波形を示し、一点鎖線はバイアス端子Ａに－２Ｖ、バイアス端子Ｂに＋２Ｖ印加時（最大遅延時）の波形を示す。

そして、図１０に示すように、改良後（図９の６４ＧＨｚ出力の波形）では、改良前（図１３の６４ＧＨｚ出力の波形）と比較して、バイアス電圧依存による振幅変化を６２．５％程度抑制することができた。また、図１１に示すように、改良前と比較して、改良後の可変遅延量を同程度に維持することができた。なお、バイアス端子Ａのバイアス電圧は、バイアス端子Ｂのバイアス電圧の±（正負）を反転させた値に設定した。例えばバイアス端子Ｂのバイアス電圧が＋１．５Ｖであれば、バイアス端子Ａのバイアス電圧は－１．５Ｖとなる。

［第２実施の形態］
第２実施の形態の分岐合成部４（４Ｂ）の構成について図４を参照しながら説明する。なお、図４において、上述した第１実施の形態の分岐合成部４Ａと同一の基本構成については同一番号を付し、その説明を省略する。

第２実施の形態の分岐合成部４Ｂでは、上述した基本構成において、最大遅延側経路ｒ２の１段目のカレントモードロジック回路１２ａと２段目のカレントモードロジック回路１２ｃそれぞれのトランジスタＴｒ１，Ｔｒ２の出力負荷としての抵抗Ｒ１，Ｒ２と直列にコイルＬを接続している。これにより、最大遅延側経路ｒ２の周波数特性を補償し、最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮め、バイアス電圧に対する出力振幅の変化を抑制することができる。

なお、図４の例では、最大遅延側経路ｒ２の１段目と２段目のカレントモードロジック回路１２ａ，１２ｃ両方の出力負荷としての抵抗Ｒ１，Ｒ２と直列にコイルＬを接続する構成としたが、１段目と２段目のカレントモードロジック回路１２ａ，１２ｃのどちらか一方の出力負荷としての抵抗Ｒ１，Ｒ２と直列にコイルＬを接続する構成としてもよい。

また、第２実施の形態の分岐合成部４Ｂでは、コイルＬの追加接続によって最大遅延側経路ｒ２の遅延量が小さくなる問題を解決するため、上述した基本構成において、最大遅延側経路ｒ２のエミッタフォロワ回路１２ｂの出力と２段目のカレントモードロジック回路１２ｃの入力間に伝送線路Ｚを接続している。これにより、遅延量を稼いで可変遅延量の減りを補うことができる。

［第３実施の形態］
第３実施の形態の分岐合成部４（４Ｃ）の構成について図５を参照しながら説明する。なお、図５において、上述した第１実施の形態の分岐合成部４Ａと同一の基本構成については同一番号を付し、その説明を省略する。

第３実施の形態の分岐合成部４Ｃでは、上述した基本構成において、最小遅延側経路ｒ１のカレントモードロジック回路１１ａのトランジスタＴｒ１，Ｔｒ２のエミッタ間の抵抗Ｒ３，Ｒ４と並列にコンデンサＣを接続している。コンデンサＣと抵抗Ｒ３，Ｒ４はハイパスフィルタを構成し、コンデンサＣは低周波成分を通さずに高周波成分を通す。これにより、最小遅延側経路ｒ１の周波数特性を補償し、最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮め、バイアス電圧に対する出力振幅の変化を抑制することができる。

また、第３実施の形態の分岐合成部４Ｃでは、コンデンサＣの追加接続により波形の遅延差が開き過ぎてバランス（±０Ｖ印加）時の波形振幅が小さくなる問題が生じる。前記の問題を解決するため、上述した基本構成において、最小遅延側経路ｒ１のカレントモードロジック回路１１ａの入力に伝送線路Ｚを接続している。これにより、遅延量を稼いで可変遅延量の減りを補うことができる。

［第４実施の形態］
第４実施の形態の分岐合成部４（４Ｄ）の構成について図６を参照しながら説明する。なお、図６において、上述した第１実施の形態の分岐合成部４Ａと同一の基本構成については同一番号を付し、その説明を省略する。

第４実施の形態の分岐合成部４Ｄでは、上述した基本構成において、最小遅延側経路ｒ１のカレントモードロジック回路１１ａのトランジスタＴｒ１，Ｔｒ２の出力負荷としての抵抗Ｒ１，Ｒ２と直列にコイルＬを接続している。これにより、最小遅延側経路ｒ１の周波数特性を補償し、最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮め、バイアス電圧に対する出力振幅の変化を抑制することができる。

また、第４実施の形態の分岐合成部４Ｃでは、コイルＬの追加接続により波形の遅延差が開き過ぎてバランス（±０Ｖ印加）時の波形振幅が小さくなる問題が生じる。前記の問題を解決するため、上述した基本構成において、最小遅延側経路ｒ１のカレントモードロジック回路１１ａの入力に伝送線路Ｚを接続している。これにより、遅延量を稼いで可変遅延量の減りを補うことができる。

［第５実施の形態］
第５実施の形態の分岐合成部４（４Ｅ）の構成について図７を参照しながら説明する。なお、図７において、上述した第１実施の形態の分岐合成部４Ａと同一の基本構成については同一番号を付し、その説明を省略する。

第５実施の形態の分岐合成部４Ｅでは、上述した基本構成において、最大遅延側経路ｒ２の１段目のカレントモードロジック回路１２ａのトランジスタＴｒ１，Ｔｒ２の出力に対し、対ＶＣＣのコンデンサＣを接続している。すなわち、１段目のカレントモードロジック回路１２ａのトランジスタＴｒ１，Ｔｒ２のコレクタとＶＣＣとの間にコンデンサＣを接続している。これにより、最大遅延側経路ｒ２の高周波における損失量を増やし、最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮め、バイアス電圧に対する出力振幅の変化を抑制することができる。

また、第５実施の形態の分岐合成部４Ｅでは、上述した基本構成において、最小遅延側経路ｒ１のカレントモードロジック回路１１ａの入力に伝送線路Ｚを接続している。これにより、遅延量を稼いで可変遅延量の減りを補うことができる。

［第６実施の形態］
第６実施の形態の分岐合成部４（４Ｆ）の構成について図８を参照しながら説明する。なお、図８において、上述した第１実施の形態の分岐合成部４Ａと同一の基本構成については同一番号を付し、その説明を省略する。

分岐合成部４Ｆは、基本構成として、最小遅延側経路ｒ１の第１のアンプ回路１１が１段目のカレントモードロジック回路１１ａ、エミッタフォロワ回路１１ｂ、２段目のカレントモードロジック回路１１ｃで構成され、最大遅延側経路ｒ２の第２のアンプ回路１２が１段目のカレントモードロジック回路１２ａ、１段目のエミッタフォロワ回路１２ｂ、２段目のカレントモードロジック回路１２ｃ、２段目のエミッタフォロワ回路１２ｄ、３段目のカレントモードロジック回路１２ｅで構成される。

第６実施の形態の分岐合成部４Ｆでは、上述した基本構成において、最小遅延側経路ｒ１の１段目のカレントモードロジック回路１１ａの出力に対し、対ＶＣＣのコンデンサＣを接続している。すなわち、１段目のカレントモードロジック回路１１ａのトランジスタＴｒ１，Ｔｒ２のコレクタとＶＣＣとの間にコンデンサＣを接続している。この箇所は、最小遅延側経路ｒ１と最大遅延側経路ｒ２の分岐・合成箇所に直結していないため、最大遅延側経路ｒ２のアンプ回路１２に影響を及ぼさず、最大遅延側経路ｒ２の高周波における損失量を増やすことができる。これにより、最小遅延側経路ｒ１の周波数特性を補償し、最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮め、バイアス電圧に対する出力振幅の変化を抑制することができる。

なお、図３の基本構成において、最小遅延側経路ｒ１のカレントモードロジック回路１１ａの入力または出力に対し、対ＶＣＣのコンデンサＣを追加することで高周波における損失量を増やすことが可能である。しかしながら、最小遅延側経路ｒ１のカレントモードロジック回路１１ａは分岐または合成箇所を介して最大遅延側経路ｒ２と直結されている。そのため、最小遅延側経路ｒ１のカレントモードロジック回路１１ａの入力または出力にコンデンサを追加すると、最大遅延側経路ｒ２の損失も増やすことになってしまう。その結果、最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮めることはできず、前述した課題を解決することができない。

また、第６実施の形態の分岐合成部４Ｆでは、上述した基本構成において、最大遅延側経路ｒ２の１段目のエミッタフォロワ回路１２ｂの出力と２段目のカレントモードロジック回路１２ｃの入力間、２段目のエミッタフォロワ回路１２ｄと３段目のカレントモードロジック回路１２ｅの入力間に伝送線路Ｚを接続している。これにより、遅延量を稼いで可変遅延量の減りを補うことができる。

なお、図８の例では、最大遅延側経路ｒ２の１段目のエミッタフォロワ回路１２ｂの出力と２段目のカレントモードロジック回路１２ｃの入力間、２段目のエミッタフォロワ回路１２ｄの出力と３段目のカレントモードロジック回路１２ｅの入力間に伝送線路Ｚを接続する構成としたが、最大遅延側経路ｒ２の１段目のエミッタフォロワ回路１２ｂの出力と２段目のカレントモードロジック回路１２ｃの入力間、２段目のエミッタフォロワ回路１２ｄの出力と３段目のカレントモードロジック回路１２ｅの入力間のどちらか一方に伝送線路Ｚを接続する構成としてもよい。

ところで、上述した各実施の形態の分岐合成部４Ａ～４Ｆでは、第１のアンプ回路１１と第２のアンプ回路１２のアンプ段数差を１段としているが、これに限定されるものではなく、動作周波数に応じて設定することができる。具体的に、第１のアンプ回路１１と第２のアンプ回路１２のアンプ段数差および伝送線路Ｚの線路長は、動作周波数の逆数を１周期としたときに、最小遅延側経路ｒ１と最大遅延側経路ｒ２の遅延差が１／５周期よりも小さくなるように設定される。

［応用例］
上述した構成の分岐合成部４（４Ａ～４Ｆの何れか）を備えた可変遅延回路１は、図１２に示すように、信号発生装置２１にて発生したパターン信号を被測定物Ｗに入力し、この入力に伴って被測定物Ｗから折り返される信号をエラー検出器２２にて受信してエラーを検出するビット誤り測定装置２３において、信号発生装置２１の内部回路に使用することができる。本発明の可変遅延回路１を適用した図１２の信号発生装置２１は、例えば２Ｇｂａｕｄなどの低速から１００Ｇｂａｕｄ以上の高速ＮＲＺ・ＰＡＭ信号の伝送に対応しており、外部から入力される基準クロック信号を入力クロック処理部２１ａにて分配や分周／逓倍処理を行い、可変遅延回路１にて基準クロック信号のタイミングを微調整し、この微調整された基準クロック信号を用いてデジタル信号処理部２１ｂにてパターン信号を発生し、発生したパターン信号をＤ／Ａ変換部２１ｃにてアナログ信号に変換して被測定物Ｗに入力する。さらに説明すると、図１２の信号発生装置２１における可変遅延回路１は、入力クロック処理部２１ａから基準クロック信号が入力されると、時間軸方向に微調整した基準クロック信号をデジタル信号処理部２１ｂに出力する。この時間軸方向に微調整した基準クロック信号は、デジタル信号処理部２１ｂにて例えば複数レーンの信号を生成する際に、レーン間に生じるスキューを取り除き、信号波形のアイが最も開くタイミングに調整する。

なお、上述した構成の分岐合成部４は、図１２の信号発生装置２１の基準クロック信号の微調整だけでなく、データ信号の可変遅延回路及び可変遅延方法としても応用可能である。

このように、本実施の形態によれば、第１のアンプ回路１１のバイアス端子Ａと第２のアンプ回路１２のバイアス端子Ｂの印加電圧を変化させ、第１のアンプ回路１１と第２のアンプ回路１２の出力振幅の比率を変えて遅延量を可変する際に、分岐合成部４における物理的な遅延差を第１のアンプ回路１１と第２のアンプ回路１２のアンプ段数差によって作り出し、図３～図８の何れかの分岐合成部４（４Ａ～４Ｆ）を採用し、コンデンサＣやコイルＬの追加により、最小遅延側経路ｒ１と最大遅延側経路ｒ２の周波数特性の差を縮め、バイアス電圧に対する出力振幅の変化を抑制することができる。

また、採用した図３～図８の何れかの分岐合成部４（４Ａ～４Ｆ）において、伝送線路Ｚを追加して調整することにより、上述したコンデンサＣやコイルＬの追加によって変わってしまった遅延差を補うことができる。その結果、例えば１から６４ＧＨｚなどの広帯域による動作周波数の全範囲において、バイアス電圧の変化に対し、安定した出力振幅の可変遅延回路を実現することができる。

以上、本発明に係る可変遅延回路及び可変遅延方法と信号発生装置及び信号発生方法の最良の形態について説明したが、この形態による記述および図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例および運用技術などはすべて本発明の範疇に含まれることは勿論である。

１（１Ａ，１Ｂ） 可変遅延回路
２ 入力端子
２ａ プラス入力
２ｂ マイナス入力
３ 入力段アンプ部
４（４Ａ～４Ｆ） 分岐合成部
５ 出力段アンプ部
６ 出力端子
６ａ プラス出力
６ｂ マイナス出力
７，８ 外部電源
Ａ，Ｂ バイアス端子
ｒ１ 最小遅延側経路
ｒ２ 最大遅延側経路
１１ 第１のアンプ回路
１１Ａ アンプ
１１ａ，１１ｃ カレントモードロジック回路
１１ｂ エミッタフォロワ回路
１２ 第２のアンプ回路
１２Ａ アンプ
１２ａ，１２ｃ，１２ｅ カレントモードロジック回路
１２ｂ，１２ｄ エミッタフォロワ回路
１３ バイアス回路
２１ 信号発生装置
２１ａ 入力クロック処理部
２１ｂ デジタル信号処理部
２１ｃ Ｄ／Ａ変換部
２２ エラー検出器
２３ ビット誤り測定装置
Ｔｒ１～Ｔｒ６ トランジスタ
Ｒ１～Ｒ１０ 抵抗
Ｃ コンデンサ
Ｌ コイル
Ｚ 伝送線路

Claims (20)

1. カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を備え、
   信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
   前記最大遅延側経路の少なくとも一つのカレントモードロジック回路のエミッタ間の抵抗と並列にコンデンサ（Ｃ）が接続され、
   前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする可変遅延回路。
2. カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を備え、
   信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
   前記最大遅延側経路の少なくとも一つのカレントモードロジック回路の出力負荷の抵抗と直列にコイル（Ｌ）が接続され、
   前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする可変遅延回路。
3. 前記最大遅延側経路のカレントモードロジック回路間に接続されるエミッタフォロワ回路の少なくとも一つの出力と、その後段のカレントモードロジック回路の入力との間に伝送線路（Ｚ）が接続されることを特徴とする請求項１または２に記載の可変遅延回路。
4. カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を備え、
   信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
   前記最小遅延側経路の少なくとも一つのカレントモードロジック回路のエミッタ間の抵抗と並列にコンデンサ（Ｃ）が接続され、
   前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする可変遅延回路。
5. カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を備え、
   信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
   前記最小遅延側経路の少なくとも一つのカレントモードロジック回路の出力負荷の抵抗と直列にコイル（Ｌ）が接続され、
   前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする可変遅延回路。
6. 前記最小遅延側経路の少なくとも一つのカレントモードロジック回路の入力に伝送線路（Ｚ）が接続されることを特徴とする請求項４または５に記載の可変遅延回路。
7. アンプ段数が異なる複数段のカレントモードロジック回路を含む第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を備え、
   信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
   前記最小遅延側経路の入力段のカレントモードロジック回路の出力とプラス電源（ＶＣＣ）との間にコンデンサ（Ｃ）が接続され、
   前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力することを特徴とする可変遅延回路。
8. 前記最大遅延側経路のカレントモードロジック回路間に接続されるエミッタフォロワ回路の少なくとも一つの出力と、その後段のカレントモードロジック回路の入力との間に伝送線路（Ｚ）が接続されることを特徴とする請求項７に記載の可変遅延回路。
9. 動作周波数の逆数を１周期としたときに、前記第１のアンプ回路（１１）と前記第２のアンプ回路（１２）のアンプ段数差と前記伝送線路（Ｚ）の線路長を、前記最小遅延側経路（ｒ１）と前記最大遅延側経路（ｒ２）の遅延差が１／５周期よりも小さくなるように設定することを特徴とする請求項３，６，８の何れかに記載の可変遅延回路。
10. カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を用い、
    信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
    前記最大遅延側経路の少なくとも一つのカレントモードロジック回路のエミッタ間の抵抗と並列にコンデンサ（Ｃ）を接続するステップと、
    前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする可変遅延方法。
11. カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を用い、
    信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
    前記最大遅延側経路の少なくとも一つのカレントモードロジック回路の出力負荷の抵抗と直列にコイル（Ｌ）を接続するステップと、
    前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする可変遅延方法。
12. 前記最大遅延側経路のカレントモードロジック回路間に接続されるエミッタフォロワ回路の少なくとも一つの出力と、その後段のカレントモードロジック回路の入力との間に伝送線路（Ｚ）を接続するステップを含むことを特徴とする請求項１０または１１に記載の可変遅延方法。
13. カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を用い、
    信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
    前記最小遅延側経路の少なくとも一つのカレントモードロジック回路のエミッタ間の抵抗と並列にコンデンサ（Ｃ）を接続するステップと、
    前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする可変遅延方法。
14. カレントモードロジック回路のアンプ段数が異なる第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を用い、
    信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
    前記最小遅延側経路の少なくとも一つのカレントモードロジック回路の出力負荷の抵抗と直列にコイル（Ｌ）を接続するステップと、
    前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする可変遅延方法。
15. 前記最小遅延側経路の少なくとも一つのカレントモードロジック回路の入力に伝送線路（Ｚ）を接続するステップを含むことを特徴とする請求項１３または１４に記載の可変遅延方法。
16. アンプ段数が異なる複数段のカレントモードロジック回路を含む第１のアンプ回路（１１）と第２のアンプ回路（１２）を有する分岐合成部（４）を用い、
    信号が分岐して入力される前記分岐合成部の２つの経路のうち、前記カレントモードロジック回路のアンプ段数の少ない方の経路を最小遅延側経路（ｒ１）、前記カレントモードロジック回路のアンプ段数の多い方の経路を最大遅延側経路（ｒ２）とし、
    前記最小遅延側経路の入力段のカレントモードロジック回路の出力とプラス電源（ＶＣＣ）との間にコンデンサ（Ｃ）を接続するステップと、
    前記第１のアンプ回路と前記第２のアンプ回路それぞれに設けられるバイアス端子（Ａ，Ｂ）の駆動電流の和が一定となるように印加電圧を変化させ、前記最小遅延側経路と前記最大遅延側経路の出力振幅の比率を変えて信号を合成出力するステップと、を含むことを特徴とする可変遅延方法。
17. 前記最大遅延側経路のカレントモードロジック回路間に接続されるエミッタフォロワ回路の少なくとも一つの出力と、その後段のカレントモードロジック回路の入力との間に伝送線路（Ｚ）を接続するステップを含むことを特徴とする請求項１６に記載の可変遅延方法。
18. 動作周波数の逆数を１周期としたときに、前記第１のアンプ回路（１１）と前記第２のアンプ回路（１２）のアンプ段数差と前記伝送線路（Ｚ）の線路長を、前記最小遅延側経路（ｒ１）と前記最大遅延側経路（ｒ２）の遅延差が１／５周期よりも小さくなるように設定するステップを含むことを特徴とする請求項１２，１５，１７の何れかに記載の可変遅延方法。
19. 請求項１～９の何れかの可変遅延回路により時間軸方向に微調整したクロック信号を基準として、パターン信号を発生することを特徴とする信号発生装置。
20. 請求項９～１８の何れかの可変遅延方法により時間軸方向に微調整したクロック信号を基準として、パターン信号を発生することを特徴とする信号発生方法。

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