JP5134024B2 - デュアルレート振幅制限増幅回路 - Google Patents

Description

この発明は、マルチレートのＰＯＮ(Passive Optical Network)システムを用いた光通信システムにおいて、主に通信事業者の局舎側に設置されるＯＬＴ(Optical Line Terminal)装置の受信機等に用いて好適なデュアルレート振幅制限増幅回路に関するものである。

従来より、ＰＯＮ光通信システムのフロントエンド受信回路では、受信した光信号をフォトダイオードで電流信号に変換し、これをトランスインピーダンス増幅回路（Trans-Impedance Amplifier：ＴＩＡ)により電圧信号に変換した後、振幅制限増幅回路(Limiting Amplifier:ＬＡ)によって一定の振幅まで増幅するようにしている。

ＰＯＮ光通信システムは、局舎側終端装置（ＯＬＴ）と複数のユーザのＯＮＵ(Optical Network Unit)とパッシブな光スプリッタで構成され、一つのＯＬＴと複数のＯＮＵを光スプリッタで結んでデータをやりとりする方式である。

現在主流になっているＧＥ−ＰＯＮシステムのデータレートは1.25Gbpsであるが、将来の大容量化を目指して１０Ｇ−ＥＰＯＮと呼ばれる10.3125Gbpsのデータレートのシステムが開発されている。しかし、１０Ｇ−ＥＰＯＮが実用化されても、既存の1.25Gbpsを使用している全てのユーザに対して同時に置き換えがなされるわけではなく、1.25Gbps（以降１Ｇｂｐｓと略する）と10.3125Gbps（以降１０Ｇｂｐｓと略する）のサービスが共存する可能性が大きい。

この場合、１本のファイバをデータレートの異なる複数のユーザに分岐することになるから、ＯＬＴでは１Ｇｂｐｓ（低ビットレート）と１０Ｇｂｐｓ（高ビットレート）のデータを受けなければならない。

このような用途のＯＬＴで用いる受信回路が１０Ｇｂｐｓまで増幅できる広い帯域を持っていると、１Ｇｂｐｓの信号を受信した場合に受信信号に含まれる高周波雑音や、増幅器自身の熱雑音のうちの高周波成分も増幅し、エラーレートの増加を招いてしまう。

このため、例えば非特許文献１では、図６に示すように、各々の帯域に特化された別々の振幅制限増幅回路が搭載されたＩＣ（ＬＡＩＣ）１，２を用意し、ＴＩＡ（トランスインピーダンス増幅回路）３からの差動信号の一方（正相）を１Ｇｂｐｓ用のＬＡＩＣ１に、もう一方（逆相）を１０Ｇｂｐｓ用のＬＡＩＣ２に送るようにしている。１Ｇｂｐｓ用のＬＡＩＣ１は低いビットレートに特化された特性になっているから、１Ｇｂｐｓおいても感度の低下を抑えられる。

なお、図６において、４はフォトダイオード（ＡＰＤ）であり、５はＴＩＡ３と１Ｇｂｐｓ用のＬＡ ＩＣ１との間に接続された結合容量、６はＴＩＡ３と１０Ｇｂｐｓ用のＬＡＩＣ２との間に接続された結合容量である。

「1.25/10.3Gbit/sリセットレス・デュアルレートバーストモード受信器」、電子情報通信学会、2009総合大会 B10-101．

しかしながら、上述した非特許文献１で述べられている方法は、ＴＩＡ３の出力の正相を１Ｇｂｐｓ用、逆相を１０Ｇｂｐｓ用に用い、差動信号の正相と逆相をシングルエンド信号扱いで、別々のＬＡＩＣ１，２に入力しているために、差動信号（正相＋逆相）をそのまま伝送するのに比べ感度が半分になるという問題があり、その低下する分を補うためにＴＩＡ３の出力を高める必要がある。

この感度低下の問題を回避するために、もし、ＴＩＡ３からの差動信号（正相＋逆相）を伝送基板上の配線でそのまま２つに分岐して１Ｇｂｐｓ用のＬＡＩＣ１、１０Ｇｂｐｓ用のＬＡＩＣ２に入力すると、ＴＩＡ３から見て２個のＬＡＩＣ１，２が並列接続になるので、ＴＩＡ３とＬＡＩＣ１との間およびＴＩＡ３とＬＡＩＣ２との間でのインピーダンスに不整合が生じる。インピーダンスの不整合を回避するには、信号を２分岐するための別のバッファＩＣが必要になり、部品点数やコスト、消費電力の増加を招く。また、接続点が増えるために、信号反射等の問題を起こしやすい。

本発明は、このような課題を解決するためになされたもので、その目的とするところは、高感度、低消費電力、低コストのデュアルレート振幅制限増幅回路を提供することにある。

このような目的を達成するために、本発明に係るデュアルレート振幅制限増幅回路は、入力される差動信号の正相および逆相を正相信号および逆相信号として出力する入力バッファと、入力バッファからの正相信号および逆相信号の振幅を所定の振幅まで増幅する高ビットレート用の振幅制限増幅回路と、入力バッファからの正相信号および逆相信号の振幅を所定の振幅まで増幅する低ビットレート用の振幅制限増幅回路とを備え、高ビットレート用の振幅制限増幅回路は、直列に接続された複数の高ビットレート用の増幅器を備え、低ビットレート用の振幅制限増幅回路は、直列に接続された複数の低ビットレート用の増幅器を備え、入力バッファ、高ビットレート用の振幅制限増幅回路および低ビットレート用の振幅制限増幅回路は、同一のチップに搭載されており、同一のチップ内で入力バッファと高ビットレート用の振幅制限増幅回路および低ビットレート用の振幅制限増幅回路との間はミクロンオーダで接続され、高ビットレート用の振幅制限増幅回路と低ビットレート用の振幅増幅回路とは略１０倍のビットレートの差を有し、低ビットレート用の増幅器の回路電流は、高ビットレート用の増幅器の回路電流よりも小さく設定され、低ビットレート用の増幅器の少なくとも１つは、正相信号の伝送ラインと接地ラインとの間および逆相信号の伝送ラインと接地ラインとの間に帯域制限用容量素子が接続されており、高ビットレート用の増幅器および前記低ビットレート用の増幅器は、その特性が同じ同種類のトランジスタを用いて構成されていることを特徴とする。

本発明では、入力バッファと、高ビットレート用の振幅制限増幅回路と、低ビットレート用の振幅制限増幅回路とを同一のチップに搭載し、同一のチップ内で入力バッファと高ビットレート用の振幅制限増幅回路および低ビットレート用の振幅制限増幅回路との間をミクロンオーダ（例えば、十数〜数１０ミクロン）で接続するようにして、入力バッファからの正相信号および逆相信号をともに高ビットレート用の振幅制限増幅回路と低ビットレート用の振幅制限増幅回路とに与えるようにする。このような構成では、入力バッファからの正相信号および逆相信号が同一チップ上で分岐されてともに、入力バッファとミクロンオーダで接続された高ビットレート用の振幅制限増幅回路と低ビットレート用の振幅制限増幅回路とに与えられる。このため、差動信号のまま伝送できて感度の低下が起こらないうえに、基本的に分岐に伴うインピーダンス不整合は問題にならなくなる。また、ＬＡＩＣは１つで済み、追加の分岐ＩＣも不要なので、低コストな上に消費電力の増加も生じないようになる。

本発明において、低ビットレート用の振幅制限増幅回路では、低ビットレート用の増幅器の回路電流を高ビットレート用の増幅器の回路電流よりも小さく設定することで、周波数帯域を絞り、不要な周波数成分が増幅されないようにする。また、高ビットレート用の増幅器および低ビットレート用の増幅器を、その特性が同じ同種類のトランジスタを用いて構成する。これにより、増幅器ごとにトランジスタプロセスを変えることなく、かつ追加素子を最小にとどめながら増幅器の特性を変える構成として、２種類のビットレートに対応するデュアルレート振幅制限増幅回路を低コストで作製することが可能となる。

また、本発明では、低ビットレート用の増幅器の少なくとも１つ（入力バッファに近い側の増幅器とすることが望ましい）を、正相信号の伝送ラインと接地ラインとの間および逆相信号の伝送ラインと接地ラインとの間に帯域制限用容量素子を接続する構成とする（請求項１）。なお、正相信号の伝送ラインと逆相信号の伝送ラインとの間に帯域制限用容量素子を接続する構成とすることで、周波数帯域の制限を行うようにしてもよい（請求項２）。

また、本発明において、低ビットレート用の振幅制限増幅回路は、直列に接続された複数の低ビットレート用の増幅器の前段にローパスフィルタを設けた構成とし、このローパスフィルタによって所定周波数以上の高周波成分を減衰させて、不要なノイズを除去するようにしてもよい（請求項３）。

本発明によれば、入力バッファと高ビットレート用の振幅制限増幅回路と低ビットレート用の振幅制限増幅回路とを同一のチップに搭載し、入力バッファと高ビットレート用の振幅制限増幅回路および低ビットレート用の振幅制限増幅回路との間をミクロンオーダで接続するようにしたので、差動信号を伝送する際の感度の低下を招くことなく、また、インピーダンスマッチングの取れた状態で、少ない部品点数で、低ビットレートの信号と高ビットレートの信号の何れについても一定の振幅まで増幅することが可能となり、高感度、低消費電力、低コストとすることができるようになる。

本発明に係るデュアルレート振幅制限増幅回路の実施の形態１を示すブロックレベルの回路図である。 この実施の形態１のデュアルレート振幅制限増幅回路をトランジスタレベルで記述した回路図である。 このデュアルレート振幅制限増幅回路における１Ｇｂｐｓ用のアンプの構成 例（第１例）を示す図である。 １Ｇｂｐｓ用のアンプのさらに別の構成例（第２例）を示す図である。 本発明に係るデュアルレート振幅制限増幅回路の実施の形態２を示す図である。 従来のデュアルレート受信回路でのＴＩＡと１Ｇｂｐｓ用のＬＡＩＣおよび１０Ｇｂｐｓ用のＬＡＩＣとの接続例を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

〔実施の形態１〕
図１は本発明に係るデュアルレート振幅制限増幅回路の実施の形態１を示すブロックレベルの回路図である。

このデュアルレート振幅制限増幅回路１００は、１対の差動入力端子Ｐ１，Ｐ２と、差動出力端子Ｐ３，Ｐ４およびＰ５，Ｐ６とを備え、結合容量２４１，２４２と、終端抵抗１１１，１１２と、入力バッファ１２０と、１０Ｇｂｐｓ用のアンプブロック（高ビットレート用の振幅制限増幅回路）２００と、１Ｇｂｐｓ用のアンプブロック（低ビットレート用の振幅制限増幅回路）２１０と、１０Ｇｂｐｓ用の出力バッファ３００と、１Ｇｂｐｓ用の出力バッファ３１０とを有している。

このデュアルレート振幅制限増幅回路１００において、差動入力端子Ｐ１にはＴＩＡ３からの差動信号の正相が与えられ、差動入力端子Ｐ２にはＴＩＡ３からの差動信号の逆相が与えられる。入力バッファ１２０は、差動入力端子Ｐ１からの差動信号の正相を正相信号として出力し、差動入力端子Ｐ２からの差動信号の逆相を逆相信号として出力し、この正相信号および逆相信号をともに１０Ｇｂｐｓ用のアンプブロック２００と１Ｇｂｐｓ用のアンプブロック２１０に与える。

１０Ｇｂｐｓ用のアンプブロック２００は、直列に接続された複数のアンプ（１０Ｇｂｐｓ用のアンプ）１５０より構成され、１Ｇｂｐｓ用のアンプブロック２１０は、直列に接続された複数のアンプ（１Ｇｂｐｓ用のアンプ）１６０より構成されている。また、入力バッファ１２０と、１０Ｇｂｐｓ用のアンプブロック２００と、１Ｇｂｐｓ用のアンプブロック２１０と、１０Ｇｂｐｓ用の出力バッファ３００と、１Ｇｂｐｓ用の出力バッファ３１０とは、同一のチップ（ＬＡＩＣ）１０１に搭載されている。

図２はさらに具体的に説明するために、図１をトランジスタレベルで記述したものである。入力バッファ１２０としては、例えば図２に示すようなエミッタフォロワ回路を用い、この入力バッファ（エミッタフォロワ回路）１２０の正相出力４００をチップ１０１上で分岐して、一方を１０Ｇｂｐｓ用のアンプブロック２００の初段のアンプ１５０の正相入力用のトランジスタ４３０のベースへ、もう一方を１Ｇｂｐｓ用のアンプブロック２１０の初段のアンプ１６０の正相入力用のトランジスタ４４０のベースへ与えるようにしている。

入力バッファ１２０の逆相出力４１０も全く同様に分岐して、一方を１０Ｇｂｐｓのアンプブロック２００の初段のアンプ１５０の逆相入力用のトランジスタ４３５のベースへ、もう一方を１Ｇｂｐｓ用のアンプブロック２１０の初段のアンプ１６０の逆相入力用のトランジスタ４４５へ与えるようにしている。

このように、本実施の形態では、入力バッファ１２０からの正相信号および逆相信号の１０Ｇｂｐｓ用のアンプブロック２００と１Ｇｂｐｓ用のアンプブロック２１０とへの分岐は同一のチップ（ＬＡＩＣ）１０１内で行なわれるので、入力バッファ１２０と１０Ｇｂｐｓ用のアンプブロック２００および１Ｇｂｐｓ用のアンプブロック２１０との間がミクロンオーダ（例えば、十数〜数１０ミクロン）で接続されるようになる。これにより、ＴＩＡ３と１０Ｇｂｐｓ用のアンプブロック２００および１Ｇｂｐｓ用のアンプブロック２１０との接続を差動信号のまま一対一で行なうことができ、図６で示した、正相、逆相を片方ずつ１０Ｇｂｐｓ用、１Ｇｂｐｓ用に使用する場合のような感度低下のデメリットが無くなる。

また、ＴＩＡ３と１０Ｇｂｐｓ用のアンプブロック２００および１Ｇｂｐｓ用のアンプブロック２１０との間は、他の分岐用ＩＣを介在することなくインピーダンス整合をとって接続できるので、信号波形の劣化や、消費電力の増加も招くこともなく、受信回路全体の簡素化が図れる。ＩＣチップ上での分岐に関しては、ボード上での伝送線路における分岐とは異なり、十数〜数１０ミクロンの短い距離で行なわれるから、１０Ｇｂｐｓの信号レートにおいてはインピーダンス整合の問題は生じず、波形劣化の問題はない。

１０Ｇｂｐｓ用のアンプブロック２００は、所定のゲインを得るために、複数のアンプ（１０Ｇｂｐｓ用のアンプ）１５０が直列に接続されており、各々のアンプ１５０は図２に示すように、差動回路１５０Ａと次段を駆動するためのエミッタフォロワ１５０Ｂで構成されている。１Ｇｂｐｓ用のアンプブロック２１０も、同様に、所定のゲインを得るために、複数のアンプ（１Ｇｂｐｓ用のアンプ）１６０が直列に接続されており、各々のアンプ１６０は図２に示すように、差動回路１６０Ａと次段を駆動するためのエミッタフォロワ１６０Ｂで構成されている。

１Ｇｂｐｓ用のアンプ１６０は、１０Ｇｂｐｓ用のアンプ１５０に比べ回路電流Ｉ₀、Ｉ₁を小さく設定することで、周波数帯域を絞り、不要な周波数成分が増幅されないようにしている。このように、回路電流で周波数帯域を制限することにより、１０Ｇｂｐｓ用のアンプ１５０で用いているトランジスタ４３０，４３５、４３１，４３６と同じトランジスタ４４０，４４５，４４１，４４６を用いて、すなわちその特性が同じで同種類のトランジスタを用いて、１０Ｇｂｐｓ用のアンプ１５０とは違う帯域を持つ１Ｇｂｐｓ用のアンプ１６０を構成することができている。このため、特性の違う２種類のトランジスタ素子を用意する等の必要がなく、プロセスコストを抑えることができる。

なお、このデュアルレート振幅制限増幅回路１００では、終端抵抗１１１，１１２によって、ＴＩＡ３の出力インピーダンス、伝送線路の特性インピーダンス（一般には５０Ω）に合わせ、インピーダンス整合をとる。この例では、終端抵抗１１１，１１２を入力ラインＬ１，Ｌ２と電源ラインＬ０との間に接続するようにしているが、これに限るわけではなく、例えば差動信号間に終端抵抗を接続し、ＤＣバイアスを別抵抗で与える等、入力インピーダンスと系のインピーダンスマッチングが取れればどのような接続でもかまわない。

また、このデュアルレート振幅制限増幅回路１００では、入力ラインＬ１，Ｌ２に直列に結合容量２４１，２４２が入っている。これは、ＰＯＮシステムではＴＩＡ３から信号振幅、直流レベルの異なるバースト状の信号が出力されるため、入力バッファ１２０の直前で直流レベルを一致させるために直流をカットする、いわゆるＡＯＣ（Automatic Offset Compensation）の役割をしているものである。この結合容量２４１，２４２は、一般には数百ｐＦが必要なので、チップ（ＬＡＩＣ）１０１上ではなく、チップ１０１の外のボード上に実装することになる。

また、このデュアルレート振幅制限増幅回路１００では、終端抵抗１１１，１１２をＬＡＩＣ１０１には搭載していないが、終端抵抗１１１，１１２をＬＡＩＣ１０１に搭載するようにしてもよい。また、少なくとも入力バッファ１２０と１０Ｇｂｐｓ用のアンプブロック２００と１Ｇｂｐｓ用のアンプブロック２１０とがＬＡＩＣ１０１に搭載されていればよく、出力バッファ３００や３１０をＬＡＩＣ１０１の外に設けるようにしてもよい。

図３（ａ），（ｂ）に１Ｇｂｐｓ用のアンプ１６０の構成例（第１例）を示す。

図３（ａ）に示した１Ｇｂｐｓ用のアンプ１６０では、差動回路１６０Ａからの正相信号の伝送ラインＳＬ１と接地ラインとの間に帯域制限用容量素子３１１を接続し、差動回路１６０Ａからの逆相信号の伝送ラインＳＬ２と接地ラインとの間に帯域制限用容量素子３１２を接続して、ローパスフィルタ１６０Ｃを形成し、周波数帯域の制限を行うようにしている。

図３（ｂ）に示した１Ｇｂｐｓ用のアンプ１６０では、エミッタフォロワ１６０Ｂからの正相信号の伝送ラインＳＬ１と接地ラインとの間に帯域制限用容量素子３１１を接続し、エミッタフォロワ１６０Ｂからの逆相信号の伝送ラインＳＬ２と接地ラインとの間に帯域制限用容量素子３１２を接続して、ローパスフィルタ１６０Ｃを形成し、周波数帯域の制限を行うようにしている。

図４（ａ），（ｂ）に１Ｇｂｐｓ用のアンプ１６０のさらに別の構成例（第２例）を示す。

図４（ａ）に示した１Ｇｂｐｓ用のアンプ１６０では、差動回路１６０Ａからの正相信号の伝送ラインＳＬ１と逆相信号の伝送ラインＳＬ２との間に帯域制限用容量素子３１０を接続して、ローパスフィルタ１６０Ｃを形成し、周波数帯域の制限を行うようにしている。

図４（ｂ）に示した１Ｇｂｐｓ用のアンプ１６０では、エミッタフォロワ１６０Ｂからの正相信号の伝送ラインＳＬ１と逆相信号の伝送ラインＳＬ２との間に帯域制限用容量素子３１０を接続して、ローパスフィルタ１６０Ｃを形成し、周波数帯域の制限を行うようにしている。

なお、この図３や図４に示したローパスフィルタ１６０Ｃを設けたアンプ１６０は、１Ｇｂｐｓ用のアンプブロック２１０を構成する各アンプの全部に適用してもよいし、一部に適用してもよい。ただし、一部のアンプだけに適用する場合、Ｓ／Ｎ比を向上させるためには、入力バッファ１２０に近いアンプ１６０から適用することが望ましい。

〔実施の形態２〕
図５は、本発明に係るデュアルレート振幅制限増幅回路の実施の形態２を示す図である。この実施の形態２のデュアルレート振幅制限増幅回路１００において、１Ｇｂｐｓ用のアンプブロック２１０は、直列に接続された複数の１Ｇｂｐｓ用のアンプ１６０の前段に、１Ｇｂｐｓ以上の高周波成分を減衰させるローパスフィルタ２３０を備えている。これにより、高周波ノイズの影響を抑えて、１Ｇｂｐｓ側の感度向上を図ることができる。

本発明のデュアルレート振幅制限増幅回路は、１つのＬＡＩＣに高ビットレート用の振幅制限増幅回路と低ビットレート用の振幅制限増幅回路とを備えたデュアルレート振幅制限増幅回路として、通信事業者の局舎側に設置されるＯＬＴ装置の受信機等に使用することが可能である。

１００…デュアルレート振幅制限増幅回路、１０１…チップ（ＬＡＩＣ）、１１１，１１２…終端抵抗、１２０…入力バッファ、１５０…１０Ｇｂｐｓ用のアンプ、１６０…１Ｇｂｐｓ用のアンプ、１６０Ａ…差動回路、１６０Ｂ…エミッタフォロワ、１６０Ｃ…ローパスフィルタ、２００…１０Ｇｂｐｓ用のアンプブロック、２１０…１Ｇｂｐｓ用のアンプブロック、２４１，２４２…結合容量、３００…１０Ｇｂｐｓ用の出力バッファ、３１０…１Ｇｂｐｓ用の出力バッファ、３１０，３１１，３１２…帯域制限用容量素子、４３０，４３１，４３５，４３６，４４０，４４１，４４５，４４６，…トランジスタ、Ｐ１，Ｐ２…差動入力端子、Ｐ３，Ｐ４…差動出力端子、Ｐ５，Ｐ６…差動出力端子、Ｌ０…電源ライン、Ｌ１，Ｌ２…入力ライン、ＳＬ１，ＳＬ２…伝送ライン、３…トランスインピーダンス増幅回路（ＴＩＡ）、４…フォトダイオード（ＡＰＤ）。

Claims (4)

1. 入力される差動信号の正相および逆相を正相信号および逆相信号として出力する入力バッファと、
   前記入力バッファからの正相信号および逆相信号の振幅を所定の振幅まで増幅する高ビットレート用の振幅制限増幅回路と、
   前記入力バッファからの正相信号および逆相信号の振幅を所定の振幅まで増幅する低ビットレート用の振幅制限増幅回路とを備え、
   前記高ビットレート用の振幅制限増幅回路は、直列に接続された複数の高ビットレート用の増幅器を備え、
   前記低ビットレート用の振幅制限増幅回路は、直列に接続された複数の低ビットレート用の増幅器を備え、
   前記入力バッファ、前記高ビットレート用の振幅制限増幅回路および前記低ビットレート用の振幅制限増幅回路は、同一のチップに搭載されており、
   前記同一のチップ内で前記入力バッファと前記高ビットレート用の振幅制限増幅回路および前記低ビットレート用の振幅制限増幅回路との間がミクロンオーダで接続され、
   前記高ビットレート用の振幅制限増幅回路と前記低ビットレート用の振幅増幅回路とは略１０倍のビットレートの差を有し、
   前記低ビットレート用の増幅器の回路電流は、前記高ビットレート用の増幅器の回路電流よりも小さく設定され、
   前記低ビットレート用の増幅器の少なくとも１つは、前記正相信号の伝送ラインと接地ラインとの間および前記逆相信号の伝送ラインと接地ラインとの間に帯域制限用容量素子が接続されており、
   前記高ビットレート用の増幅器および前記低ビットレート用の増幅器は、その特性が同じ同種類のトランジスタを用いて構成されている
   ことを特徴とするデュアルレート振幅制限増幅回路。
2. 入力される差動信号の正相および逆相を正相信号および逆相信号として出力する入力バッファと、
   前記入力バッファからの正相信号および逆相信号の振幅を所定の振幅まで増幅する高ビットレート用の振幅制限増幅回路と、
   前記入力バッファからの正相信号および逆相信号の振幅を所定の振幅まで増幅する低ビットレート用の振幅制限増幅回路とを備え、
   前記高ビットレート用の振幅制限増幅回路は、直列に接続された複数の高ビットレート用の増幅器を備え、
   前記低ビットレート用の振幅制限増幅回路は、直列に接続された複数の低ビットレート用の増幅器を備え、
   前記入力バッファ、前記高ビットレート用の振幅制限増幅回路および前記低ビットレート用の振幅制限増幅回路は、同一のチップに搭載されており、
   前記同一のチップ内で前記入力バッファと前記高ビットレート用の振幅制限増幅回路および前記低ビットレート用の振幅制限増幅回路との間はミクロンオーダで接続され、
   前記高ビットレート用の振幅制限増幅回路と前記低ビットレート用の振幅増幅回路とは略１０倍のビットレートの差を有し、
   前記低ビットレート用の増幅器の回路電流は、前記高ビットレート用の増幅器の回路電流よりも小さく設定され、
   前記低ビットレート用の増幅器の少なくとも１つは、前記正相信号の伝送ラインと前記逆相信号の伝送ラインとの間に帯域制限用容量素子が接続されており、
   前記高ビットレート用の増幅器および前記低ビットレート用の増幅器は、その特性が同じ同種類のトランジスタを用いて構成されている
   ことを特徴とするデュアルレート振幅制限増幅回路。
3. 入力される差動信号の正相および逆相を正相信号および逆相信号として出力する入力バッファと、
   前記入力バッファからの正相信号および逆相信号の振幅を所定の振幅まで増幅する高ビットレート用の振幅制限増幅回路と、
   前記入力バッファからの正相信号および逆相信号の振幅を所定の振幅まで増幅する低ビットレート用の振幅制限増幅回路とを備え、
   前記高ビットレート用の振幅制限増幅回路は、直列に接続された複数の高ビットレート用の増幅器を備え、
   前記低ビットレート用の振幅制限増幅回路は、直列に接続された複数の低ビットレート用の増幅器を備え、
   前記入力バッファ、前記高ビットレート用の振幅制限増幅回路および前記低ビットレート用の振幅制限増幅回路は、同一のチップに搭載されており、
   前記同一のチップ内で前記入力バッファと前記高ビットレート用の振幅制限増幅回路および前記低ビットレート用の振幅制限増幅回路との間はミクロンオーダで接続され、
   前記高ビットレート用の振幅制限増幅回路と前記低ビットレート用の振幅増幅回路とは略１０倍のビットレートの差を有し、
   前記低ビットレート用の増幅器の回路電流は、前記高ビットレート用の増幅器の回路電流よりも小さく設定され、
   前記低ビットレート用の振幅制限増幅回路は、前記直列に接続された複数の低ビットレート用の増幅器の前段に所定周波数以上の高周波成分を減衰させるローパスフィルタを備えており、
   前記高ビットレート用の増幅器および前記低ビットレート用の増幅器は、その特性が同じ同種類のトランジスタを用いて構成されている
   ことを特徴とするデュアルレート振幅制限増幅回路。
4. 請求項１又は２に記載されたデュアルレート振幅制限増幅回路において、
   前記低ビットレート用の振幅制限増幅回路は、
   前記直列に接続された複数の低ビットレート用の増幅器の前段に所定周波数以上の高周波成分を減衰させるローパスフィルタを備えている
   ことを特徴とするデュアルレート振幅制限増幅回路。

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