JP4956639B2

JP4956639B2 - デュアルレート受信回路

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Publication number: JP4956639B2
Application number: JP2010063680A
Authority: JP
Inventors: 和好西村; 正史野河; 弘小泉; 祐輔大友
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2010-03-19
Filing date: 2010-03-19
Publication date: 2012-06-20
Anticipated expiration: 2030-03-19
Also published as: JP2011199559A

Description

本発明は、光通信システムの受信機等に使用されるデュアルレート受信回路に係り、特にデュアルレート受信回路のスケルチ制御に関するものである。

ＰＯＮ（Passive Optical Network）光通信システムは、局舎側終端装置（Optical Line Terminal：ＯＬＴ）と複数の加入者側装置（Optical Network Unit：ＯＮＵ）とパッシブな光スプリッタとで構成され、一つのＯＬＴと複数のＯＮＵとを光スプリッタで結んでデータをやりとりするシステムである。このような光通信システムでは、光信号を受信して電流信号に変換する受光素子と、受光素子から出力された電流信号を電圧信号に変換するＴＩＡ（Trans-Impedance Amplifier）と、ＴＩＡから出力された電圧信号を一定の振幅まで増幅する後置増幅器である振幅制限増幅回路（Limiting Amplifier：ＬＡ）が用いられる。ＬＡで一定の振幅に増幅された信号は、ＣＤＲ（Clock Data Recovery）に送られる。ＣＤＲは、クロック信号の抽出、データ信号のリタイミング、データ信号の並列展開等を行い、出力信号をディジタル信号処理ＬＳＩに送る。

現在ＰＯＮシステムは１．２５Ｇｂｐｓのデータレートが商用化されているが、将来の大容量化に対応するため、１０Ｇ−ＥＰＯＮと呼ばれる１０．３１２５Ｇｂｐｓのシステム開発が進められている。しかし、１０Ｇ−ＥＰＯＮのサービスが実用化されても、全てのユーザが１０．３１２５Ｇｂｐｓの速度を必要とするわけではなく、１．２５Ｇｂｐｓ（以降１Ｇｂｐｓと略する）と１０．３１２５Ｇｂｐｓ（以降１０Ｇｂｐｓと略する）が混在する可能性が大きい。その場合には、１台のＯＬＴがデータレートの異なる複数のＯＮＵと結ばれることになり、ＯＬＴはレートの異なる信号を受信しなければならない。そのようなＯＬＴでは、ＬＡはそれぞれのレート用の出力ポートを持ち、それぞれ対応するＣＤＲと接続される。

ＣＤＲは、入力されたデータからクロックを抽出するためのＰＬＬ（Phase-Locked Loop）回路を持っているので、目的のレート以外の信号が入力されると、一旦その信号の周波数に合わせるように同期してしまい、次に目的のレートの信号が入力されたときの同期に時間がかかってしまうという問題があった。また、無信号区間においてＬＡからノイズが出力された場合にも、目的のレート以外の信号がＣＤＲに入力されたことと同じになるので、同様の問題が生じる。このような問題を防ぐために、ＬＡには出力信号を遮断、または一定の電圧レベルに固定するスケルチ回路が内蔵されている。

一般に光受信システムにおいては、上述の無信号時のＬＡからのノイズを防ぐため、入力信号の振幅を検出するＬＯＳ（Loss of Signal）回路の出力がＬＡのスケルチ回路の制御に用いられる。バースト間の無信号区間や通信経路の故障等で信号断が生じた場合など、受信信号が基準レベルよりも小さくなるとＬＯＳ出力がイネーブルになり、スケルチ回路の機能をオンにしてＬＡの出力を一定レベルに固定する。

このようなＬＡの例は非特許文献１に開示されている。非特許文献１に開示された図を元に一般化した接続を図３に示す。ＬＡ７００は、前段の回路（不図示）から出力される信号を受信する入力バッファ１０１と、入力バッファ１０１から出力される信号を増幅するアンプ１１０と、アンプ１１０の出力をそのまま出力するか一定レベルに固定して出力するかを制御するスケルチ回路１２０と、スケルチ回路１２０から出力される信号を出力端子１７０に出力する出力バッファ１５０と、入力バッファ１０１の出力信号を入力とするＬＯＳ検出回路２００とを備えている。ＡＮＤゲート４００は、ＬＯＳ検出回路２００からのＬＯＳ出力信号２１０と、ＬＯＳ出力信号を有効または無効にするための制御信号３１０との論理積をとった制御信号４１０を出力し、スケルチ回路１２０をオン／オフする。入力バッファ１０１の出力信号が基準レベルより小さくなるとＬＯＳ出力信号２１０がイネーブルになり、このとき制御信号３１０もイネーブル状態であれば、スケルチ回路１２０がオンになり、ＬＡ７００の出力は一定レベルに固定される。

光受信システムがデュアルレート対応の場合でも、同様に無信号時のスケルチ制御をＬＯＳ出力で行なうことができ、その場合はＬＯＳ出力に応じて１０Ｇｂｐｓ、１Ｇｂｐｓ両方の出力を固定すればよい。しかし、デュアルレート対応システムでの特有の問題として、ある時刻に受信するのは１０Ｇｂｐｓまたは１Ｇｂｐｓのどちらか一方のレートの信号だけであるが、受信していない側のレートの出力端子からも同じ信号が出力されてしまうという問題がある。その理由は、ＬＡ内部で入力信号を１０Ｇｂｐｓ用の回路と１Ｇｂｐｓ用の回路に分配するからである。上述のように、ＣＤＲは、目的のレート以外の信号が入力されると、一旦その信号の周波数に合わせるように同期してしまい、次に目的のレートの信号が入力されたときの同期に時間がかかってしまう。

この問題を防ぐためには、目的のレート以外のＬＡ出力を遮断またはレベル固定する必要がある。デュアルレート受信システムおいては、現在の受信信号のレートを表す信号が得られれば、このレートを表す信号を用いて片方のレートの出力を遮断することができる。このようなシステムの例は参考文献２に開示されている。参考文献２では、受信したデータ信号からレートを判定する判定回路を用いて、現在のデータレートを表すレートセレクト信号を生成して、ゲート回路により信号の通過／遮断を行うようにしている。

ＭＡＸ３７６１データシート，ＭＡＸＩＭ社，＜ｈｔｔｐ：／／ｄａｔａｓｈｅｅｔｓ．ｍａｘｉｍ−ｉｃ．ｃｏｍ／ｅｎ／ｄｓ／ＭＡＸ３７６１−ＭＡＸ３７６２．ｐｄｆ＞，２００８年原一貴他，「１．２５／１０．３Ｇｂｉｔ／ｓリセットレス・デュアルレートバーストモード受信器」，電子情報通信学会２００９年総合大会，Ｂ−１０−１０１，２００９年

以上述べたように、無信号入力対応のスケルチ制御はＬＯＳ信号を用いて実現することができ、デュアルレート対応のスケルチ制御はレートセレクト信号を用いて実現することができ、目的以外の信号が出力されないようにスケルチ回路を制御することができる。
しかしながら、システム開発時やメンテナンス時に、無信号時におけるＬＡの出力状態や、受信信号のレートと異なるレート側の回路の出力状態を知りたい場合がある。このような要請にはこれまで述べた回路だけでは対応できない。すなわち、このような要請に対応するためには、ＬＯＳ信号を有効または無効にする制御と、レートセレクト信号を有効または無効にする制御が必要になる。

本発明は、上記課題を解決するためになされたもので、通常モードとテストモードを適宜切り替えることができるデュアルレート受信回路を提供することを目的とする。

本発明は、時分割された２つの異なるデータレートの信号を受信するデュアルレート受信回路において、信号入力端子に入力される受信信号を入力とする、第１のレートの信号増幅用の第１のアンプと、前記受信信号を入力とする、第２のレートの信号増幅用の第２のアンプと、第１のスケルチ制御信号に応じて、前記第１のアンプの出力信号を遮断してスケルチ状態にするかまたは前記第１のアンプの出力信号を第１のレート用の信号出力端子に出力する第１のスケルチ回路と、第２のスケルチ制御信号に応じて、前記第２のアンプの出力信号を遮断してスケルチ状態にするかまたは前記第２のアンプの出力信号を第２のレート用の信号出力端子に出力する第２のスケルチ回路と、前記受信信号の振幅があらかじめ定められた基準振幅以下か否かを示すＬＯＳ信号を出力する検出回路と、通常モード時には、前記ＬＯＳ信号と、外部から入力される、現在の受信信号のレートを示すレートセレクト信号とに応じて前記第１、第２のスケルチ制御信号を生成し、テストモード時には、前記ＬＯＳ信号によるスケルチ制御と前記レートセレクト信号によるスケルチ制御のうち少なくとも一方を無効にした前記第１、第２のスケルチ制御信号を生成するゲート回路とを備えることを特徴とするものである。

また、本発明のデュアルレート受信回路の１構成例において、前記ゲート回路は、前記ＬＯＳ信号と外部から入力されるＬＯＳ有効無効制御信号との論理積の結果を基に前記第１、第２のスケルチ制御信号を生成することにより、前記ＬＯＳ有効無効制御信号に応じて、前記ＬＯＳ信号によるスケルチ制御を有効または無効にすることを選択可能としたことを特徴とするものである。
また、本発明のデュアルレート受信回路の１構成例において、前記ゲート回路は、通常モード時に前記受信信号の振幅が基準振幅より大の場合には、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、通常モード時に前記受信信号の振幅が基準振幅以下の場合には、前記第１、第２のレート用の出力信号が共にスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、前記ＬＯＳ有効無効制御信号によって前記ＬＯＳ信号によるスケルチ制御を無効にするテストモード時には、前記ＬＯＳ信号の状態と無関係に、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成することを特徴とするものである。

また、本発明のデュアルレート受信回路の１構成例において、前記ゲート回路は、前記レートセレクト信号と外部から入力されるレートセレクト有効無効制御信号との論理積の結果を基に前記第１、第２のスケルチ制御信号を生成することにより、前記レートセレクト有効無効制御信号に応じて、前記レートセレクト信号によるスケルチ制御を有効または無効にすることを選択可能としたことを特徴とするものである。
また、本発明のデュアルレート受信回路の１構成例において、前記ゲート回路は、通常モード時に前記受信信号の振幅が基準振幅より大の場合には、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、通常モード時に前記受信信号の振幅が基準振幅以下の場合には、前記第１、第２のレート用の出力信号が共にスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、前記レートセレクト有効無効制御信号によって前記レートセレクト信号によるスケルチ制御を無効にするテストモード時には、前記受信信号の振幅が基準振幅より大の場合に前記第１、第２のレート用の出力信号がスケルチ状態にならないよう前記第１、第２のスケルチ制御信号を生成することを選択可能としたことを特徴とするものである。

また、本発明のデュアルレート受信回路の１構成例において、前記ゲート回路は、前記ＬＯＳ信号と外部から入力されるＬＯＳ有効無効制御信号との論理積の結果と、前記レートセレクト信号と外部から入力されるレートセレクト有効無効制御信号との論理積の結果との論理和をとることにより、前記第１、第２のスケルチ制御信号を生成することを特徴とするものである。
また、本発明のデュアルレート受信回路の１構成例において、前記ゲート回路は、通常モード時に前記受信信号の振幅が基準振幅より大の場合には、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、通常モード時に前記受信信号の振幅が基準振幅以下の場合には、前記第１、第２のレート用の出力信号が共にスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、前記ＬＯＳ有効無効制御信号によって前記ＬＯＳ信号によるスケルチ制御を無効にするテストモード時には、前記ＬＯＳ信号の状態と無関係に、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、前記レートセレクト有効無効制御信号によって前記レートセレクト信号によるスケルチ制御を無効にするテストモード時には、前記受信信号の振幅が基準振幅より大の場合に前記第１、第２のレート用の出力信号がスケルチ状態にならないよう前記第１、第２のスケルチ制御信号を生成し、前記ＬＯＳ有効無効制御信号および前記レートセレクト有効無効制御信号によって前記ＬＯＳ信号および前記レートセレクト信号によるスケルチ制御を無効にするテストモード時には、前記第１、第２のレート用の出力信号がスケルチ状態にならないよう前記第１、第２のスケルチ制御信号を生成することを特徴とするものである。

また、本発明のデュアルレート受信回路の１構成例において、前記ゲート回路は、一方の入力端子に前記ＬＯＳ信号が入力され、他方の入力端子に前記ＬＯＳ有効無効制御信号が入力される第１のＡＮＤゲートと、一方の入力端子に前記レートセレクト信号が入力され、他方の入力端子に前記レートセレクト有効無効制御信号が入力される第２のＡＮＤゲートと、前記レートセレクト信号を論理反転するインバータと、一方の入力端子に前記レートセレクト有効無効制御信号が入力され、他方の入力端子に前記インバータの出力信号が入力される第３のＡＮＤゲートと、一方の入力端子に前記第２のＡＮＤゲートの出力信号が入力され、他方の入力端子に前記第１のＡＮＤゲートの出力信号が入力され、前記第１のスケルチ制御信号を出力する第１のＯＲゲートと、一方の入力端子に前記第３のＡＮＤゲートの出力信号が入力され、他方の入力端子に前記第１のＡＮＤゲートの出力信号が入力され、前記第２のスケルチ制御信号を出力する第２のＯＲゲートとから構成されることを特徴とするものである。
また、本発明のデュアルレート受信回路の１構成例は、前記ＡＮＤゲートと前記ＯＲゲートの代わりに、ＮＡＮＤゲートを用いることを特徴とするものである。

本発明によれば、時分割された２つの異なるデータレートの信号を受信するデュアルレート受信回路において、通常モード時には、ＬＯＳ信号と、外部から入力される、現在の受信信号のレートを示すレートセレクト信号とに応じて第１、第２のスケルチ制御信号を生成し、テストモード時には、ＬＯＳ信号によるスケルチ制御とレートセレクト信号によるスケルチ制御のうち少なくとも一方を無効にした第１、第２のスケルチ制御信号を生成するゲート回路を設け、第１、第２のスケルチ回路を制御することにより、受信信号のレートに対応した側の信号出力端子だけからデータを出力する機能と、無信号時にノイズが出力されるのを防ぐ機能を保持したまま、システムのテスト時には、ＬＯＳ信号によるスケルチ制御とレートセレクト信号によるスケルチ制御のうち少なくとも一方を簡便に無効にすることができるので、必要に応じて様々なスケルチ制御を行うことができ、テストの簡便性とシステムのメンテナンス性を向上させることができる。

本発明の第１の実施の形態に係るデュアルレート受信回路の構成を示すブロック図である。本発明の第２の実施の形態に係るデュアルレート受信回路の構成を示すブロック図である。従来のリミッティングアンプのＬＯＳ検出回路とスケルチ回路の接続を示すブロック図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るデュアルレート受信回路の構成を示すブロック図である。以下の説明において、論理レベルがハイレベルであることを“Ｈ”、ローレベルであることを“Ｌ”と表記する。デュアルレート受信回路は、デュアルレート対応リミッティングアンプ（ＬＡ）１００と、ゲート回路とからなる。

ＬＡ１００は、前段のＴＩＡ等の回路（不図示）から信号入力端子１０２に入力される差動出力信号を受信する入力バッファ１０１と、入力バッファ１０１から出力される差動出力信号を増幅する１０Ｇｂｐｓ用アンプ１１０と、アンプ１１０から出力される差動出力信号を遮断して無信号出力状態にするか又はアンプ１１０から出力される差動出力信号をそのまま出力する１０Ｇｂｐｓ用スケルチ回路１２０と、入力バッファ１０１から出力される差動出力信号を増幅する１Ｇｂｐｓ用アンプ１３０と、アンプ１３０から出力される差動出力信号を遮断して無信号出力状態にするか又はアンプ１３０から出力される差動出力信号をそのまま出力する１Ｇｂｐｓ用スケルチ回路１４０と、スケルチ回路１２０から出力される差動出力信号を１０Ｇｂｐｓ用信号出力端子１７０に出力する１０Ｇｂｐｓ用出力バッファ１５０と、スケルチ回路１４０から出力される差動出力信号を１Ｇｂｐｓ用信号出力端子１８０に出力する１Ｇｂｐｓ用出力バッファ１６０と、入力バッファ１０１の出力信号が基準レベルよりも小さいか否かを検出するＬＯＳ検出回路２００とを備えている。

スケルチ回路１２０は、１０Ｇｂｐｓ用スケルチ制御信号入力端子１２５から入力されるディジタル制御信号に応じて、アンプ１１０の出力信号の通過または遮断を制御する。同様に、スケルチ回路１４０は、１Ｇｂｐｓ用スケルチ制御信号入力端子１４５から入力されるディジタル制御信号に応じて、アンプ１３０の出力信号の通過または遮断を制御する。本実施の形態では、入力端子１２５と１４５に“Ｈ”が入力された時に、スケルチ状態、すなわち受信信号が遮断されるものとする。

ＬＯＳ検出回路２００は、入力バッファ１０１の出力信号の振幅を検出し、この入力バッファ１０１の出力信号の振幅があらかじめ定められた基準振幅以下か否かを示すＬＯＳ信号２１０をＬＯＳ信号出力端子２１５から２値のディジタル信号で出力する。本実施の形態では、入力バッファ１０１の出力信号の振幅が基準振幅以下になったとき、ＬＯＳ信号出力端子２１５から“Ｈ”が出力されるものとする。

ゲート回路は、一方の入力端子にＬＯＳ信号２１０が入力され、他方の入力端子にＬＯＳ信号２１０による制御を有効または無効にする２値のディジタル制御信号であるＬＯＳ有効無効制御信号３１０が入力されるＡＮＤゲート４００と、一方の入力端子に現在の受信信号のレートを示すレートセレクト信号５００が入力され、他方の入力端子にレートセレクト信号５００による制御を有効または無効にする２値のディジタル制御信号であるレートセレクト有効無効制御信号５２０が入力されるＡＮＤゲート６００と、レートセレクト信号５００を論理反転するインバータ６２０と、一方の入力端子にレートセレクト有効無効制御信号５２０が入力され、他方の入力端子にインバータ６２０の出力信号５１０が入力されるＡＮＤゲート６１０と、一方の入力端子にＡＮＤゲート６００の出力信号５３０が入力され、他方の入力端子にＡＮＤゲート４００の出力信号４１０が入力されるＯＲゲート６３０と、一方の入力端子にＡＮＤゲート６１０の出力信号５４０が入力され、他方の入力端子にＡＮＤゲート４００の出力信号４１０が入力されるＯＲゲート６４０とを備えている。

後段のディジタル制御ＬＳＩ（不図示）は、現在の受信信号のレートを示すレートセレクト信号５００を２値のディジタル信号で出力する。本実施の形態では、１０Ｇｂｐｓのときに“Ｈ”のレートセレクト信号５００が入力され、１Ｇｂｐｓのときに“Ｌ”のレートセレクト信号５００が入力されるものとする。なお、本実施の形態のデュアルレート受信回路の前段には、上述のように受光素子とＴＩＡとが設けられ、ＴＩＡから出力された受信信号が信号入力端子１０２に入力される。

さらに、ゲート回路には、ＬＯＳ信号２１０による制御を有効または無効にする２値のディジタル制御信号であるＬＯＳ有効無効制御信号３１０と、レートセレクト信号５００による制御を有効または無効にする２値のディジタル制御信号であるレートセレクト有効無効制御信号５２０とが外部から与えられる。本実施の形態では、ＬＯＳ有効無効制御信号３１０が“Ｈ”のときＬＯＳ信号２１０による制御が有効になり、ＬＯＳ有効無効制御信号３１０が“Ｌ”のときＬＯＳ信号２１０による制御が無効になり、また、レートセレクト有効無効制御信号５２０が“Ｈ”のときレートセレクト信号５００による制御が有効になり、レートセレクト有効無効制御信号５２０が“Ｌ”のときレートセレクト信号５００による制御が無効になるものとして説明する。

ＡＮＤゲート４００は、ＬＯＳ信号２１０とＬＯＳ有効無効制御信号３１０との論理積をとり、この論理積の結果を制御信号４１０として出力する。すなわち、ＬＯＳ有効無効制御信号３１０が“Ｈ”のときにはＬＯＳ信号２１０に従って制御信号４１０の“Ｈ”／“Ｌ”が決定されるが、ＬＯＳ有効無効制御信号３１０が“Ｌ”のときには制御信号４１０は常に“Ｌ”となり、ＬＯＳ信号２１０による制御が無効になる。

一方、ＡＮＤゲート６００は、レートセレクト信号５００とレートセレクト有効無効制御信号５２０との論理積をとり、この論理積の結果を制御信号５３０として出力する。ＡＮＤゲート６１０は、レートセレクト信号５００をインバータ６２０で論理反転した信号５１０とレートセレクト有効無効制御信号５２０との論理積をとり、この論理積の結果を制御信号５４０として出力する。この論理演算により、レートセレクト有効無効制御信号５２０が“Ｈ”のときレートセレクト信号５００が“Ｈ”であれば制御信号５３０は“Ｈ”、制御信号５４０は“Ｌ”となり、レートセレクト有効無効制御信号５２０が“Ｈ”のときレートセレクト信号５００が“Ｌ”であれば制御信号５３０は“Ｌ”、制御信号５４０は“Ｈ”となり、レートセレクト信号５００による制御が有効になる。レートセレクト有効無効制御信号５２０が“Ｌ”のときには制御信号５３０，５４０は常に“Ｌ”になり、レートセレクト信号５００による制御が無効になる。

ＯＲゲート６３０は、制御信号４１０と制御信号５３０との論理和をとり、この論理和の結果を１Ｇｂｐｓ用スケルチ制御信号８００として出力する。同様に、ＯＲゲート６４０は、制御信号４１０と制御信号５４０との論理和をとり、この論理和の結果を１０Ｇｂｐｓ用スケルチ制御信号８１０として出力する。
以上述べた制御論理を真理値表を用いて表すと表１のようになる。

表１によると、以下のようになる。
（１）通常モード時（ＬＯＳ有効無効制御信号３１０とレートセレクト有効無効制御信号５２０が共に“Ｈ”）に、入力バッファ１０１の出力振幅が基準振幅より大となる信号を受信している場合には（ＬＯＳ信号２１０が“Ｌ”）、現在の受信信号のレートと異なるレート用のスケルチ制御信号（８００又は８１０）が“Ｈ”になって、このレート用の出力がスケルチ回路（１２０または１４０）によって遮断されてスケルチ状態になる。例えば、レートセレクト信号５００が“Ｌ”、すなわち現在の受信信号のレートが１Ｇｂｐｓであれば、１Ｇｂｐｓ用スケルチ制御信号８００が“Ｌ”、１０Ｇｂｐｓ用スケルチ制御信号８１０が“Ｈ”になり、スケルチ回路１２０が１０Ｇｂｐｓ用出力を遮断する。

（２）通常モード時に、入力バッファ１０１の出力振幅が基準振幅以下となる信号を受信している場合には（ＬＯＳ信号２１０が“Ｈ”）、１Ｇｂｐｓ用スケルチ制御信号８００と１０Ｇｂｐｓ用スケルチ制御信号８１０が共に“Ｈ”になり、スケルチ回路１２０が１０Ｇｂｐｓ用出力を遮断し、スケルチ回路１４０が１Ｇｂｐｓ用出力を遮断して、両方の出力がスケルチ状態になる。

（３）テストモードであるＬＯＳ信号無効モード（ＬＯＳ有効無効制御信号３１０が“Ｌ”、レートセレクト有効無効制御信号５２０が“Ｈ”）では、入力バッファ１０１の出力振幅が基準振幅以下となる信号を受信しても、現在の受信信号のレート用のスケルチ制御信号は“Ｌ”を維持し、現在の受信信号のレート用の出力はスケルチ状態にならない。

（４）テストモードであるレートセレクト無効モード（ＬＯＳ有効無効制御信号３１０が“Ｈ”、レートセレクト有効無効制御信号５２０が“Ｌ”）では、入力バッファ１０１の出力振幅が基準振幅より大となる信号を受信している場合（ＬＯＳ信号２１０が“Ｌ”）、現在の受信信号のレートに関係なく、１Ｇｂｐｓ用、１０Ｇｂｐｓ用の両方の出力がスケルチ状態にならない。

（５）ＬＯＳ信号無効モードとレートセレクト無効モードが共にオン（ＬＯＳ有効無効制御信号３１０とレートセレクト有効無効制御信号５２０が共に“Ｌ”）のときは、ＬＯＳ信号２１０およびレートセレクト信号５００の状態に関係なく、１Ｇｂｐｓ用、１０Ｇｂｐｓ用の両方の出力がスケルチ状態にならない。

以上のように、本実施の形態では、通常モード時にはＬＯＳ信号２１０とレートセレクト信号５００とに応じてスケルチ制御信号８００，８１０を生成し、テストモード時には、ＬＯＳ信号２１０によるスケルチ制御とレートセレクト信号５００によるスケルチ制御のうち少なくとも一方を無効にしたスケルチ制御信号８００，８１０を生成するゲート回路を設け、スケルチ回路１２０，１４０を制御することにより、受信信号のレートに対応した側の信号出力端子だけからデータを出力する機能と、無信号時にノイズが出力されるのを防ぐ機能を保持したまま、システムのテスト等の場合には、ＬＯＳ信号２１０によるスケルチ制御とレートセレクト信号５００によるスケルチ制御のうち少なくとも一方を簡便に無効にすることができるので、必要に応じて様々なスケルチ制御を行うことができ、テストの簡便性とシステムのメンテナンス性を向上させることができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図２は本発明の第２の実施の形態に係るデュアルレート受信回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。ＬＡ１００の構成は、第１の実施の形態と同じである。

本実施の形態のゲート回路は、一方の入力端子にＬＯＳ信号２１０が入力され、他方の入力端子にＬＯＳ有効無効制御信号３１０が入力されるＮＡＮＤゲート４０１と、一方の入力端子にレートセレクト信号５００が入力され、他方の入力端子にレートセレクト有効無効制御信号５２０が入力されるＮＡＮＤゲート６０１と、両方の入力端子にレートセレクト信号５００が入力され、レートセレクト信号５００を論理反転するＮＡＮＤゲート６２１と、一方の入力端子にレートセレクト有効無効制御信号５２０が入力され、他方の入力端子にＮＡＮＤゲート６２１の出力信号５１１が入力されるＮＡＮＤゲート６１１と、一方の入力端子にＮＡＮＤゲート６０１の出力信号５３１が入力され、他方の入力端子にＮＡＮＤゲート４０１の出力信号４１１が入力されるＮＡＮＤゲート６３１と、一方の入力端子にＮＡＮＤゲート６１１の出力信号５４１が入力され、他方の入力端子にＮＡＮＤゲート４０１の出力信号４１１が入力されるＮＡＮＤゲート６４１とを備えている。

本実施の形態の制御論理は、第１の実施の形態の表１に示したとおりである。第１の実施の形態では、ＡＮＤゲートとＯＲゲートを用いた回路を示したが、本実施の形態では第１の実施の形態と同じ論理をＮＡＮＤゲートのみを用いて実現することができる。このように、本実施の形態では、使用するゲートをＮＡＮＤゲートのみにすることができ、第１の実施の形態と比較してコストを低減することができる。

本発明は、光通信システムの受信機等に使用されるデュアルレート受信回路に適用することができる。

１００…デュアルレート対応リミッティングアンプ、１０１…入力バッファ、１０２…信号入力端子、１１０…１０Ｇｂｐｓ用アンプ、１２０…１０Ｇｂｐｓ用スケルチ回路、１２５…１０Ｇｂｐｓ用スケルチ制御信号入力端子、１３０…１Ｇｂｐｓ用アンプ、１４０…１Ｇｂｐｓ用スケルチ回路、１４５…１Ｇｂｐｓ用スケルチ制御信号入力端子、１５０…１０Ｇｂｐｓ用出力バッファ、１６０…１Ｇｂｐｓ用出力バッファ、１７０…１０Ｇｂｐｓ用信号出力端子、１８０…１Ｇｂｐｓ用信号出力端子、２００…ＬＯＳ検出回路、２１０…ＬＯＳ信号、２１５…ＬＯＳ信号出力端子、３１０…ＬＯＳ有効無効制御信号、４００，６００，６１０…ＡＮＤゲート、４０１，６０１，６１１，６２１，６３１，６４１…ＮＡＮＤゲート、５００…レートセレクト信号、５２０…レートセレクト有効無効制御信号、６２０…インバータ、６３０，６４０…ＯＲゲート、８００…１Ｇｂｐｓ用スケルチ制御信号、８１０…１０Ｇｂｐｓ用スケルチ制御信号。

Claims

時分割された２つの異なるデータレートの信号を受信するデュアルレート受信回路において、
信号入力端子に入力される受信信号を入力とする、第１のレートの信号増幅用の第１のアンプと、
前記受信信号を入力とする、第２のレートの信号増幅用の第２のアンプと、
第１のスケルチ制御信号に応じて、前記第１のアンプの出力信号を遮断してスケルチ状態にするかまたは前記第１のアンプの出力信号を第１のレート用の信号出力端子に出力する第１のスケルチ回路と、
第２のスケルチ制御信号に応じて、前記第２のアンプの出力信号を遮断してスケルチ状態にするかまたは前記第２のアンプの出力信号を第２のレート用の信号出力端子に出力する第２のスケルチ回路と、
前記受信信号の振幅があらかじめ定められた基準振幅以下か否かを示すＬＯＳ信号を出力する検出回路と、
通常モード時には、前記ＬＯＳ信号と、外部から入力される、現在の受信信号のレートを示すレートセレクト信号とに応じて前記第１、第２のスケルチ制御信号を生成し、テストモード時には、前記ＬＯＳ信号によるスケルチ制御と前記レートセレクト信号によるスケルチ制御のうち少なくとも一方を無効にした前記第１、第２のスケルチ制御信号を生成するゲート回路とを備えることを特徴とするデュアルレート受信回路。
請求項１記載のデュアルレート受信回路において、
前記ゲート回路は、前記ＬＯＳ信号と外部から入力されるＬＯＳ有効無効制御信号との論理積の結果を基に前記第１、第２のスケルチ制御信号を生成することにより、前記ＬＯＳ有効無効制御信号に応じて、前記ＬＯＳ信号によるスケルチ制御を有効または無効にすることを選択可能としたことを特徴とするデュアルレート受信回路。
請求項２記載のデュアルレート受信回路において、
前記ゲート回路は、通常モード時に前記受信信号の振幅が基準振幅より大の場合には、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、通常モード時に前記受信信号の振幅が基準振幅以下の場合には、前記第１、第２のレート用の出力信号が共にスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、前記ＬＯＳ有効無効制御信号によって前記ＬＯＳ信号によるスケルチ制御を無効にするテストモード時には、前記ＬＯＳ信号の状態と無関係に、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成することを特徴とするデュアルレート受信回路。
請求項１記載のデュアルレート受信回路において、
前記ゲート回路は、前記レートセレクト信号と外部から入力されるレートセレクト有効無効制御信号との論理積の結果を基に前記第１、第２のスケルチ制御信号を生成することにより、前記レートセレクト有効無効制御信号に応じて、前記レートセレクト信号によるスケルチ制御を有効または無効にすることを選択可能としたことを特徴とするデュアルレート受信回路。
請求項４記載のデュアルレート受信回路において、
前記ゲート回路は、通常モード時に前記受信信号の振幅が基準振幅より大の場合には、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、通常モード時に前記受信信号の振幅が基準振幅以下の場合には、前記第１、第２のレート用の出力信号が共にスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、前記レートセレクト有効無効制御信号によって前記レートセレクト信号によるスケルチ制御を無効にするテストモード時には、前記受信信号の振幅が基準振幅より大の場合に前記第１、第２のレート用の出力信号がスケルチ状態にならないよう前記第１、第２のスケルチ制御信号を生成することを選択可能としたことを特徴とするデュアルレート受信回路。
請求項１記載のデュアルレート受信回路において、
前記ゲート回路は、前記ＬＯＳ信号と外部から入力されるＬＯＳ有効無効制御信号との論理積の結果と、前記レートセレクト信号と外部から入力されるレートセレクト有効無効制御信号との論理積の結果との論理和をとることにより、前記第１、第２のスケルチ制御信号を生成することを特徴とするデュアルレート受信回路。
請求項６記載のデュアルレート受信回路において、
前記ゲート回路は、通常モード時に前記受信信号の振幅が基準振幅より大の場合には、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、通常モード時に前記受信信号の振幅が基準振幅以下の場合には、前記第１、第２のレート用の出力信号が共にスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、前記ＬＯＳ有効無効制御信号によって前記ＬＯＳ信号によるスケルチ制御を無効にするテストモード時には、前記ＬＯＳ信号の状態と無関係に、現在の受信信号のレートと異なるレート用の出力信号がスケルチ状態になるよう前記第１、第２のスケルチ制御信号を生成し、前記レートセレクト有効無効制御信号によって前記レートセレクト信号によるスケルチ制御を無効にするテストモード時には、前記受信信号の振幅が基準振幅より大の場合に前記第１、第２のレート用の出力信号がスケルチ状態にならないよう前記第１、第２のスケルチ制御信号を生成し、前記ＬＯＳ有効無効制御信号および前記レートセレクト有効無効制御信号によって前記ＬＯＳ信号および前記レートセレクト信号によるスケルチ制御を無効にするテストモード時には、前記第１、第２のレート用の出力信号がスケルチ状態にならないよう前記第１、第２のスケルチ制御信号を生成することを特徴とするデュアルレート受信回路。
請求項６または７記載のデュアルレート受信回路において、
前記ゲート回路は、
一方の入力端子に前記ＬＯＳ信号が入力され、他方の入力端子に前記ＬＯＳ有効無効制御信号が入力される第１のＡＮＤゲートと、
一方の入力端子に前記レートセレクト信号が入力され、他方の入力端子に前記レートセレクト有効無効制御信号が入力される第２のＡＮＤゲートと、
前記レートセレクト信号を論理反転するインバータと、
一方の入力端子に前記レートセレクト有効無効制御信号が入力され、他方の入力端子に前記インバータの出力信号が入力される第３のＡＮＤゲートと、
一方の入力端子に前記第２のＡＮＤゲートの出力信号が入力され、他方の入力端子に前記第１のＡＮＤゲートの出力信号が入力され、前記第１のスケルチ制御信号を出力する第１のＯＲゲートと、
一方の入力端子に前記第３のＡＮＤゲートの出力信号が入力され、他方の入力端子に前記第１のＡＮＤゲートの出力信号が入力され、前記第２のスケルチ制御信号を出力する第２のＯＲゲートとから構成されることを特徴とするデュアルレート受信回路。
請求項８記載のデュアルレート受信回路において、
前記ＡＮＤゲートと前記ＯＲゲートの代わりに、ＮＡＮＤゲートを用いることを特徴とするデュアルレート受信回路。