CN116961630A - 一种高频差分时钟电路及电子设备 - Google Patents
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Abstract
本发明公开了一种高频差分时钟电路及电子设备，涉及集成电路技术领域，其技术方案要点是：单端到差分电路，用于将接收到的单时钟信号生成第一差分时钟信号；驱动可控缓冲器，用于调节第一差分时钟信号的占空比后输出第二差分时钟信号；时钟偏移调节电路，用于调节第二差分时钟信号的时钟偏移后输出第三差分时钟信号；低通滤波器，用于采集第三差分时钟信号的占空比信息；基准电压生成电路，用于产生基准电压；运算放大器，用于将经占空比信息转换后的采样电压与基准电压进行比较，并反馈调控驱动可控缓冲器的驱动能力。本发明可以对信号的占空比进行精准调控，时钟路径无需引入大量电容，集成电路的占用面积更小，可以实现高频率的时钟调节。
Description
技术领域
本发明涉及集成电路技术领域，更具体地说，它涉及一种高频差分时钟电路及电子设备。
背景技术
在时序电路中，时钟信号对整个电路起着至关重要的作用。时钟信号通常由PLL(锁相环)等时钟发生电路生成，然后提供给各个模块使用。但是时钟在传输到各个模块的过程中，由于传输路径的寄生参数，以及周围环境的干扰，信号到达接收端的时候占空比(Duty)和时钟偏移(Skew)会恶化。如图1所示，CLKP/CLKN是时钟电路产生的一对差分时钟信号，理想状态下各个时钟的周期T相等，CLKP和CLKN极性相反即相位相差180°，CLKP的上升沿与CLKN的下降沿的时钟偏移量为0，且时钟信号的高低电平时间相等即占空比Duty为0.5。但是经过传输路径后，由于传输路径上的干扰及传输路径的不匹配等原因，到达接收端的实际时钟信号CLKP1和CLKP2的相对位置发生了偏移即时钟偏移量恶化，占空比Duty也不再是0.5。
作为接收端，一个特性好的输入时钟是设计品质的基本保证。为解决上述问题，传统技术中通过提高信号发生端(即信号源)的输出特性，在信号发生端产生一个时钟偏移量小，占空比准确且抗干扰能力强的信号；同时对传输路径做信号屏蔽等抗干扰处理，以及尽可能的去匹配差分时钟，从而保证差分特性。但在时钟频率较高时，传输路径较小的寄生干扰也会对时钟信号产生较大的影响，况且差分传输路径(尤其是较长路径)不可能做到绝对的相同或者说做到绝对相同代价很大(比如面积增大等)，所以从信号源传输到接收端的过程中，特性的恶化是很难完全避免的。
为此，现有技术中记载有将单信号转换为差分信号，通过采样和比较得到的占空比信息，利用负反馈的原理，调节信号的比特位来改变接入电路中的电容量来调节Duty。然而，由于改变接入电路中的电容量是通过改变接入电路中的电容数量来实现的，由于接入电路中的电容量并不能达到连续性改变，其调节灵敏度和精度低；同时，时钟路径上引入大量电容，不仅集成电路的占用面更大，且难以实现高频率的时钟调节。因此，如何研究设计一种能够克服上述缺陷的高频差分时钟电路是我们目前急需解决的问题。
发明内容
为解决现有技术中的不足，本发明的目的是提供一种高频差分时钟电路及电子设备，通过电流调节MOS管驱动，可以对信号的占空比进行精准调控，时钟路径无需引入大量电容，集成电路的占用面积更小，可以实现高频率的时钟调节。
本发明的上述技术目的是通过以下技术方案得以实现的：
第一方面，提供了一种高频差分时钟电路，包括：
单端到差分电路，用于将接收到的单时钟信号生成第一差分时钟信号；
驱动可控缓冲器，用于通过电流调节MOS管驱动的方式调节第一差分时钟信号的占空比后输出第二差分时钟信号；
时钟偏移调节电路，用于调节第二差分时钟信号的时钟偏移后输出第三差分时钟信号；
低通滤波器，用于采集第三差分时钟信号的占空比信息；
基准电压生成电路，用于产生基准电压；
运算放大器，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器的驱动能力。
进一步的，所述单端到差分电路包括：
差分时钟偏移调整结构，由第二反相器B2和第三反相器B3反向并接构成；
上支路，由传输门S和第二缓冲器A2串联连接组成；
下支路，由第一反相器B1和第三缓冲器A3串联连接组成；
其中，单时钟信号经第一缓冲器A1后输入到上支路和下支路，生成第一差分时钟信号。
进一步的，所述驱动可控缓冲器由两个缓冲单元组成，每一个所述缓冲单元均包括缓冲器以及MOS管M15-M18。
进一步的，所述运算放大器为双端输入双端输出的差分放大器。
进一步的，所述运算放大器包括输入级放大器和第二级放大器；
其中，输入级放大器为NMOS输入对的基本差分放大器，基本差分放大器将收到的信号放大后输出给第二级放大器；
第二级放大器为二极管连接的PMOS做负载的差分放大器和电流镜，第二级放大器将电压信号转换成电流信号。
进一步的，所述时钟偏移调节电路包括：
差分时钟偏移调整结构，由第四反相器B4和第五反相器B5反向并接构成；
第一支路，由第四缓冲器A4和第五缓冲器A5串联连接组成；
第二支路，由第六缓冲器A6和第七缓冲器A7串联连接组成。
进一步的，所述低通滤波器为由RC组成的LPF低通滤波电路。
第二方面，提供了一种高频差分时钟电路，包括：
驱动可控缓冲器，用于通过电流调节MOS管驱动的方式调节单时钟信号的占空比后输出第一时钟信号；
单端到差分电路，用于将接收到的第一时钟信号生成第四差分时钟信号；
低通滤波器，用于采集第一时钟信号的占空比信息；
基准电压生成电路，用于产生基准电压；
运算放大器，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器的驱动能力。
第三方面，提供了一种电子设备，包括至少一个如第一方面所述的一种高频差分时钟电路。
第四方面，提供了一种电子设备，包括至少一个如第二方面所述的一种高频差分时钟电路。
与现有技术相比，本发明具有以下有益效果：
1、本发明所提供的的一种高频差分时钟电路，通过电流调节MOS管驱动，可以对信号的占空比进行精准调控，时钟路径无需引入大量电容，集成电路的占用面积更小，可以实现高频率的时钟调节，有效解决了时钟传输到接收端特性恶化的问题，在不改变时钟频率的前提下，为高频时序电路设计者提供了更加优秀的时钟信号，为高频时序电路的设计提供了有力条件；
2、本发明通过时钟偏移调节电路对经过占空比调节后的信号进行时钟偏移调节，可以有效消除驱动可控缓冲器所带来的调节误差，且相比于以往电容调节方式而言，能够适应正弦波信号或类正弦波信号，且实现对波信号的波形形态、占空比以及电压幅值的调整，适用范围更广；
3、本发明通过负反馈方式来灵活调整驱动可控缓冲器的驱动能力，能够控制静态工作电流，系统占空比达到稳定的时间可调整；
4、本发明针对一对差分时钟信号，设置有两个调节负反馈环路，分别调节差分时钟的同相时钟和反向时钟，精度更高；
5、本发明可以通过控制差分放大器的基准电流，加快整个系统达到稳定输出的状态所需要的时间。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1现有技术中差分时钟信号的示意图；
图2是本发明实施例1中的工作原理图；
图3是本发明实施例1中的电路图；
图4是本发明实施例1中运算放大器的电路图；
图5是本发明实施例1中单环路的电路图；
图6是本发明实施例1中时钟信号的偏移调整示意图，a为时钟信号，b为第一差分时钟信号；
图7是本发明实施例1中占空比调整波形示意图；
图8是本发明实施例1中不同控制信号的稳定时间对比图；
图9是本发明实施例1中不同控制信号的后续稳定情况示意图；
图10是本发明实施例1中波信号调整的效果示意图；
图11是本发明实施例2中的电路原理图；
图12是本发明实施例中电路符号对比图。
附图中标记及对应的零部件名称：
1、单端到差分电路；2、驱动可控缓冲器；3、时钟偏移调节电路；4、低通滤波器；5、基准电压生成电路；6、运算放大器。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1：一种高频差分时钟电路，如图2与图3所示，包括单端到差分电路1、驱动可控缓冲器2、时钟偏移调节电路3、低通滤波器4、基准电压生成电路5和运算放大器6。
其中，单端到差分电路1，用于将接收到的单时钟信号生成第一差分时钟信号，第一差分时钟信号传输至驱动可控缓冲器2；驱动可控缓冲器2，用于通过电流调节MOS管驱动的方式调节第一差分时钟信号的占空比后输出第二差分时钟信号，第二差分时钟信号传输至时钟偏移调节电路3；时钟偏移调节电路3，用于调节第二差分时钟信号的时钟偏移后输出第三差分时钟信号，第三差分时钟信号传输至接收端；低通滤波器4，用于采集第三差分时钟信号的占空比信息，并将占空比信息转换成电压后传输至基准电压生成电路5；基准电压生成电路5，用于产生基准电压；运算放大器6，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器2的驱动能力。
如图3与图12所示，单端到差分电路1包括差分时钟偏移调整结构、上支路和下支路。差分时钟偏移调整结构由第二反相器B2和第三反相器B3反向并接构成；上支路由传输门S和第二缓冲器A2串联连接组成；下支路由第一反相器B1和第三缓冲器A3串联连接组成；其中，单时钟信号经第一缓冲器A1后输入到上支路和下支路，生成第一差分时钟信号。
驱动可控缓冲器2由两个缓冲单元组成，每一个缓冲单元均包括缓冲器以及MOS管M15-M18。
驱动可控的缓冲器主要通过调节M15-M18的电流来实现，M15和M18的漏极，分别连接到差分放大器的反向输出端和正向输出端。即M15和M18的变化方向是相反的。当第一差分信号占空比是0.5时，M15，M17的电流相等，上方的PMOS和下方的NMOS驱动能力相同。
当第一差分信号的占空比大于0.5时，受到差分放大器的控制，M15的电流减小，和M15组成电流镜的M16电流也减小，相反M17，M18的电流增大，即上方PMOS驱动减弱，下方NMOS驱动增强，调节占空比减小。
反之，当第一差分信号的占空比小于0.5时，受到差分放大器的控制，M15，M16电流增大，M17，M18的电流减小，即上方PMOS驱动增强，下方NMOS驱动减弱，调节占空比增大。
时钟偏移调节电路3包括差分时钟偏移调整结构、第一支路和第二支路，差分时钟偏移调整结构由第四反相器B4和第五反相器B5反向并接构成；第一支路，由第四缓冲器A4和第五缓冲器A5串联连接组成；第二支路，由第六缓冲器A6和第七缓冲器A7串联连接组成。
如图4、图5和图12所示，运算放大器6为双端输入双端输出的差分放大器，其中VINP为同相输入端，VINN为反相输入端，OUTP为同相输出端，OUTN为反相输出端，IREF是由基准电流源模块提供的基准电流。IREFSW<1：0>为2Bit控制信号，该信号控制电流调整单元I6_0_1电流镜的个数从而控制流过M2的电流大小，从而控制差分放大器的尾电流源电流的大小。其中运算放大器6中I6_0的反相输出端连接驱动可控缓冲器2中PMOS的漏极，同相输出端连接驱动可控缓冲器2中NMOS的漏极。需要说明的是，I6_1与I6_0的连接原理相同。
运算放大器6由三个部分组成：偏置电流生成单元、输入级放大器和第二级放大器。偏置电流部分由端子IREF，IREFSW<1：0>，MOS管M0、M1、M2以及电流调整单元I6_0_1组成。由外部提供的参考电流值大小为Iref，通过端子IREF流过M0。M0、M1组成的电流镜将流过M0的电流Iref以一定的倍数复制到M1，M2的电流为M1的电流和电流调整单元I6_0_1的电流的和。通过控制IREFSW<1：0>可以控制电流调整单元I6_0_1的电流大小，从而控制流过M2的电流。M2和M5，M13构成电流镜为放大器提供偏置电流。
电流调整单元I6_0_1原理是：当SW信号为低时传输开关关闭，MP1打开，MP2的栅极连接到VDD，所以MP2关闭；当SW信号为高时传输开关打开，MP1关闭，MP2与M0构成电流镜，复制M1的电流，电流流过M2。
输入级放大器为NMOS输入对的基本差分放大器，将就收到的信号放大后输出给下一级放大器，第二级放大器为二极管连接的PMOS做负载的差分放大器和电流镜，这一级将电压信号转换成电流信号。电流的大小由偏置电流决定，偏置电流即流过M2的总电流越大，放大器的转换速率越快，可控缓冲器的静态工作电流越大，系统输出达到稳定速度越快，调节占空比到稳定状态的时间就越短，所以可以调节设定IREFSW<1：0>来调节占空比达到稳定的时间。
当IREFSW<1:0>＝2b’00时，电流调整单元全部关闭的电流为0，此时流过M2的电流最小等于流过M1的电流。此时与M2组成电流镜的尾电流源M5，M13的电流最小，转换速率最小。M13的电流大小决定M9和M14的电流大小。M9和M14又分别决定可控缓冲器中M17，M18和M15，M16的电流，即驱动可控缓冲器的转换速率也被M2控制，在IREFSW<1:0>＝2b’00时最小，系统达到稳定输出所需时间最长。
当IREFSW<1:0>＝2b’01时，电流调整单元第一部分打开与M0组成电流镜，此时流过M2的电流等于流过M1的电流加上流过I6_0_1的电流。此时与M2电流增大，放大器转和驱动可控缓冲器换速率增快，系统达到稳定输出所需时间相对变短。
当IREFSW<1:0>＝2b’10时，电流调整单元第一部分和第二部分同时打开与M0组成电流镜，此时流过M2的电流等于流过M1的电流加上流过I6_0_1的电流。此时与M2电流进一步增大，放大器转和驱动可控缓冲器换速率进一步增快，系统达到稳定输出所需时间更短。
当IREFSW<1:0>＝2b’11时，电流调整单元三个部分同时打开与M0组成电流镜，此时流过M2的电流等于流过M1的电流加上流过I6_0_1的电流。此时与M2电流进最大，放大器转和驱动可控缓冲器换速率最快，系统达到稳定输出所需时间最短。
当VINP的电压大于VINN的电压时，同相输出端OUTP的电流增大，反相输出端OUTN的电流减小；反之当VINP的电压小于VINN的电压时，同相输出端OUTP的电流减小，反相输出端OUTN的电流增大。
如图6中的a所示，接收到的时钟信号时钟偏移较大，且在一定的时间里REFCKP和REFCKN不是反相的关系，已经不具备差分信号的特点。将REFCKP接入到CKIN，时钟信号通过缓冲器后分成两个支路，上支路通过由NMOS和PMOS组成的传输开关，方向不变，另一条通过反相器信号发生反相。传输开关和反相器的延迟量相等的话在CKP0和CKN0就会得到图6中b所示的波形；同理若将REFCLKN1接入到CKIN的话则会的到相位相反的波形。
图6中CKN0的高电平时间明显大于低电平时间即，Duty大于0.5，CKP0的Duty则小于0.5，和期待的时钟特性是不一样的，所以还需要进一步调整。Duty的调整则由Duty补正环路完成。Duty补正环路主要由基准电压生成电路5、低通滤波器4、运算放大器6和驱动可控缓冲器2组成。
在本实施例中，低通滤波器4为由RC组成的LPF低通滤波电路，通过调节RC的大小过滤掉高频成分后，一个电压幅值高电压为VDD，低电压为0(单位：V)，占空比Duty为d的高频时钟信号，在IN通过RC低通滤波器4到达OUT的时候的电压值Vout如下：Vout＝VDD*d。
例如Duty＝0.5时，Vout＝VDD*0.5；Duty＝0.6时，Vout＝VDD*0.6，以此类推。
从公式可以看出在时钟信号的幅值一定的时候，Vout与时钟的Duty成正比，即Vout的电压值也就可以表征Duty的大小。利用高频时钟通过LPF的这一特性实现对时钟Duty的采样。
接下来将采样到的电压与参考电压进行比较，判断Duty的大小，从而进一步调节Duty的大小。如图5与图7所示，图5是Duty调整环路的一个环路，差动信号分别由两个相同结构的环路调节。
以一个环路为例，其中运算放大器6为双端输入双端输出运算放大器6。R2、R3构成分压电路，通过调节R2和R3的大小可以调节VREF的电压值。VREF＝R1/(R0+R1)，根据期待的Duty值来设定R2和R3的值。
如：期待的时钟Duty＝0.5时，将VREF设置为VREF＝0.5*VDD，即将电阻设置为R0＝R1。将VOUT与VREF进行比较。
若VOUT>VREF，即duty>0.5；若VOUT<VREF，则duty<0.5。
在运算放大器6的调节下：
CKP0是时钟信号，通过占空比调节模块和驱动后由端子CKOUTP输出。输出端的信号被RC滤波器采集，并且生成电压VOUT。VOUT作为反馈电压与参考电压VREF进行比较。
当反馈电压VOUT大于VREF时，说明输出时钟Duty大于0.5，反相输出端ON电流减小，从而使得M1，M2电流减小，同相输出端OP电流增大从而使得M3，M4电流增大。通过减小PMOS的驱动能力，增大NMOS的驱动能力，从而减小占空比。
当反馈电压VOUT小于VREF时，说明输出时钟Duty小于0.5，反相输出端ON电流增大，从而使得M1，M2电流增大，同相输出端OP电流减小从而使得M3，M4电流减小。通过增大PMOS的驱动能力，减小NMOS的驱动能力，从而增大占空比。
图7为单端输入时钟、差分时钟生成及Duty调整波形示意图，经过一段时间调节占空比趋于0.5。
如图8与图9所示，其横坐标为稳定时间，单位为纳秒；纵坐标为电压，单位为毫伏。在控制信号为IREFSW<1:0>＝1b’00时，在100纳秒内其始终处于失真状态；在控制信号为IREFSW<1:0>＝1b’01时，其在80纳秒过后趋于稳定；在控制信号为IREFSW<1:0>＝1b’10时，其在30纳秒过后趋于稳定；在控制信号为IREFSW<1:0>＝1b’11时，其在20纳秒过后趋于稳定。经本发明调控至稳定状态后，在后续一定时间内持续保持稳定。
此外，如图10所示，其横坐标为稳定时间，单位为纳秒；纵坐标为电压，单位为毫伏。从图中可知本发明不仅仅能够对波信号的占空比进行调整，还能对波形形态以及电压幅值进行调整。
实施例2：一种高频差分时钟电路，如图11所示，包括驱动可控缓冲器2、单端到差分电路1、低通滤波器4、基准电压生成电路5和运算放大器6。
其中，驱动可控缓冲器2，用于通过电流调节MOS管驱动的方式调节单时钟信号的占空比后输出第一时钟信号；单端到差分电路1，用于将接收到的第一时钟信号生成第四差分时钟信号；低通滤波器4，用于采集第一时钟信号的占空比信息；基准电压生成电路5，用于产生基准电压；运算放大器6，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器2的驱动能力。
需要说明的是，相比于实施例1中所记载的一种高频差分时钟电路，本实施例中的驱动可控缓冲器2仅采用一个缓冲单元，对应的运算放大器也仅仅采用一个运算单元。
工作原理：本发明通过电流调节MOS管驱动，可以对信号的占空比进行精准调控，时钟路径无需引入大量电容，集成电路的占用面积更小，可以实现高频率的时钟调节，有效解决了时钟传输到接收端特性恶化的问题，在不改变时钟频率的前提下，为高频时序电路设计者提供了更加优秀的时钟信号，为高频时序电路的设计提供了有力条件；此外，通过时钟偏移调节电路3对经过占空比调节后的信号进行时钟偏移调节，可以有效消除驱动可控缓冲器2调节占空比后所带来的时钟偏移，且相比于以往电容调节方式而言，能够适应正弦波信号或类正弦波信号，且实现对波信号的波形形态、占空比以及电压幅值的调整，适用范围更广；另外，通过调节放大器的偏置电流，能够调节放大器的转换速率和可控缓冲器的静态工作电流，从而使得整个系统输出时钟信号达到稳定输出的时间可调整。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种高频差分时钟电路，其特征是，包括：
单端到差分电路(1)，用于将接收到的单时钟信号生成第一差分时钟信号；
驱动可控缓冲器(2)，用于通过电流调节MOS管驱动的方式调节第一差分时钟信号的占空比后输出第二差分时钟信号；
时钟偏移调节电路(3)，用于调节第二差分时钟信号的时钟偏移后输出第三差分时钟信号；
低通滤波器(4)，用于采集第三差分时钟信号的占空比信息；
基准电压生成电路(5)，用于产生基准电压；
运算放大器(6)，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器(2)的驱动能力。
2.根据权利要求1所述的一种高频差分时钟电路，其特征是，所述单端到差分电路(1)包括：
差分时钟偏移调整结构，由第二反相器B2和第三反相器B3反向并接构成；
上支路，由传输门S和第二缓冲器A2串联连接组成；
下支路，由第一反相器B1和第三缓冲器A3串联连接组成；
其中，单时钟信号经第一缓冲器A1后输入到上支路和下支路，生成第一差分时钟信号。
3.根据权利要求1所述的一种高频差分时钟电路，其特征是，所述驱动可控缓冲器(2)由两个缓冲单元组成，每一个所述缓冲单元均包括缓冲器以及MOS管M15-M18。
4.根据权利要求1所述的一种高频差分时钟电路，其特征是，所述运算放大器(6)为双端输入双端输出的差分放大器。
5.根据权利要求4所述的一种高频差分时钟电路，其特征是，所述运算放大器(6)包括输入级放大器和第二级放大器；
其中，输入级放大器为NMOS输入对的基本差分放大器，基本差分放大器将收到的信号放大后输出给第二级放大器；
第二级放大器为二极管连接的PMOS做负载的差分放大器和电流镜，第二级放大器将电压信号转换成电流信号。
6.根据权利要求1所述的一种高频差分时钟电路，其特征是，所述时钟偏移调节电路(3)包括：
差分时钟偏移调整结构，由第四反相器B4和第五反相器B5反向并接构成；
第一支路，由第四缓冲器A4和第五缓冲器A5串联连接组成；
第二支路，由第六缓冲器A6和第七缓冲器A7串联连接组成。
7.根据权利要求1所述的一种高频差分时钟电路，其特征是，所述低通滤波器(4)为由RC组成的LPF低通滤波电路。
8.一种高频差分时钟电路，其特征是，包括：
驱动可控缓冲器(2)，用于通过电流调节MOS管驱动的方式调节单时钟信号的占空比后输出第一时钟信号；
单端到差分电路(1)，用于将接收到的第一时钟信号生成第四差分时钟信号；
低通滤波器(4)，用于采集第一时钟信号的占空比信息；
基准电压生成电路(5)，用于产生基准电压；
运算放大器(6)，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器(2)的驱动能力。
9.一种电子设备，其特征是，包括至少一个如权利要求1-7任意一项所述的一种高频差分时钟电路。
10.一种电子设备，其特征是，包括至少一个如权利要求8所述的一种高频差分时钟电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310948401.9A CN116961630A (zh) | 2023-07-31 | 2023-07-31 | 一种高频差分时钟电路及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310948401.9A CN116961630A (zh) | 2023-07-31 | 2023-07-31 | 一种高频差分时钟电路及电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116961630A true CN116961630A (zh) | 2023-10-27 |
Family
ID=88454490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310948401.9A Pending CN116961630A (zh) | 2023-07-31 | 2023-07-31 | 一种高频差分时钟电路及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116961630A (zh) |
-
2023
- 2023-07-31 CN CN202310948401.9A patent/CN116961630A/zh active Pending
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