JP2012044521A - コンパレータ回路およびそれを用いた試験装置 - Google Patents
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Abstract
【解決手段】コンパレータ100は、入力電圧VINと基準電圧VREFを比較する。入力段10は、差動増幅器を含む。遅延回路20は、入力段10の出力信号S1を調節可能に遅延させる。遅延補償回路30は、入力段10におけるオーバードライブ電圧VODに応じて、遅延回路20の遅延量を制御する。遅延補償回路30は、差動増幅器の出力電圧をオーバードライブ電圧VODを示す信号として利用し、遅延回路20の遅延量τを制御する。
【選択図】図2
Description
フィードフォワード制御には制御遅延が生ずる。制御遅延が大きい場合には、遅延量の補償が行われる可変遅延回路の前段に固定遅延回路を設けることにより、フィードフォワード制御を好適に行うことができる。
入力段の差動増幅器は、オーバードライブ電圧が大きいとき飽和領域で動作し、オーバードライブ電圧が小さいときにはリニア領域で動作する。差動増幅器の出力電圧、すなわち差動対とそれに対する負荷(たとえばカレントミラー負荷)との接続点の電圧に着目すると、飽和領域において一定(たとえば電源電圧)となり、リニア領域では入力電圧がゲイン倍された電圧が得られる。したがって差動増幅器の出力電圧を利用して、その変動とは逆特性を有するように遅延回路の遅延量を調節することにより、コンパレータ全体としての遅延時間分散を低減することができる。
この構成によれば、オーバードライブ電圧の変動の逆特性を有する遅延を与えることができる。
この態様によると、試験装置の時間分解能を高めることができる。
この態様によると、試験装置の時間分解能を高めることができる。
τDLY=τFIX+τVAR
で与えられる。
τCMP=f(VOD)
と表すことができる。この関数f(VOD)は、あらかじめシミュレーションあるいは実測によって取得することができる。
τ=τCMP+τDLY …(1)
で与えられる。コンパレータ100の遅延時間分散を抑制するためには、コンパレータ100の遅延量が一定であればよい。そこで遅延補償回路30は、コンパレータ100全体の遅延量τが一定値constとなるように、τDLYを調節する。
τDLY=const−τDLY …(2)
g(VOD)=const−f(VOD) …(3)
で与えられる。上述のように、関数f(VOD)は設計段階において取得可能であるから、式(3)を満たすような遅延量τDLYも、オーバードライブ電圧VODの関数として取得することができる。
より具体的には遅延補償回路30は、入力段10の差動増幅器の出力電圧を、オーバードライブ電圧VODを示す信号として利用し、遅延回路20の遅延量τDLYを制御する。
図5は、実施の形態に係るコンパレータ100を用いた試験装置2の構成を示すブロック図である。試験装置2は、コンパレータ100および時間デジタル変換器(Time to Digital Converter、以下TDCという)300を備える。
コンパレータ100aは、入力段10、遅延補償回路30aおよびA/Dコンバータ32を備える。遅延補償回路30aは、入力段10の遅延時間分散をキャンセルするために後段において与えるべき遅延量τDLYを示すアナログの制御電圧VCNTを出力する。このアナログ電圧VCNTは、図2において可変遅延回路24に入力される電圧に相当し、図3においてバイアストランジスタM21のゲートに入力される電圧に相当する。
Claims (7)
- 2つの入力電圧を比較するコンパレータであって、
差動増幅器を含む入力段と、
前記入力段の出力信号を調節可能に遅延させる遅延回路と、
前記入力段におけるオーバードライブ電圧に応じて、前記遅延回路の遅延量を制御する遅延補償回路と、
を備えることを特徴とするコンパレータ。 - 前記遅延回路は、
前記入力段の出力信号を固定的に遅延させる固定遅延回路と、
前記固定遅延回路の出力信号に、前記遅延補償回路による制御に応じた可変遅延を与える可変遅延回路と、
を備えることを特徴とする請求項1に記載のコンパレータ。 - 前記遅延補償回路は、前記差動増幅器の出力電圧を前記オーバードライブ電圧を示す信号として利用し、前記遅延量を制御することを特徴とする請求項1または2に記載のコンパレータ。
- 前記遅延補償回路は、
そのゲートに電源電圧が印加され、その第1端子に前記差動増幅器の出力電圧が印加される制御用トランジスタを含み、
前記可変遅延回路は、
そのゲートが前記制御用トランジスタの第2端子と接続され、その第1端子に電源電圧が印加されるバイアストランジスタと、
前記バイアストランジスタの第2端子と接地端子の間に設けられたインバータ型の遅延回路と、
を含むことを特徴とする請求項2に記載のコンパレータ。 - 入力信号を基準電圧と比較する請求項1から4のいずれかに記載のコンパレータと、
前記コンパレータの出力信号とストローブ信号の遷移タイミングの時間差を示すデジタル値を生成する時間デジタル変換器と、
を備えることを特徴とする試験装置。 - 請求項1から4のいずれかに記載のコンパレータを備えることを特徴とする試験装置。
- 入力信号を基準電圧と比較するコンパレータと、
前記コンパレータの出力信号とストローブ信号の遷移タイミングの時間差を示すデジタル値を生成する時間デジタル変換器と、
を備え、
前記コンパレータは、
前記入力信号および前記基準電圧が入力された差動増幅器を含む入力段と、
前記入力段におけるオーバードライブ電圧に応じて、前記デジタル値を補正する遅延補償回路と、
を含むことを特徴とする試験装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014050278A (ja) * | 2012-09-03 | 2014-03-17 | Cosel Co Ltd | スイッチング電源装置 |
CN112929026A (zh) * | 2021-01-18 | 2021-06-08 | 电子科技大学 | 一种基于可变比较器延时环路的saradc |
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-
2010
- 2010-08-20 JP JP2010185020A patent/JP2012044521A/ja active Pending
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