JP4102003B2 - 電気回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、ディジタル/アナログ変換器等に用いる電気回路に関する。
【0002】
【従来の技術】
添付図面の図1は、これまでに考えられた電流スイッチ式ディジタル/アナログ変換器(DAC)1の部分を示す。このDAC1は、n−ビットのディジタル入力ワードを、対応するアナログ出力信号に変換するように設計されている。
DAC1は、これに印加されるn−ビットのディジタル入力ワードそれぞれに対応する個々に2進で重みづけされた複数の電流源2l から2n を含んでいる。これら電流源はそれぞれ実質的に一定の電流を通過させる。異なる電流源を通過する電流の値は、ディジタル入力ワードの最下位ビットに対応する電流源2l が電流Iを流し、ディジタル入力ワードの次の最下位ビットに対応する電流源22が電流2Iを流し、以下変換器の連続した電流源が同様に電流を通過するように2進で重みづけされる。
【0003】
DAC1は、それぞれn個の電流源2l から2n に対応する複数の差動スイッチ回路4l 乃至4n を更に含んでいる。これら差動スイッチ回路4は、それぞれ対応する電流源2に接続され、電流源が生成する電流を変換器の第1接続ラインAに接続された第1端子、又は変換器の第2接続ラインBに接続された第2端子の何れかに切り替える。差動スイッチ回路はディジタル入力ワードの1ビットを受信(例えば、差動スイッチ回路4l は入力ワードの最下位ビットを受信)し、この受信ビットの値に従って第1又は第2端子の何れかを選択する。DACの第1出力電流IA は、差動スイッチ回路のそれぞれの第1端子に与えられた電流の和であり、そしてDAC1の第2出力電流IB は、差動スイッチ回路のそれぞれの第2端子に与えられた電流の和である。アナログ出力信号は、DAC1の第1出力電流IA が抵抗Rに吸込まれる(シンク)ことによって生ずる電圧VA と、第2出力電流IB が抵抗Rにシンクされることによって生ずる電圧VB との電圧差VA −VB である。
【0004】
図2は、図1のようなディジタル/アナログ変換器に用いるのに適したこれまでに考えられた形式の差動スイッチ回路を示す。
この差動スイッチ回路4は、第1及び第2のPMOS電界効果トランジスタ(FET)S1、S2を含んでいる。これらトランジスタS1、S2のそれぞれのソースは共通ノードTAILに接続され、この共通ノードには対応する電流源(図1の2l から2n ) が接続される。これらトランジスタS1、S2のそれぞれのドレインは、図1の各差動スイッチ回路の第1及び第2端子に対応する回路の第1及び第2出力ノードOUTA、OUTBにそれぞれ接続される。
【0005】
トランジスタS1、S2はそれぞれそのゲートに接続される駆動回路61 又は62 を有している。相補性入力信号IN、INBが、それぞれ駆動回路61 、62 に印加される。各駆動回路は受信した入力信号IN又はINBを一時的に記憶(バファ)し、且つ反転して関連するトランジスタS1又はS2に対するスイッチ信号SW1又はSW2を生成し、定常状態に於いてトランジスタS1、S2の一方をオンにし、他方をオフにする。例えば、図2自身に示すように、入力信号INがハイレベル(H)で、入力信号INBがローレベル(L)のとき、トランジスタS1に対するスイッチ信号SW1(ゲート駆動電圧)はローレベルLとなってトランジスタをオンし、トランジスタS2に対するスイッチ信号SW2(ゲート駆動電圧)はハイレベルHとなってトランジスタをオフする。従って、この状態では、共通ノードTAILに流れ込む全ての入力電流は、出力ノードOUTAに流れ、出力ノードOUTBには電流は流れない。
【0006】
【発明が解決しようとする課題】
トランジスタS1がオフとなり、トランジスタS2がオンとなるように図2の回路4の状態を変えたい場合には、入力信号INがHからLに変化すると同時に入力信号INBがLからHに変化するように、入力信号IN、INBに相補変化を同時に起こさせる。これら相補変化の結果として、トランジスタS1、S2は対称的に切り替えること、即ちトランジスタS1がオフとなると全く同じ瞬間にトランジスタS2がオンとなることが期待される。しかし、実際にはターンオン速度とターンオフ速度には、ある程度の非対称性が存在することは避けられない。このことは共通ノードTAILに瞬時的な異常(グリッチ)を起し、次いで回路の出力ノードの一方又は両方にグリッチを発生し、全てのスイッチが完全に切り替わるまでDACのアナログ出力に瞬時的誤差が発生する。アナログ出力信号に於けるこれらのグリッチはコード依存性であって、出力スペクトルに調波歪み又は非調和な突起(スパー)さえ発生させる。
【0007】
差動スイッチ回路のスイッチングに関連したグリッチのサイズは、入力信号IN、INBに於ける相補変化の対称性に依存するから、差動スイッチ回路へのこれら入力信号の発生及び送出を相互に同期するよう多くの注意が払われてきた。しかし実際には、たとえ入力信号が完全に対称であっても、入力信号からスイッチング信号を導く駆動回路61 、62 には、トランジスタS1、S2を実際に制御するスイッチング信号SW1、SW2を導くに当たって、どうしても非対称性が導入される。斯うした非対称性は個々の差動スイッチ回路の何れにも過渡的な出力電流歪みを発生する。更に、多重差動スイッチ回路を用いるDACでは、個々の回路に於いてスイッチング時間に変動が起こる。これらの変動はDACのスプリアスフリーの変動範囲(SFDR)(特定の帯域幅に関して、出力信号とピークスプリアス信号の間の実効振幅の差(dB表示))を低下させる。また、これら変動は、変換器のアナログ出力のコード依存性につながる。
【0008】
【課題を解決するための手段】
上記課題を解決するため、本発明による電気回路では、第1出力バッファ及び第2出力バッファと、第1出力ノード及び第2出力ノードと、前記第1出力ノードに接続された第1スイッチ手段と、前記第2出力ノードに接続された第2スイッチ手段と、前記第1出力ノード及び前記第2出力ノードの間に接続された電流−電圧変換手段とを備えることとした。
【0009】
そして、前記第1出力バッファは、第1トランジスタと、前記第1トランジスタに直列に接続される第2トランジスタを有し、前記第2出力バッファは、第3トランジスタと、前記第3トランジスタに直列に接続される第4トランジスタを有し、前記第1トランジスタと前記第3トランジスタは、第1共通ノードに接続され、前記第2トランジスタ及び前記第4トランジスタは、第2共通ノードに接続されることとし、さらに、前記第1出力ノードは、前記第1トランジスタ及び前記第2トランジスタの接続ノードに接続され、前記第2出力ノードは、前記第3トランジスタ及び前記第4トランジスタの接続ノードに接続されることとした。
【0010】
また、前記第1共通ノード又は前記第2共通ノードに接続された定電流源又はシンク手段を更に含め、前記電流−電圧変換手段は、第5トランジスタを有することとし、前記第2共通ノードは、第1抵抗手段によって基準電位ラインに接続されることとした。そして、前記第1トランジスタ及び前記第2トランジスタは、共通の第1ゲート電極を有し、前記第3トランジスタ及び前記第4トランジスタは、共通の第2ゲート電極を有し、前記第1ゲート電極には、第1制御信号が入力され、前記第2ゲート電極には、前記第1制御信号の反転信号である第2制御信号が入力されることとした。
【0011】
また、前記第1抵抗手段は、前記第2共通ノードと前記基準電位ラインの間に直列に接続された第1抵抗素子及び第2抵抗素子を有し、前記第5トランジスタのゲート電極は、前記第1抵抗素子及び前記第2抵抗素子の接続ノードに接続されることとし、前記第1トランジスタ及び前記第3トランジスタは、P型MOSトランジスタであり、前記第2トランジスタ及び前記第4トランジスタは、N型MOSトランジスタであることとした。
【0012】
【発明の実施の形態】
ここで、例を示す添付図面を参照する。
図3は、本発明の好適実施例によるスイッチ駆動回路の部分を示す。この回路10はそれぞれ第1及び第2反転入力バッファ12、14を含んでいる。第1入力バッファ12は、その入力端で第1入力信号INを受信し、第2入力バッファ14はその入力端で、第1入力信号INに対して相補性の第2入力信号INBを受信する。第1入力バッファ12は受信したIN信号を反転して、その出力端に反転信号INVBを生成する。同様に、第2入力バッファ14は受信したINB信号を反転してその出力端に反転信号INVを生成する。信号IN、INB、INV、INVBは全て、高い論理レベル(H)と低い論理レベル(L)との間で変化する論理信号である。
【0013】
反転信号INVBは、第1入力バッファ12の出力から第1反転出力バッファ16の入力に供給される。図3に示すように、出力バッファ16はPMOS−FETトランジスタ18及びNMOS−FETトランジスタ20を含んでいる。PMOS−FETトランジスタ18は、そのソースを回路の第1共通ノードCN1に接続されると共に、そのゲートを第1入力バッファ12の出力に接続され、更にそのドレインを回路の第1出力ノードON1に接続されている。NMOS−FETトランジスタ20は、そのソースを第1出力ノードON1に接続されると共に、そのゲートを第1入力バッファ12の出力に接続され、更にそのドレインを回路の第2共通ノードCN2に接続されている。
【0014】
また、回路は第2反転出力バッファ22を含み、この出力バッファは第1出力バッファ16と同様に、それぞれ直列に接続されたPMOS−FETトランジスタ24及びNMOS−FETトランジスタ26を含んでいる。PMOS−FETトランジスタ24はそのソースを回路の第1共通ノードCN1に接続されると共に、そのゲートを第2入力バッファ14の出力に接続され、更にそのドレインを回路の第2出力ノードON2に接続されている。NMOS−FETトランジスタ26はそのソースを第2出力ノードON2に接続されると共に、そのゲートを第2入力バッファ14の出力に接続され、更にそのドレインを回路の第2共通ノードCN2に接続されている。
【0015】
正の供給ラインアナログVDDと回路の第1共通ノードCN1との間には、定電流源トランジスタ28及びカスコードトランジスタ30が接続される。これらのトランジスタ28、30は、それぞれPMOS−FETである。定電流源トランジスタ28は、回路の第1バイアスラインB1に接続したゲートを有し、このバイアスラインは回路使用時には、正の供給ラインアナログVDDの電位に関して固定された電位Vpcs に維持される。カスコードトランジスタ30は、回路の第2バイアスラインB2に接続したゲートを有し、このバイアスラインは回路使用時には、VDDの電位に関して固定された電位Vpcasc に維持される。
【0016】
回路の第2共通ノードCN2と、回路の接地電位供給ラインGNDとの間には、直列に接続した第1及び第2抵抗体R1、R2が接続されると共に、これら抵抗と平行に容量C1が接続される。この図示の実施例では、抵抗体R1とR2は1:2の抵抗比で、全体として約5kΩの抵抗値を有している。容量C1はこの実施例では100fFの容量を有している。
【0017】
回路10の第1及び第2出力ノードON1、ON2の間には、もう一つのPMOS−FETトランジスタ32が接続される。このPMOS−FET32はそれぞれ第1及び第2出力ノードON1、ON2に接続される第1及び第2の電流通路端子を有している。第1及び第2の電流通路端子の一方はこのFETのソースであり、他方はFETのドレインであって、ソース及びドレインの指定は、出力ノードの使用時の電位に依存する。慣習に従って、高電位の電流通路となるPMOS−FET端子をソースと指定し、低電位の電流通路となるPMOS−FET端子をドレインと指定する。後述するように、これらの指定は回路使用時に相互に交換される。トランジスタ32のゲートは第1及び第2抵抗体R1、R2の間の接合ノードJNに接続される。
【0018】
図4に示すように、図3の回路は既に図2を参照して述べたのと同種の電流スイッチ回路を駆動するのに使用できる。従って、ここでは電流スイッチ回路の説明を繰り返さないことにする。図4に図示の第1の主スイッチトランジスタS1は、図3のスイッチ駆動回路の第1出力ノードON1に接続されたゲートを有し、第2の主スイッチトランジスタS2は、図3のスイッチ駆動回路の第2出力ノードON2に接続されたゲートを有している。図4の破線部分によって示すように、電流スイッチ回路の各ブランチは、主スイッチトランジスタS1又はS2とブランチの出力端子OUTA又はOUTBとの間に接続されたカスコードトランジスタ42又は44を含んでいるのが好ましい。これらオプショナルなカスコードトランジスタについては、本願出願人による英国特許願第9926653.8号に更に詳しく述べられている。各ブランチのカスコードトランジスタ42又は44は、そのソースを関連する主スイッチトランジスタS1又はS2のドレインに接続すると共に、そのゲートを接地電位供給ラインGNDに接続し、更にそのドレインを関連するブランチ出力端子OUTA又はOUTBに接続している。
【0019】
次に、図5及び図6並びに図7乃至図10を参照して、図3及び図4の回路の動作を説明する。ところで、図5及び図6を参照する際、種々の信号同士のタイミング関係が容易に分かるようにするため、図5(B)は図6(A)として繰り返し図示されている。
初期に於いて、即ち図5及び図6の時間A以前に於いて、第1入力信号INは低い論理レベルLを有し、第2入力信号INBは高論理レベルHを有している。このことは、反転信号INVB、INBはそれぞれH及びLであることを意味する。この状態では、図7に示すように、第1出力バッファ16に於いてPMOS−FET18はオフに、NMOS−FET20はオンになる。一方、第2出力バッファ22に於いては、PMOS−FET24はオンに、NMOS−FET26はオフになる。
【0020】
定電流源のトランジスタ28は正の供給ラインVDDから第1共通ノードCN1へ実質的に一定な電流Iを供給する。例えば、この電流Iは150μAである。この電流Iはカスコードトランジスタ30を通して流れる。このカスコードトランジスタ30は、回路の使用時に起こる第1共通ノードCN1の電位変動によって発生する電圧変動から、電流源のトランジスタ28のドレインを保護する働きをする。
【0021】
従って、第1共通ノードCN1に供給される電流Iは、図7に示すように、第1及び第2共通ノードの間の第1電流通路P1を有している。この電流通路はPMOS−FET24のチャンネル、第2出力ノードON2、PMOS−FET32のチャンネル、第1出力ノードON1、及びNMOS−FET20のチャンネルをこの順に通過する。次いで、電流Iは第2共通ノードCN2から、抵抗体R1、接合ノードJN、及び第2抵抗体R2を通って接地電位基準ラインGNDに達する。
【0022】
この状態に於いて、種々の回路ノードで発生される電位は以下の通りである(図5(B)参照)。接合ノードJNの電位VJNは電流Iと第2抵抗体R2の抵抗の積I・R2 によって決定される。この実施例では約0.36Vである。同様に、第2共通ノードCN2の電位VCN2 は、I(R1+R2)によって決定され、この実施例では約0.55Vである。第1出力ノードON1の電位VON1 は、NMOS−FET20のドレイン電位とNMOS−FET20のオン状態に於けるドレイン−ソース間電圧との和、即ちVON1 =VCN2 +VDS(ON)20によって決定される。この実施例に於いて、VDS(ON)20は約50mVであるから、VON1 は約0.6Vとなる。
【0023】
電流IはPMOS−FET32を介して第2出力ノードON2から第1出力ノードON1に流れる。このことは、トランジスタ32のソース(即ち、高電位電流通路端子)は第2出力ノードON2に接続され、そのドレインは第1出力ノードON1に接続されていることを意味する。トランジスタ32を流れる電流Iは、トランジスタ32を飽和動作領域に置くのに十分な高さにセットされる。この場合、トランジスタ32のゲート−ソース間電圧VGS32は、トランジスタ32に於ける電流密度によって決まる独特な値、即ちVGS32=VTP−(I/k)1/2 を有している。ここで、Iはトランジスタ32を流れる電流、VTP及びkはトランジスタ32の物理的構造によって決まるパラメータである。
【0024】
例えば、この実施例では、VGS32は約−0.9Vである。トランジスタ32のソース電位を得るには、このゲート−ソース間の電圧VGS32をトランジスタ32のゲート電圧から減算する必要がある。
このトランジスタ32のソース電位は第2出力ノードの電位VON2 を決定する。即ち、VON2 =VJN−VGS32である。VJN=0.36V、VGS32≒−0.90Vであるこの実施例では、VON2 は約1.25Vに等しい。
【0025】
第1共通ノードCN1の電位VCN1 は、PMOS−FETトランジスタ24のソース電位によって決められる。次いで、このソース電位はPMOS−FETトランジスタ24のドレイン電位、即ちVON1 と、PMOS−FETトランジスタ24のオン状態に於けるドレイン−ソース電圧VDS(ON)24とによって決定される。即ち、VON1 =VON2 −VDS(OH)24である。典型的には、この実施例ではVDS(ON)24は約−150mVであるから、VCN1 は約1.40Vに等しくなる。
【0026】
この状態(図7)に於いて、第1出力ノードON1は回路の所定のオン出力電位Vonを有し、第2出力ノードON2は回路の所定のオフ出力電位Voff を有している。即ち、VON1 =VonそしてVON2 =Voff である。この実施例では、Vonは約0.60V、そしてVoff は約1.25Vである。これらの電位が電流スイッチ回路のスイッチトランジスタS1、S2に与えられると、オン出力電位Vonを受けたトランジスタS1はオンとなり、オフ出力電位Voff を受けたトランジスタS2はオフとなる。その結果、出力端子OUTBとOUTA間の電位差VB −VA は、図6(B)に示すように負となる。
【0027】
ところで、図6(B)に示すその他の電位差VCASCB −VCASCA 及びVB ' −VA ' は、電流スイッチ回路内の内部信号であって、これらについての説明はここでは省略する。
図5及び図6に図示の時間Aにおいて、第1及び第2入力信号IN、INBは、それぞれ相補的論理レベル変化(INについてはLからHへ、INBについてはHからLへ)を受ける。これらの変化に応答して、入力バッファ出力信号INV、INVBもまた、相補的論理レベル変化(INVについてはLからHへ、INVBについてはHからLへ)を受ける。その結果、図9に示すように、共通ノードCN1、CN2の間には、図7に示す第1電流通路P1とは異なる第2の電流通路P2が創生される。この場合、定電流源トランジスタ28によって第1共通ノードCN1に供給される電流Iは、第1出力バッファ16のPMOS−FET18のチャンネル、第1出力ノードON1、PMOS−FET32、第2出力ノードON2、及び第2出力バッファ22のNMOS−FET26のチャンネルをそれぞれ介して流れる。次いで、電流Iは、図7に示すと同様に、接地電位基準ラインGNDに達する前に、第2共通ノードCN2から、抵抗体R1、接合ノードJN、及び第2抵抗体R2を通って流れる。
【0028】
スイッチングが起こった後、供給ノードの電位VCN1 、VCN2 は、スイッチングが起こる前の電位から変化しないこと、即ち共通ノードの電位は図7と図9で同じであることが認識されるだろう。これは、同じ電流Iが図7の第1電流通路P1を通して流れるように、図9の第2電流通路P2を通しても流れるからである。
【0029】
また、実質的に同じオン・オフ出力電位Von、Voff が図7で発生されたと同様に、図9でも発生される。しかし、図9では、オン出力電位Vonは第2出力ノードON2で発生され、オフ出力電位Voff は第1出力ノードON1で発生される。即ち、VON1 =Voff そしてVON2 =Vonである。
また、図9に於いては、図7と同じように、但し方向は反対、即ち、図9の第1出力ノードON1から第2出力ノードON2にトランジスタ32を通して同じ電流Iが流れることが認識されるだろう。トランジスタ32の電流−電圧特性を図11に示す。この図11に於いて、縦軸はトランジスタチャンネルを流れる電流を表し、横軸は第1及び第2電流通路端子間の電位差(即ち、トランジスタチャンネル両端の電位差)を示す。図11から分かるように、I−V特性はトランジスタを介して流れる正負電流値に関して、即ち電流の流れる方向に拘わらず完全に対称である。このことは、図7及び図9に於けるオン・オフ出力電位間の電位差△Vが全く同じであることを意味する。更に、スイッチングの間、即ち図7に示す状態から図9に示す状態へのスイッチング時(時間Aに於いて)、また図9に示す状態から図7に示す状態へのスイッチング時(時間Bに於いて)、回路の第1及び第2出力ノードON1、ON2に於ける電圧は、同じ立ち上がり波形及び同じ立ち下がり波形を有している。この効果は、図5(B)の時間A及びBに於ける波形の比較からはっきりと見ることが出来る。
【0030】
出力バッファのFETトランジスタ18、20、24及び26は、高速スイッチングを行うため、非常に小型であるのが望ましい。しかし、小型であるがために、それ等は密接な整合性を持たない傾向がある。従って、ここでオン・オフ電位の遅延変動と振幅変動の両者に関して不整合の関わり合いを考えてみる。
遅延変動に関しては、スイッチ駆動回路のFETトランジスタは非常に小型であるため、出力ノード電位の立ち上がり及び立ち下がり時間は非常に速くなる(図5(B)参照)。このことは、スイッチ駆動回路のFETの間に遅延不整合があるとしても、その結果起こる出力ノードに於ける遅延変動の大きさは、非常に小さいものであることを意味する。
【0031】
振幅変動に関しては、PMOS−FET18、24は出力電位に影響を与えないから、たとえそれらの間に不整合があっても、出力電位の対称性には重大な影響はない。NMOS−FET20、26は出力電位に弱い影響だけしか与えない(理由は、VonはNMOS−FET20又は26のVDS(ON)によって影響を受けるが、VDS(ON)自身は小さく、例えば50mV程度だからである)。それ故、オン・オフ出力電位は、出力バッファのトランジスタの不整合に起因する非常に僅かな非対称性を有するだけである。
【0032】
容量C1は減結合容量であって、電流スイッチ回路の電位VTAILの整定時間を出来るだけ早くするために設けられる。図5(B)に於いて、スイッチングが起こると、電位VTAILは小さく立ち上ることが分かる。この立ち上がりは、スイッチングの間に第2共通ノードCN2に於いて過渡的に起こる。電位VTAILの整定時間を出来るだけ早くするため、このCN2の過渡的現象を低減するのが望ましい。この過渡的現象の低減は、CN1とGNDとの間に結合された容量C1を用いて、第1共通ノードCN1に於いて更に大きな過渡現象を起こさせることによって達成される。CN1に於ける過渡現象は、電流スイッチ回路に影響を与えないので、重要でははい。容量の値は、スイッチ駆動回路の内部信号時間の設定と同様に、ほぼ500psの時定数を与えるように設定するのが望ましい。それ故、R1とR2の和が約5kΩのとき、C1には約100fFの(500psのRC時定数を与える)容量を持たせる。
【0033】
また、トランジスタ32は更に以下に述べる利点を提供する。先ず、トランジスタ32は非線形の電流−電圧特性を有しているから、スイッチングの間(即ち、図5(B)に於いて、立ち上がり及び立ち下がり波形が交差する前後)に起こるトランジスタの両端に生成される電圧は、トランジスタのチャンネル通して流れる電流が比較的小さいときでさえも、比較的大きい。このことは、スイッチング後に於ける出力ノード電位の整定時間を非常に早くする。その理由は、スイッチ駆動電流Iの殆どは、トランジスタ32によって費やされるよりは、むしろ出力ノードを駆動するのに利用できるからである。例えば、図5(B)に於いて、立ち下がり波形よりもゆっくりした立ち上がり波形は、約600psで整定しているのが分かる。従って、図3のスイッチ駆動回路に於いて、全ての内部信号は600ps以内で整定する。図4の電流スイッチ回路に対してこれらの素早く整定する内部信号を適用する効果を図6(B)に示す。この図では、カスコードトランジスタ42、44が存在している場合を想定している。得られた出力端子OUTA、OUTBの電位差の立ち上がり時間(フルスケールの10%から90%まで)は約350psである。このことによって、最も悪い場合に於けるサンプリング率1Gサンプル/sに対して、DACの典型的なサンプリング率FDAC 1.6サンプル/sを楽に行う1GHzの出力帯域が提供される。
【0034】
第2の利点は以下の通りである。トランジスタ32は図4の電流スイッチ回路のトランジスタと同様にPMOS−FETであるから、そのドレイン−ソース飽和電圧VDS(SAT) は、電流スイッチ回路のトランジスタのドレイン−ソース飽和電圧VDS(SAT) と同様の仕方で変化する。このことは実際に、PMOSトランジスタのドレイン−ソース飽和電圧VDS(SAT) が処理工程そして/又は温度変化によって2のファクタで変化するので重要である。
【0035】
ある与えられた時間に於いて、図4の電流スイッチ回路の主スイッチトランジスタS1、S2の一つがオフで、他の一つがオンである場合について詳しく考えてみる。図10に於いて、説明のため、トランジスタS1はオフ、トランジスタS2はオンの状態にあると仮定する。この状態に於いて、トランジスタS1、S2のソース電位VTAILはオン状態のトランジスタS2のドレイン−ソース電位の影響を受ける。スイッチトランジスタS1、S2が比較的高いドレイン−ソース飽和電圧VDS(SAT)Sを有しているとき、VTAILはVDS(SAT)Sが低いときに較べて増加する。このことは、オフ状態のトランジスタS1をオフ状態に保つためには、そのゲート電圧、即ちオフ電位VOFF もまた増加しなければならないことを意味している。この電位増加は、図3のスイッチ駆動回路では自動的に起こる。その理由は、このスイッチ駆動回路では、トランジスタ32のドレイン−ソース飽和電圧VDS(SAT)32 が比較的低いときに較べて、それが比較的高いときにはオン−オフ間の電位差は増加するからである。従って、図3のスイッチ駆動回路では、オフ電位は自己制御する。
【0036】
また、図3の回路では、オン出力電位に電流スイッチ回路のスイッチトランジスタS1、S2並びにカスコードトランジスタ42、44(使用されている場合)のVDS(SAT)32 を追跡させるのが望ましい。図8に於いて、オン状態にある電流スイッチ回路のブランチにカスコードトランジスタが在ると仮定して考えた場合、オン出力電位Vonはそれらトランジスタの各VDS(SAT) が変化するときでさえも、カスコードトランジスタ42とスイッチトランジスタS1の両者を、飽和状態に維持するのに十分でなければならない。スイッチトランジスタの名目ドレイン−ソース飽和電圧VDS(SAT)Sは、例えば200mVである。また、カスコードトランジスタの名目ドレイン−ソース飽和電圧VDS(SAT)Cは、例えば300mVである。Vonを名目値0.6Vに設定することによって、カスコードトランジスタのゲート(GND)とスイッチトランジスタのゲート(Von)との間の電位差は、スイッチトランジスタの名目VDS(SAT)Sの1.5倍だけVDS(SAT)Cを越える。しかし、VDS(SAT)S及びVDS(SAT)Cはそれぞれ処理工程又は温度によって2のファクタで変化するから、VDS(SAT)S及び/又はVDS(SAT)Cが増加するとき、Vonもまた増加するのが好ましい。
【0037】
スイッチトランジスタS1、S2のVDF(SAT)Sの変化(及び、もしカスコードトランジスタ42、44が在れば、それらのVDF(SAT)Cの変化)を補償するためのこのVonの変化は、図3の回路の抵抗体R1、R2の抵抗をVDF(SAT)S又はVDF(SAT)Cに依存して可変にすることによって達成される。ここで、抵抗を変化する制御回路の一例を図12を参照して説明する。
【0038】
図12に於いて、制御回路60は、この回路の正の電力供給ラインVDDと第1ノードN1との間に接続された第1の定電流源62を含んでいる。第1PMOS−FET64は、ノードN1に接続されたソースと、接地電位供給ラインGNDに接続されたゲートとドレインを有している。
また、この制御回路は、ノードN1に接続されたソースを有する第2のPMOS−FET66を含んでいる。このPMOS−FET66のゲートとドレインは第2ノードN2に接続され、定電流シンク68はノードN2とGNDとの間に接続されている。
【0039】
定電流源62からの電流I1 は、定電流シンク68からの電流I2 に較べて大きい。また、第1PMOS−FET64は第2PMOS−FET66に較べて狭い。例えば、FET64の幅はw、そしてFET66の幅は3w、I1 =4ISW、そしてI2 =ISWである。ここでISWは各スイッチトランジスタS1又はS2がオンの時に、それを流れる電流である。
【0040】
更に、回路60は、ノードN2に接続された第1入力(負)を有する高出力抵抗相互コンダクタンス増幅器70を含んでいる。この増幅器70の第2入力(正)は回路のノードN3に接続されている。第2定電流源72はVDDとノードN3との間に接続されている。第1及び第2NMOS−FET74、76はノードN3とGNDとの間に接続されている。第1NMOS−FET74は、ノードN3に接続されたドレイン、増幅器70の出力に接続されたゲート及び第2NMOS−FET76のドレインに接続されたソースを有している。この第2NMOS−FET76は、増幅器70の出力に接続されたゲートと、GNDに接続されたソースとを有している。回路60の出力ノードN4は増幅器70の出力に接続されている。
【0041】
スイッチ駆動回路の抵抗体R1、R2の抵抗を可変にするため、抵抗体R1、R2は直列に接続された第1及び第2NMOS−FETトランジスタ80、82を用いて実現される。第1NMOS−FETトランジスタ80は、スイッチ駆動回路10における第2共通ノードC2に接続されたドレイン、制御回路の出力ノードN4に接続されたゲート及びスイッチ駆動回路10における接合ノードJN(トランジスタ32のゲート)に接続されたソースを有している。第2NMOS−FETトランジスタ82は、接合ノードJNに接続されたドレイン、出力ノードN4に接続されたゲート及びGNDに接続されたソースを有している。この実施例では、NMOS−FETトランジスタ80はNMOS−FETトランジスタ74と同じサイズを有し、NMOS−FETトランジスタ82はNMOS−FETトランジスタ76と同じサイズを有している。これとは別に、これら二組の各FET対74又は80及び76又は82の間には所定のスケーリングファクタ(倍率)を与えることもできる。
【0042】
また、出力ノードN4をDAC回路の更に他のセグメントにある抵抗設定用NMOS−FETに接続でき、制御回路60が全てのセグメントと共通に動作できるようにすることもできる。
次に、図12の制御回路の動作を説明する。回路要素62から68は、ノードN2に於いて、電流スイッチ回路(図3)のスイッチトランジスタのドレイン−ソース飽和電圧の大きさである電位VDS(SAT)Pを発生する役割を果たす。FET64、66を流れる電流の差、及びそれらFETの異なる幅のため、FET64と66に於ける電流密度の比は、9:1(=(I1 −I2 )/w:I2 /3w)である。VDS(SAT) は電流密度の平方根に比例するから、FET64、66のそれぞれのVDS(SAT) の間の比は3:1である。FET64、66のそれぞれのVTは実質的に同じである。ノードN1の電位はVDS(SAT)64 +VT64 に等しくなる。ここで、FET64のドレイン−ソース飽和電圧VDS(SAT)64 は、例えば、0.9V、FET64の閾値電圧VT64 は1Vである。従って、ノードN1の電位VN1は、例えば、1.9Vとなる。FET66による電圧降下はVDS(SAT)66 +VT66 である。ここで、VDS(SAT)66 は、例えば、0.3V、VT66 は1Vである。従って、ノードN1の電位VN1は、例えば、1.3Vとなる。それ故、ノードN2に於ける電位は、約VDS(SAT)64 −VDS(SAT)66 に等しく、この電位が電流スイッチ回路のスイッチ及びカスコードトランジスタのドレイン−ソース飽和電圧の大きさVDS(SAT)Pとなる。
【0043】
ところで、大きさVDS(SAT)Pは、二つのFET64、66のそれぞれのVDS(SAT) の差VDS(SAT)64 −VDS(SAT)66 から導かれるから、電流スイッチ回路、即ちスイッチトランジスタ及びカスコードトランジスタ(もし使用されていれば)に関係するFETの実際のVDS(SAT) を正確に反映していない可能性がある。しかし、関係するそれらFETの実際のVDS(SAT) が全体で、仮に0.6Vになることを期待するならば、その時は、FET64、66の条件をそれぞれのVDS(SAT) の双方の実VDS(SAT) の何れか一方から他方を差し引いたものに等しくなるように設定するのが好ましい。この実施例では、VDS(SAT)64 を0.9Vに設定し、VDS(SAT)66 を0.3Vに設定したのはそのためである。
【0044】
第2定電流源72は、この実施例では、図3のスイッチ駆動回路の定電流源24から供給される電流Iに実質的に等しい電流I3を供給する。この実施例では、NMOS−FET74は、第1抵抗体R1を構成するのに用いられるNMOS−FET80と同様(可変)な抵抗を有している。同様に、第2NMOS−FET76は、第2抵抗体R2を構成するのに用いられるNMOS−FET82と同様(可変)な抵抗を有している。このことは、ノードN3に於ける電圧が、スイッチ駆動回路の第2共通ノードCN2に於ける電圧VCN2 と同じであることを意味している。それ故、増幅器70の効果は、ノードN3に於ける電位がノードN2の電位VDS(SAT)Pに等しくなるまで、出力ノードN4に於ける電位を調整することにある。ノードN4の電位は、制御回路の第1及び第2NMOS−FET74、76それぞれの抵抗を決定するから、ノードN4の電位の変化はノードN3に於ける電位を変化する。
【0045】
この様にして、この実施例に於いては、第2共通ノードCN2の電位VCN2 は、大きさVDS(SAT)Pに実質的に等しくセットされる。
図12の回路に於いて、抵抗体R1、R2(NMOS−FET80、82)の抵抗は、ノードN4に於ける電位に従ってそれぞれ変化することは認識されるだろう。従って、VCN2 が変化すると、共通接合ノードJNに於ける電位変化は第2共通ノードCN2の電位変化を追跡し、トランジスタ32のゲート電位を電位VCN2 の実質的な固定比(例えば2/3)に維持する。
【0046】
第2共通ノードCN2の電位を調整するのに図8の制御回路を用いることの利点は、オン出力電位Vonが電流スイッチ回路の主スイッチトランジスタ及びカスコードトランジスタ(もし使用されていれば)のVDS(SAT) 変化を追跡することにある。PMOS−FET32は、Voff にVDS(SAT) を自動的に追跡させる働きをする。
【0047】
また、図3の実施例に於けるPMOS−FET32の代わりに、回路の第1及び第2出力ノードON1、ON2の間に他の回路要素を接続しても、同様の基本電流−電圧変換効果を達成することが可能なことは認識されるだろう。その場合、使用する回路要素は、それを流れる電流の方向に関係なく、同じ電流−電圧特性を持っていることが好ましい。この回路の電流−電圧特性は非線形であって、定電流に於いて高抵抗を与え、高電流に於いて低抵抗を与えるのが好ましいが、オーミック抵抗要素のような線形回路要素の使用も可能である。
【0048】
次に、図13を参照して、第1及び第2出力ノードの間にオーミック抵抗要素を用いる本発明の第2実施例について述べる。図13では、図3の第1実施例の構成要素と同じか、又は密接に対応する構成要素は、同一の参照番号で指示されており、その説明は省略する。
図13の実施例では、トランジスタ32に代わりに、抵抗体102が第1及び第2出力ノードON1、ON2の間に接続される。更に、抵抗体104はVDDと定電流源トランジスタ28との間に接続される。また更に、抵抗体106が、第1実施例の直列に接続した抵抗体R1、R2の代わりに、第2共通ノードCN2とGNDとの間に接続される。抵抗体102、104及び106は、それぞれオーミック抵抗体、例えば、高抵抗N形拡散抵抗体である。
【0049】
第1実施例と同様に、定電流源トランジスタ28によって供給される同様の電流Iは、相補入力信号IN、INBの状態に依って第1電流通路P1か、又は第2電流通路P2の何れかを選択して回路を流れる。
第1実施例と同様に、第2共通ノードの電位VCN2 は、電流Iと抵抗体106の抵抗R106 の積によって決定される。第2実施例では、第1及び第2出力ノードの電位VON1 、VON2 間の電位差△Vは、電流Iと抵抗体102の抵抗R102 の積によって決定される。抵抗体102の電流−電圧特性は其処を流れる電流の何れの方向に関しても同じであるから、電位差△Vは、回路がどのような状態(定常状態に於いて)にあっても同じである。
【0050】
抵抗体104は、定電流源トランジスタ28のソース電位VS28 が、抵抗体102の抵抗の変化を追跡するように設けられる。回路内に於いて、抵抗体102、104は、互いに物理的に近い位置に置かれ、それらの抵抗が処理工程そして/又は温度によってもたらされる変化には関係なく、実質的に固定比を持つようにするのが好ましい。そうした変化は、複数のセグメントが装置基板上の或る一定のパターンで配置されている時、装置を横切る一以上の方向に“勾配”を示す。各セグメント内の配置をそうした勾配(少なくとも一方向)に対する感度を鈍くするには、抵抗体104を抵抗体102のそれぞれ反対側に二つの等サイズの部分に分けることもできる。このことは、抵抗体104が抵抗体102と共通の中心を持つことを意味する。従って、セグメントの抵抗体102の抵抗が増加した値を持てば、抵抗体104の抵抗も増加した値を持つ。これは定電流源トランジスタ28のソースに於ける電位VS28 を下げる効果を有するから、そのゲート電位VPCS が変わらない(VDDに関して)と仮定すれば、そのゲート−ソース電圧は負になる割合は少なく、それによって電流Iを減少する。この様にして、△Vを規定する積I・R102 は、R102 が増加しても、実質的に変化しないままになる。
【0051】
抵抗R102 、R104 、及びR106 の比は、例えば、Iを約80μA、R102 を7.5kΩとしたとき、1:2:1である。これは約0.6Vのオン・オフ出力電位間の電位差△Vを与える。
要素102のような抵抗要素を電流−電圧変換要素として使用する場合、整合する抵抗要素104を使用したり、或いは実際に抵抗変動に関して何かの補償を実行することは本質的ではない。この点で、斯かる補償を用いれば、抵抗体102の両端に発生する電位差△Vは実質的に固定されるが、電流変化が他の仕方で回路に影響を与えることは避けられない。例えば、セグメントのスイッチング動作の速度を変化させる。このことは、抵抗変化に応じて電流を変えずに置くことの方を好ましくさせる。
【0052】
図4を図13と比較すると、図13の回路に優る図4の回路の更なる利点は、抵抗要素102(及び補償抵抗体104、もし使用されていれば)は、PMOS−FET32に較べて物理的に大きくなる点である。その理由は、適当な大きい抵抗(例えば、7.5kΩ)は物理的に大きな構造に依ってしか達成できないからである(HN抵抗体は1kΩ/平方を有している)。斯うした大型構造はかなりの寄生容量を有している。また、抵抗を用いるとき、回路のスケーリングが困難になる。その理由は、もし電流が半減すれば、同じ電圧を達成するために、抵抗を倍にしなければならず、PMOS−FET32を用いればそれに斯かる電圧を半分のサイズのトランジスタで維持できるからである。更に悪いことには、抵抗が倍になれば、寄生容量もまた倍になるから、半分のサイズのトランジスタに較べて、寄生容量は4のファクタで上昇する。このことは、電流−電圧変換要素として使用するにはPMOS−FET32の方が遥かに好適であること示している。
【0053】
出力ノード間を流れる二つの電流方向に関して、同じ電流−電圧特性を有する回路要素を使用するのが好ましいが、二つの出力ノードの間に並列に接続された二つの非常に良く整合された一方向性回路要素を使うことによっても、実質的に同じ効果を達成できることは認識できるだろう。例えば、背中合わせに接続したダイオードを二つの出力ノードの間に用いることもできる。この場合、各ダイオードは、ソースに接続したゲートを有するMOSトランジスタを用いて実行される。
【0054】
これまで述べてきた実施例では、P−チャンネルスイッチトランジスタを採用してきたが、本発明は他の実施例として、N−チャンネルスイッチトランジスタ(及び電流源の代わりに電流シンク)を用いた電流スイッチ回路にも適用可能でることは認識されるだろう。この場合、供給ラインの極性及びスイッチ駆動回路のトランジスタの導電形は逆になる。
【0055】
更に、これまで本発明をDACに関して説明してきたが、本発明は正確に制御された相補的スイッチを備えた相補的方法によって、信号を切り替えることが必要なスイッチ要素を含む如何なる形式の回路にも適用が可能であることは当業者の理解するところであろう。
(付記1)スイッチ駆動回路であって、
第1及び第2出力ノードと、
前記第1及び第2出力ノードに接続された電流−電圧変換手段であって、前記第1出力ノードから前記第2出力ノードに向かう第1の方向、又は前記第2出力ノードから前記第1出力ノードに向かう第2の方向に電流が流れる電流通路を形成し、前記回路使用時には、前記第1及び第2出力ノード間に電流の大きさ及び方向に依存する電位差を生成する電流−電圧変換手段と、
前記第1及び第2出力ノードに接続されたスイッチ手段であって、印加された制御信号に依存して、予め選択した大きさの電流が前記電流通路を通って前記第1方向に流れる第1の状態から、前記予め選択した電流と実質的に同じ大きさの電流が前記電流通路を通って前記第2の方向に流れる第2の状態に切り替えるスイッチ手段とを含み、
前記電流−電圧変換手段の電流−電圧特性は、前記第1及び第2の状態でそれぞれ生成される前記電位差が実質的に同じ大きさで、かつ反対の極性を有するスイッチ駆動回路。
(付記2)第1及び第2の共通ノードを更に含み、前記スイッチ手段は前記第1及び第2共通ノードに接続され、前記第1の状態にあっては、前記第1及び第2出力ノードをそれぞれ前記第1及び第2共通ノードに接続し、電流が前記出力ノードを介して前記第1共通ノードから前記第2共通ノードに流れる第1通路を生成するように動作することができると共に、前記第2の状態にあっては、前記第1及び第2出力ノードをそれぞれ前記第2及び第1共通ノードに接続し、電流が前記出力ノードを介して前記第1共通ノードから前記第2共通ノードに流れる前記第1通路とは異なる第2通路を生成するように動作できる付記1に記載のスイッチ駆動回路。
(付記3)前記スイッチ手段が前記第1の状態にあるときに前記第1通路を流れる前記電流は、前記スイッチ手段が前記第2の状態にあるときに前記第2通路を流れる電流と、その大きさに於いて実質的に等しい付記2に記載のスイッチ駆動回路。
(付記4)前記第1及び第2通路の各々を流れる電流を実質的に一定の大きさに維持するため、前記共通ノードの一つに接続されて動作できる定電流源又はシンク手段を更に含む付記2又は3に記載のスイッチ駆動回路。
(付記5)前記定電流源又はシンク手段によって供給、又は場合によってはシンクされる電流は、実質的に前記予め選択した大きさを有する付記4に記載のスイッチ駆動回路。
(付記6)前記共通ノードの一つは、抵抗手段によって回路の基準電位ラインに接続され、前記回路使用時には、該基準電位ラインは実質的に一定な所定の基準電位に維持され、前記共通ノードの電位を前記所定の基準電位に関して実質的に固定する付記2乃至5の何れか一項に記載のスイッチ駆動回路。
(付記7)前記スイッチ手段は、
前記第1共通ノードと前記第1出力ノードの間に接続された第1の電界効果トランジスタと、
前記第1出力ノードと前記第2共通ノードの間に接続された第2の電界効果トランジスタと、
前記第1共通ノードと前記第2出力ノードの間に接続された第3の電界効果トランジスタと、
前記第2出力ノードと前記第2共通ノードの間に接続された第4の電界効果トランジスタと、
前記スイッチ手段が前記第1状態にあるとき、前記第1及び第4電界効果トランジスタをオンすると共に、前記第2及び第3電界効果トランジスタをオフし、
前記スイッチ手段が前記第2状態にあるとき、前記第2及び第3電界効果トランジスタをオンすると共に、前記第1及び第4電界効果トランジスタをオフする制御手段とを含む付記2乃至6の何れか一項に記載のスイッチ駆動回路。
(付記8)前記電流−電圧変換手段の電流−電圧特性は、前記電流通路を第1及び第2方向の双方に流れる電流に関して実質的に対称である付記1乃至7の何れか一つに記載のスイッチ駆動回路。
(付記9)前記電流−電圧変換手段は、この電流−電圧変換手段の有効抵抗が、高い電流の大きさに対してよりも、低い電流の大きさに対してより高くなる非線形の電流−電圧特性を有している付記1乃至8の何れか一つに記載のスイッチ駆動回路。
(付記10)前記電流−電圧変換手段は、前記第1及び第2出力ノードの間に、直列に接続したチャンネルを有する電界効果トランジスタを含む付記1乃至9の何れか一つに記載のスイッチ駆動回路。
(付記11)前記電流−電圧変換手段は、オーミック抵抗体を含む付記1乃至8の何れか一つに記載のスイッチ駆動回路。
(付記12)前記電流−電圧変換手段の前記オーミック抵抗体の抵抗が変化したとき、前記電流通路を流れる予め選択された電流の大きさを変化するために接続された電流変化手段を更に含む付記11に記載のスイッチ駆動回路。
(付記13)前記電流変化手段は、前記電流−電圧変換手段の前記オーミック抵抗体の抵抗が変化すると、対応してその抵抗に変化が起こるように前記電流−電圧変換手段の前記オーミック抵抗体に整合した追加のオーミック抵抗体を含み、この追加のオーミック抵抗体は、その抵抗が増加するとき、前記電流通路を流れる電流の大きさが減少するように接続される付記12に記載のスイッチ駆動回路。
(付記14)前記追加のオーミック抵抗体は、電流−電圧変換手段の前記オーミック抵抗体の反対側にそれぞれ物理的に配置した第1及び第2部分を有する付記13に記載のスイッチ駆動回路。
(付記15)スイッチ回路であって、
付記1乃至14の何れか一つに記載のスイッチ駆動回路と、
前記第1出力ノードに接続された制御端子を有し、前記スイッチ手段が前記第1及び第2状態の一つから他の状態に移ったときに起こる第1出力ノードの電位変化によって、オフ状態からオン状態に切り替えることができる第1スイッチ要素と、
前記第2出力ノードに接続された制御端子を有し、前記スイッチ手段が前記一つの状態から前記他の状態に移ったときに起こる第2出力ノードの電位変化によって、オン状態からオフ状態に切り替えることができる第2スイッチ要素とを含むスイッチ回路。
(付記16)前記スイッチ要素はそれぞれ電界効果トランジスタを含む付記15に記載のスイッチ回路。
(付記17)付記10に記載のスイッチ駆動回路を含み、前記電流−電圧変換手段の前記電界効果トランジスタが、前記各スイッチ要素の電界効果トランジスタと同じ導電形を有している付記16に記載のスイッチ回路。
(付記18)前記スイッチ回路の1以上の電界効果トランジスタのドレイン−ソース飽和電圧の大きさに依存して、第1出力ノードの電位又は第2出力ノードの電位を調整する出力ノードの電位調整手段を更に含む付記15、16、又は17に記載のスイッチ回路。
(付記19)付記6に記載のスイッチ駆動回路を含み、前記スイッチ回路の1以上の電界効果トランジスタのドレイン−ソース飽和電圧の大きさに依存して、前記抵抗手段の抵抗を調整する抵抗調整手段を更に含む付記15、16、又は17に記載のスイッチ回路。
(付記20)前記1以上の電界効果トランジスタは、前記スイッチ要素の電界効果トランジスタであるか、又はそれを含む付記18又は19に記載のスイッチ回路。
(付記21)前記スイッチ回路の第1スイッチ要素と第1出力端子との間に接続された第1カスコード要素、及び
前記スイッチ回路の第2スイッチ要素と第2出力端子との間に接続された第2カスコード要素を更に含み、
前記1以上の電界効果トランジスタは、前記カスコード要素の電界効果トランジスタであるか、又はそれを含む付記18、19、又は20に記載のスイッチ回路。
(付記22)付記7に記載のスイッチ駆動回路を含み、前記第1及び第3電界効果トランジスタは、前記スイッチ要素の前記電界効果トランジスタと同じ導電形を有している付記16に記載のスイッチ回路。
(付記23)付記7に記載のスイッチ駆動回路を含み、前記第2及び第4電界効果トランジスタは、前記スイッチ要素の前記電界効果トランジスタと反対の導電形を有している付記16に記載のスイッチ回路。
(付記24)ディジタル/アナログ変換器であって、
前記第1スイッチ要素がスイッチ回路の第1及び第2ノードの間に接続され、前記第2スイッチ要素がスイッチ回路の第1及び第3ノードの間に接続されている付記15乃至23の何れか一つに記載のスイッチ回路と、
前記スイッチ回路の前記第1ノードに動作可能に接続され、前記変換器の使用時には、実質的に一定の電流を前記第1ノードを通過させる電流源又は電流シンクとを含むディジタル/アナログ変換器。
(付記25)各々が付記15乃至23の何れか一つに記載のスイッチ回路である複数の差動スイッチ回路であって、前記第1スイッチ要素が前記差動スイッチ回路の第1及び第2ノードの間に接続され、前記第2スイッチ要素が前記差動スイッチ回路の前記第1ノード及び第3ノードの間に接続されている複数の差動スイッチ回路を含み、
前記複数の差動スイッチ回路のそれぞれの第2ノードが一緒に接続され、前記複数の差動スイッチ回路のそれぞれの第3ノードが一緒に接続され、そして
前記変換器は、前記複数の差動スイッチ回路にそれぞれ対応する複数の電流源又は電流シンクを更に含み、各電流源又は電流シンクは対応する差動スイッチ回路の前記第1ノードに動作できるように接続され、前記変換器の使用時には、実質的に一定の電流をそのノードを通過させるディジタル/アナログ変換器。
【図面の簡単な説明】
【図1】従来技術による電流スイッチ式DACの部分を示す回路図である。
【図2】図1のDACにおけるスイッチ駆動回路の部分を示す回路図である。
【図3】本発明の第1実施形態によるスイッチ駆動回路の部分を示す回路図である。
【図4】図3のスイッチ駆動回路に接続できる電流スイッチ回路の一例を示す回路図である。
【図5】図3のスイッチ駆動回路の動作時に発生する動作波形を示す図である。
【図6】図3のスイッチ駆動回路の動作時に発生する動作波形を示す図である。
【図7】図3のスイッチ駆動回路が第1の状態にあるときの動作を説明する図である。
【図8】図4の電流スイッチ回路が第1の状態にあるときの動作を説明する図である。
【図9】図3のスイッチ駆動回路が第2の状態にあるときの動作を説明する図である。
【図10】図4の電流スイッチ回路が第2の状態にあるときの動作を説明する図である。
【図11】図3のスイッチ駆動回路における回路要素の電流−電圧特性を示す図である。
【図12】本発明の実施形態に適用できる変形例を示す回路図である。
【図13】本発明の第2の実施形態によるスイッチ駆動回路の部分を示す回路図である。
【符号の説明】
10、100…スイッチ駆動回路
12、14…反転入力バッファ
18、24、32…PMOS−FETトランジスタ
20、26…NMOS−FETトランジスタ
28…定電流源トランジスタ
102、104、106、R1、R2…抵抗
S1、S2…スイッチトランジスタ
Claims (7)
- 第1出力バッファ及び第2出力バッファと、
第1出力ノード及び第2出力ノードと、
前記第1出力ノードに接続された第1スイッチングトランジスタと、
前記第2出力ノードに接続された第2スイッチングトランジスタと、
前記第1出力ノード及び前記第2出力ノードの間に接続された電流−電圧変換手段と、を有する電気回路において、
前記第1出力バッファは、第1トランジスタと、該第1トランジスタに直列に接続される第2トランジスタとを有し、
前記第2出力バッファは、第3トランジスタと、該第3トランジスタに直列に接続される第4トランジスタとを有し、
前記第1トランジスタと前記第3トランジスタは、第1共通ノードに接続され、前記第2トランジスタ及び前記第4トランジスタは、第2共通ノードに接続され、
前記第1出力ノードは、前記第1トランジスタ及び前記第2トランジスタの接続ノードに接続され、
前記第2出力ノードは、前記第3トランジスタ及び前記第4トランジスタの接続ノードに接続されることを特徴とする電気回路。 - 前記第1共通ノード又は前記第2共通ノードに接続された定電流源又はシンク手段を更に含むことを特徴とする請求項1に記載の電気回路。
- 前記電流−電圧変換手段は、第5トランジスタを有することを特徴とする請求項1又は2に記載の電気回路。
- 前記第2共通ノードは、第1抵抗手段によって基準電位ラインに接続されることを特徴とする請求項1乃至3の何れか一項に記載の電気回路。
- 前記第1トランジスタ及び前記第2トランジスタは、共通の第1ゲート電極を有し、前記第3トランジスタ及び前記第4トランジスタは、共通の第2ゲート電極を有し、
前記第1ゲート電極には、第1制御信号が入力され、
前記第2ゲート電極には、前記第1制御信号の反転信号である第2制御信号が入力されることを特徴とする請求項1乃至4の何れか一項に記載の電気回路。 - 前記第1抵抗手段は、前記第2共通ノードと前記基準電位ラインの間に直列に接続された第1抵抗素子及び第2抵抗素子を有し、
前記第5トランジスタのゲート電極は、前記第1抵抗素子及び前記第2抵抗素子の接続ノードに接続されることを特徴とする請求項1乃至5の何れか一項に記載の電気回路。 - 前記第1トランジスタ及び前記第3トランジスタは、P型MOSトランジスタであり、
前記第2トランジスタ及び前記第4トランジスタは、N型MOSトランジスタであることを特徴とする請求項1乃至6の何れか一項に記載の電気回路。
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