JP4102016B2 - 電流スイッチング回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えばデジタル−アナログ変換器(DAC)などに使用される電流スイッチング回路(current switching circuitry) に関する。
【0002】
【従来の技術】
図1は、いわゆる「電流ステアリング(current-steering)」型の従来のデジタル−アナログ変換器(DAC)の部分を示す図である。DAC1は、mビットのデジタル入力ワード(m-bit digital input word)(D1からDm)を対応するアナログ出力信号に変換するように設計されている。
【0003】
DAC1は、複数(n個)の同一の電流源21 から2n を有する。ここで、n=2m −1である。各電流源2は、実質的に一定の電流Iを通す。DAC1は、更にn個の電流源21 から2n にそれぞれ対応する複数の差動スイッチング回路41 から4n を有する。各差動スイッチング回路4は、対応する電流源2に接続され、電流源により生成された電流Iを、変換器の第1の接続線Aに接続される第1の端子又は変換器の第2の接続線Bに接続される第2の端子のいずれかに切り換える。
【0004】
各差動スイッチング回路4は、以下に説明される理由で「サーモメータコード化信号(thermometer-coded signals) 」と呼ばれる複数の制御信号T1からTnの1つを受け、関係する信号の値に従ってその第1の端子又は第2の端子のいずれかを選択する。DAC1の第1の出力電流IA は、差動スイッチング回路の第1の端子に配給される各電流の和であり、DAC1の第2の出力電流IB は、差動スイッチング回路の第2の端子に配給される各電流の和である。
【0005】
アナログ出力信号は、DAC1の第1の出力電流IA を抵抗Rで減衰させることにより生成される電圧VA と、変換器の第2の出力電流IB を他の抵抗Rで減衰させることにより生成される電圧VB との差電圧VA −VB である。
図1のDACにおいて、サーモメータコード化信号T1からTnは、2値サーモメータデコーダ6によって2値入力ワードD1からDmから導出される。デコーダ6は次のように動作する。
【0006】
2値入力ワードD1からDmが最小値を有する時、サーモメータコード化信号T1からTnは、各差動スイッチング回路41 −4n がその第2の端子を選択して、すべての電流源21 −2n が第2の接続線に接続されるような信号である。この状態では、VA =0で、VB =nIRである。アナログ出力信号VA −VB =−nIRである。
【0007】
2値入力ワードD1からDmの値が漸進的に増加する時、デコーダ6により生成されるサーモメータコード化信号T1からTnは、既に選択されたいかなる差動スイッチング回路もその第1の端子が第2の端子に戻されることなしに、(差動スイッチング回路41 から始まる)多くの差動スイッチング回路がそれぞれの第1の端子を選択するような信号である。2値入力ワードD1からDmが値iを有する時、最初のi個の差動スイッチング回路41 −4i はそれぞれの第1の端子を選択し、残りのn−i個の差動スイッチング回路4i+1 −4n はそれぞれの第2の端子を選択する。アナログ出力信号VA −VB は(2i−n)IRに等しい。
【0008】
図2は、3ビットの2値入力ワードD1〜D3(すなわち、この例ではm=3)に対して発生されるサーモメータコード化信号の例を示す。この場合、7個のサーモメータコード化信号T1からT7が必要である(n=2m −1=7)。
図2に示すように、2値サーモメータデコーダ6によって発生されるサーモメータコード化信号T1からTnは、r番目の信号Trが活性化される(“1”にセットされる)時にそれより下の順序の信号T1からTr−1も活性化されることが知られているいわゆるサーモメータコードに従う。
【0009】
サーモメータコード化は電流ステアリング型のDACでは一般的であるが、それは2値入力ワードが増加した時に、既に線Aに切り換えられているいかなる電流源も他の線Bに切り換えられることなしに、より多くの電流源が第1の接続線Aに切り換えられるためである。従って、DACの入力/出力特性は単調であり、入力ワードにおける“1”の変化の結果起きるサージ衝撃(インパルス)が小さい。
【0010】
図3は、図1の変換器のようなデジタル−アナログ変換器で使用するのに適した差動スイッチング回路のこれまで検討した形式を示す。
この差動スイッチング回路4は、第1と第2のPMOS電界効果トランジスタ(FET)S1、S2を備える。トランジスタS1、S2の各ソースは、対応する電流源(図1の21 から2n )が接続される共通ノードCNに接続される。トランジスタS1、S2の各ドレインは、図1の各差動スイッチング回路の第1と第2の端子にそれぞれ対応する回路の第1と第2の出力ノードOUTAとOUTBのそれぞれに接続される。
【0011】
各トランジスタS1とS2は、そのゲートに接続される対応するドライバ回路61 又は62 を有する。サーモメータコード化信号Tの対応する1つは、ドライバ回路61 の入力に印加されるが、この信号Tに対して相補の信号/Tは、ドライバ回路62 の入力に印加される。各ドライバ回路は受けた入力信号T又は/Tをバッファして反転し、安定した状態ではトランジスタS1とS2の一方がオンし、他方がオフするように、その関係するトランジスタS1とS2用のスイッチング信号SW1とSW2を生成する。例えば、図3自体に示すように、入力信号Tが高レベル(H)を有し、入力信号/Tが低レベル(L)を有し、トランジスタS1用のスイッチング信号SW1(ゲートドライブ電圧)は低レベルLであり、トランジスタをオンにするが、トランジスタS2用のスイッチング信号SW2(ゲートドライブ電圧)は高レベルHであり、トランジスタをオフにする。このように、この条件では、共通ノードCNに流れ込む入力電流のすべては出力ノードOUTAに流れ、出力ノードOUTBには電流は流れない。
【0012】
【発明が解決しようとする課題】
図1に戻って、図1のDACにおいて、DACの第1と第2の接続線AとBの電圧VA とVB は、2値入力ワードD1〜Dmの値に応じてDACの使用中に変化する。これは、差動スイッチング回路4の出力ノードOUTAとOUTBの電位が、DACの使用中にも変化することを意味する。トランジスタS1とS2は、多少の寄生容量を有する。これらの寄生容量は、差動スイッチング回路が切り換わる時にはいつでも充電と放電されなければならない。充電と放電されるチャージ量は、DACの出力電圧VA とVB における1つのコードから次への変化にも依存しており、DAC出力電圧に依存するDAC出力における切り換え遅延を生じる。例えば、もしDACが選択された周波数(例えば100MHz)で正弦波を合成するのに使用されるならば、出力電圧依存遅延は、DAC出力におけるパルス幅変調として現れる。高速・精密DACでは、これはDACの重要な性能を非常に低下させる。更に、切り換えの瞬間におけるトランジスタS1とS2の出力コンダクタンスは、DACの実際の出力電圧VA とVB に弱くにしか依存しないという別の問題もある。これも高速・精密DACにおけるDAC性能を低下させる。
【0013】
【課題を解決するための手段】
本発明の第1の態様によれば、使用中に第1及び第2の制御可能な電流がそれぞれ流れる第1及び第2の接続ノードと、印加されるスイッチング信号に応じて前記第1及び第2の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、前記セグメントのそれぞれの前記第1の接続ノード及び第1の結合信号端子に接続され、前記セグメントのそれぞれの前記第1の制御可能な電流を、前記第1の結合信号端子に第1の結合信号を生成するように結合する第1の結合手段と、前記セグメントのそれぞれの前記第2の接続ノード及び第2の結合信号端子に接続され、前記セグメントのそれぞれの前記第2の制御可能な電流を、前記第2の結合信号端子に第2の結合信号を生成するように結合する第2の結合手段と、1つ以上の前記セグメントの前記第1の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第1の遮蔽手段と、1つ以上の前記セグメントの前記第2の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第2の遮蔽手段とを備える電流スイッチング回路が提供される。
【0014】
このような回路では、第1及び第2の結合された信号端子での信号に依存する遅延が低減される。
本発明の第2の態様によれば、本発明の上記の第1の態様を適用した電流スイッチング回路と、受けたデジタル入力信号から前記セグメントにそれぞれ印加する前記スイッチング信号の組を導出するデコーダ回路とを更に備えたデジタル−アナログ変換器が提供される。
【0015】
【発明の実施の形態】
図4は、本発明の第1実施例の電流スイッチング回路の部分を示す。図4において、図1から図3を参照して前に説明した部品と同じか又は非常に近い部品は、同一の参照番号で示し、その説明を省略する。
図4の回路は、複数の個別の回路セグメントSEG1 からSEGn を有し、図4ではそのうちの1つのSEGi のみを詳細に示している。各セグメントは、ソースがセグメントの共通ノードCNに接続され、ドレインがセグメントの第1の中間ノードIN1に接続されている第1の主スイッチングトランジスタS1を有する。同様に、第2主スイッチングトランジスタS2は、共通ノードCNに接続されたソースと、セグメントの第2の中間ノードIN2に接続されたドレインとを有する。各主スイッチングトランジスタは、この実施例ではPMOS FETである。スイッチングトランジスタS1とS2は、図3に示した駆動回路61 と62 のような駆動回路(図示せず)により発生される相補スイッチング信号SW1とSW2を、そのゲートでそれぞれ受ける。
【0016】
共通ノードCNと回路の正の電源ラインANALOG VDDの間には、回路の使用中に正の電源ラインANALOG VDDから共通ノードCNに供給される実質的に一定の電流Iを生じる定電流源14が接続されている。
中間ノードIN1とIN2はそれぞれ抽気(ブリード:bleed)電流源18又は20にも接続されている。各ブリード電流源は、ANALOG VDDから接続される中間ノードに実質的に一定の電流IBLEED を供給する独自の定電流源を有する。ブリード電流源18又は20により中間ノードIN1とIN2に供給される定電流IBLEED は、例えば、それぞれ定電流源14により共通ノードCNに供給される電流Iのほぼ1/4である。
【0017】
図4の回路において、各個別のセグメントSEGは、第1及び第2の出力ノードON1とON2も有している。すべてのセグメントSEG1 からSEG1n のそれぞれの第1の出力ノードは、回路の第1の接続ラインAに共通に接続されており、すべてのセグメントSEG1 からSEG1n のそれぞれの第2の出力ノードは、回路の第2の接続ラインBに共通に接続されている。回路の第1の出力端子OUTAは第1の接続ラインAに接続され、回路の第2の出力端子OUTBは第2の接続ラインBに接続されている。
【0018】
回路の各セグメントは、それぞれの第1及び第2のカスケード・トランジスタ22と24も有している。各カスケード・トランジスタはPMOS FETである。第1のカスケード・トランジスタ22のソースは第1の中間ノードIN1に接続され、ドレインは第1の出力ノードON1に接続され、ゲートは回路のグランド電位供給ラインGNDに接続される。同様に、第2のカスケード・トランジスタ24のソースは第2の中間ノードIN2に接続され、ドレインは第2の出力ノードON2に接続され、ゲートはGNDに接続される。このように、各セグメントでは、共通ノードCNと第1の出力ノードON1の間の第1の分線(ブランチ)と、共通ノードCNと第2の出力ノードON2の間の第2の分線(ブランチ)とが存在する。
【0019】
次に、図4の回路の動作を説明する。
各セグメントでは、定常状態において、2つのブランチの一方における主スイッチングトランジスタS1又はS2がオン状態になり、他方のブランチにおける主スイッチングトランジスタS1又はS2がオフ状態になる。両方のカスケード・トランジスタ22と24は、常にオン状態である。セグメントの共通ノードCNに供給される電流Iは、スイッチングトランジスタS1がオン状態の場合には他へ流れることなく第1の出力ノードON1に送られ、スイッチングトランジスタS2がオン状態の場合には他へ流れることなく第2の出力ノードON2に送られる。各中間ノードIN1とIN2に供給される定電流IBLEED は、カスケード・トランジスタ22と24を介して、出力ノードON1とON2にも供給される。ブリード電流IBLEED は、中間ノードIN1とIN2にも供給され、スイッチングトランジスタS1又はS2がオン状態のブランチにおいて、いくらかの電流(すなわち、ブリード電流IBLEED )が関係するブランチのカスケード・トランジスタ22又は24を通して流れ続け、カスケード・トランジスタをオン状態に保持することを保証する。
【0020】
カスケード・トランジスタ22と24の効果は、各中間ノードIN1とIN2を電位の変動から遮蔽(シールド)する。この電位の変動は、出力端子OUTAとOUTBの電位の変動から発生する。これまで説明したように、各出力端子OUTA又はOUTBの電位VA 又はVB は、回路を使用すると、関係する出力端子に流れる出力電流IA 又はIB に応じて変動するのが避けられない。1つのサイクルから次のサイクルに変わる時、これらの出力電流における変化は大きくなることがあり、それゆえ出力電圧における変化も大きくなることがある。例えば、2値入力ワードがそのフル・スケールの負の値−FSからフル・スケールの正の値+FSに変化する場合、出力電流IA は、例えば、5mA(すべてのセグメントにおけるスイッチングトランジスタS1がオフ状態の時の値)から25mA(すべてのセグメントにおけるスイッチングトランジスタS1がオン状態の時の値)に変化することがあるが、同時に出力電流IB は25mAから5mAに変化する。各出力端子に関係する出力負荷(ロード)インピーダンスに応じて、各出力端子の電位VA 又はVB の変化は相対的に大きく、例えば、各出力ロードインピーダンスが25Ωの時には0.5Vである。出力端子電位VA とVB の間の差ΔVは、この場合1Vだけ変化する。
【0021】
図4の回路において、各セグメントにおけるカスケード・トランジスタ22と24によるシールド機能のため、各セグメントの中間ノードIN1とIN2の各電位の間の電位差における変化ΔVINT は、出力電流IA とIB における最大変化に応じて、典型的には強度の点で出力端子間の電位ΔVにおける変化より2又はそれ以下の率(ファクタ:factor)である。
【0022】
本発明の実施例におけるカスケード・トランジスタの有利な効果を理解するため、(前に説明した図3の回路のような)カスケード・トランジスタがない時の問題を詳細に説明する。
図5の(A)は、回路の出力に生成される波形VA −VB の例を示す。この場合の波形は、例えば100MHzの周波数fを有し、最大値が+FSで、最小値が−FSの正弦波である。
【0023】
本明細書の導入部分で示したように、カスケード・トランジスタを使用しない場合、セグメントは出力電圧に依存する切り換え(スイッチィング)遅延を有する。遅延ΔVは、図5の(B)に示すように、近似的に出力電圧の2乗の関数、すなわち2fの周波数で変動する。その結果、図5の(A)の波形のピークは、ゼロ強度の点に対してほぼ8ピコ秒(ps)だけ遅延する。図5の(B)における遅延は、すべて基準値に対して測定され、この例では、基準値は最小遅延が−2psで、最大遅延が+6psであるように設定される。
【0024】
出力電圧依存の遅延は、いかなる場合もそれ自体が出力電圧における誤差となる。この誤差は、(図5の(C)に示す)図5の(A)の波形のスルーレートと図5の(B)に示す遅延ΔTの積である。この誤差を、図5の(D)に示す。図5の(D)に示すように、誤差はゼロの付近で3fの周波数で振動している。これは、誤差が出力電圧の2乗の関数である強度を有する出力信号における第3の調和成分として現れることを意味している。
【0025】
回路にカスケード・トランジスタが設けられる時には、図4に示すように、各セルにおける主スイッチングトランジスタS1とS2は、出力電圧の変動からシールドされ、その変化ΔVINT は、出力電圧ΔVに対して例えば2.5のファクタで減少される。図4の回路における誤差は、ΔVよりむしろ変化ΔVINT に依存しており、誤差の強度はΔVとΔVINT の間の比率の2乗で減少される。例えば、ΔV/ΔVINT が2.5の時、誤差の強度はカスケード・トランジスタを設けない時より6倍(ほぼ2.52 )小さい。
【0026】
カスケード・トランジスタ22と24は、各セグメントの出力にいくつかの信号依存遅延を付加する。従って、本発明の適用したカスケード・トランジスタを設けた回路を考える時には、2つの効果を考慮する必要がある。第1の効果は、出力電圧に依存するスイッチング時間に起因するパルス幅変調である。上記で説明した理由により、出力端子に接続されるカスケード・トランジスタは、第1の効果を低減又は除去するのに有効である。しかし、第2の効果はカスケード・トランジスタ自体が原因である。この第2の効果は、各カスケード・トランジスタ自体のバンド幅がそれを通って流れる電流、すなわち出力電流に依存することである。これは、各カスケード・トランジスタ出力コンダクタンスgm がトランジスタを流れる電流の平方根に比例し、トランジスタのバンド幅はgm /Cに比例するためである。ここで、Cはカスケード・トランジスタのソース(中間ノードIN1とIN2)とGNDの間の全容量である。この変動するバンド幅は、位相変調と強度変調の両方に起因する歪を生じる。
【0027】
第2の効果の観点において、図4の実施例では各セグメントはカスケード・トランジスタ22と24の独自の組を有する。この理由は、図6に示す本発明の第2実施例と対比して説明される。第2実施例では、すべてのセグメントは単一の組のカスケード・トランジスタに共通に接続される。この構成は、これ以降、カスケード・トランジスタの「共通構成」と呼ばれる。各セグメントが独自に個別の1組のカスケード・トランジスタを有する図4の実施例の構成は、これ以降、カスケード・トランジスタの「分離構成」と呼ばれる。
【0028】
図6を参照すると、本発明の第2実施例の電流スイッチング回路は、各セグメントにおいて、セグメントの共通ノードCNに実質的に一定の電流Iを供給する定電流源14を有する。この場合、セグメントの第1の主スイッチングトランジスタS1は、セグメントの共通ノードCNと第1の出力ノードON1の間に直接接続され、第2の主スイッチングトランジスタS2は、セグメントの共通ノードCNと第2の出力ノードON2の間に直接接続される。図4の実施例のように、異なるセグメントのそれぞれの第1の出力ノードON1はすべて回路の第1の接続ラインAに共通に接続され、セグメントのそれぞれの第2の出力ノードON2はすべて回路の第2の接続ラインBに共通に接続される。第1の電流ブリード回路18は、実質的に一定のブリード電流IBLEED を印加するように第1の接続ラインAに接続され、第2の電流ブリード回路20は、実質的に一定のブリード電流IBLEED を供給するように第2の接続ラインBに接続される。この場合、各ブリード電流IBLEED は、例えばセグメントにより供給される個別の電流Iのすべての合計ΣIの1/4にほぼ等しい。
【0029】
この実施例では、単一の第1のカスケード・トランジスタ122のソースは第1の接続ラインAに接続され、ドレインは回路の第1の出力端子OUTAに接続され、ゲートはGNDに接続される。同様に、単一の第2のカスケード・トランジスタ124のソースは第2の接続ラインBに接続され、ドレインは回路の第2の出力端子OUTBに接続され、ゲートはGNDに接続される。
【0030】
図6に示した第2実施例は、図4を参照して前に説明した第1実施例と基本的には同じように動作する。各カスケード・トランジスタ122又は124は、各セグメントにおいて、回路の動作中出力端子OUTAとOUTBの電位の変動からスイッチングトランジスタS1とS2をシールドする。
図7は、カスケード・トランジスタ122と124のバンド幅が、出力電流でどのように変化するかを示す。第1のラインLA は、出力端子OUTAに関係するカスケード・トランジスタ122のバンド幅を示す。第2のラインLB は、出力端子OUTBに関係するカスケード・トランジスタのバンド幅を示す。図7の水平軸は、出力電圧VA −VB がそのフルスケールの負の値−FSとフルスケールの正の値+FSの間で変化する時の各カスケード・トランジスタを通って流れる電流を示す。出力電圧が+FSの時、第1スイッチングトランジスタS1のすべてがオン状態になり、第2スイッチングトランジスタS2のすべてがオフ状態になる。このように、カスケード・トランジスタ122を通って流れる電流は、例えば25mA(すべてのセグメントの+IBLEED のΣI)の最大値を有するが、カスケード・トランジスタ124を通って流れる電流は、例えば5mA(IBLEED のみ)の最小値を有する。この場合、(前に言及したように)各カスケード・トランジスタのバンド幅はそれを流れる電流IDSの平方根に比例するので、カスケード・トランジスタ122のバンド幅は、例えば2.2GHzの最大値を有し、カスケード・トランジスタ124のバンド幅は、例えば1GHzの最小値を有する。
【0031】
出力電圧VA −VB が+FSから−FSにフルスケールの正の値に段々に変化するに従って、カスケード・トランジスタ124に流れる電流は一層増加し、カスケード・トランジスタ122に流れる電流は一層減少する。このように、カスケード・トランジスタ122のバンド幅は図7のラインLA に沿って右から左に下がり、カスケード・トランジスタ124のバンド幅は図7のラインLB に沿って右から左に上がる。出力電圧のフルスケールの負の値−FSでは、カスケード・トランジスタのバンド幅は、+FSの状態に比べて逆である。
【0032】
カスケード・トランジスタが図6の共通の構成に接続される時、カスケード・トランジスタのバンド幅の変動の効果は、曲線Lcommonで示すように、全体のバンド幅(差動バンド幅)が変動し、端で最低になり、中央で最大になることである。これは、カスケード・トランジスタの共通の構成の結果であり、異なるセグメントの出力電流はカスケード・トランジスタに到達する前に結合される。
【0033】
従って、各カスケード・トランジスタを流れるすべてのセグメントからの結合された電流は、(少なくともセグメントの個数に対応するステップで)図7において5mAから25mAの値の全範囲に渡って変動する。出力電流のいかなる変化に対しても、そのため1個のカスケード・トランジスタは電流(従ってバンド幅)が減少するが、他のカスケード・トランジスタは電流(従ってバンド幅)が上昇する。バンド幅が傾いたカスケード・トランジスタのバンド幅における損失は、バンド幅が増加するカスケード・トランジスタのバンド幅において利得に勝り、差動バンド幅は、曲線LCOMMONに沿った中心点で(IA =IB で)ピーク値をとり、カスケード・トランジスタのそれぞれのバンド幅の関数に従って減少する。従って、共通の構成の場合における差動バンド幅は、図7で曲線LCOMMONに沿い、出力電流に応じて変動する。
【0034】
図4のカスケード・トランジスタの分離した構成を有する実施例では、回路の実効的な全バンド幅(差動バンド幅)は、図7の水平ラインLsep に沿い、曲線LCOMMONの終点を通過する。
分離した構成の場合には、各セグメントでカスケード・トランジスタを通って流れる電流は、最小値(IBLEED ≒50μA)から最大値(I+IBLEED ≒350μA)まで変化するだけであり、共通構成の場合と同様に、中間電流値はない。これは、どのような全出力電流IA 又はIB であっても、1個のカスケード・トランジスタは常に最小バンド幅状態から最大バンド幅状態に変化し、同時に他のカスケード・トランジスタは最大バンド幅状態から最小バンド幅状態に変化することを意味する。従って、すべてのセグメントに対する差動バンド幅(すなわち、全差動バンド幅)は、出力電流の全範囲に渡って平坦であり、LCOMMONに沿った端の値と同じ値を有する。これは分離構成の場合における差動バンド幅が共通構成の場合における最小差動バンド幅に等しいことを意味するが、それは歪になるバンド幅の変動であり、そのため分離構成の場合の性能は歪を低減するという点において遙に良好である。
【0035】
次に、本発明の第3実施例を図8を参照して説明する。図8において、電流スイッチング回路60は、各セグメントにおいて、これまでの実施例と同様に、相補のスイッチッグ信号SW1とSW2を受けるように接続された1組の主スイッチングトランジスタS1とS2を有する。第1のスイッチングトランジスタS1は、第1実施例と同様に、セグメントの共通ノードCNと第1の中間ノードIN1の間に接続される。同様に、第2のスイッチングトランジスタS2は、セグメントの共通ノードCNと第2の中間ノードIN2の間に接続される。
【0036】
各セグメントは、独自の個別の1組のカスケード・トランジスタ222と224を有する。第1のカスケード・トランジスタ222のソースは第1の中間ノードIN1に接続され、ドレインはセグメントの第1の出力ノードON1に接続され、ゲートは第1のダミーDAC出力ノードDON1に接続される。第2のカスケード・トランジスタ224のソースは中間ノードIN2に接続され、ドレインはセグメントの第2の出力ノードON2に接続され、ゲートは第2のダミーDAC出力ノードDON2に接続される。
【0037】
(図4の)第1実施例と同様に、セグメントのそれぞれの出力ノードON1のすべては、回路の第1の接続ラインAに共通に接続され、それには回路の第1の出力端子OUTAが接続される。同様に、セグメントのそれぞれの出力ノードON2のすべては、回路の第2の接続ラインBに共通に接続され、それには回路の第2の出力端子OUTBが接続される。それぞれの電流ブリード回路18と20は、第1実施例と同様に、各セグメントの第1及び第2の中間ノードIN1とIN2にそれぞれ接続される。
【0038】
図8の電流ステアリング回路の各セグメント(以下、「主セグメント」)では、関係する主セグメントにおけるカスケード・トランジスタ222と224のゲート電位を提供するのに使用されるダミーDACの対応するセグメントDSEGも設けられている。図8では、そのようなダミーセグメントDSEGが1個だけ示されている。ダミーDACセグメントDSEGは、その対応する主セグメントと同じ基本方法で構成される。このように、各ダミーDACセグメントDSEGは、ダミーセグメントの共通ノードDCNに実質的に一定の電流Idummy を供給する独自の定電流源216を備える。ダミーセグメントDSEGは、それぞれの第1及び第2のダミースイッチングトランジスタDS1とDS2を更に備える。第1のダミースイッチングトランジスタDS1は、ダミーセグメントの共通ノードDCNと第1のダミーDAC出力ノードDON1の間に接続され、第2のダミースイッチングトランジスタDS2は、ダミーセグメントの共通ノードDCNと第2のダミーDAC出力ノードDON2の間に接続される。主セグメントSEGの第2のスイッチングトランジスタのゲートに印加されるスイッチング信号SW2は、ダミーセグメントDSEGの第1のダミースイッチングトランジスタDS1のゲートに印加される。同様に、主セグメントの第1のスイッチングトランジスタに印加されるスイッチング信号SW1は、第2のダミースイッチングトランジスタDS2のゲートに印加される。これにより、S1とS2がそれぞれオンとオフの時、DS1とDS2はそれぞれオフとオンである。
【0039】
更に、ダミーDACセグメントDSEGは、第1と第2の抵抗R1とR2を備え、各抵抗はカスケード・トランジスタ222と224の1つのゲートとGNDの間に接続されている。
図8の実施例の動作を説明する。
これまでの実施例では、出力端子の電位VA とV Bは、印加される入力ワードに従って、回路の使用中に変動する。第1と第2のカスケード・トランジスタ222と224は、同一の基本的な目的、すなわち、各主セグメントにおける主スイッチングトランジスタS1とS2をそのような変動からシールドするのに使用される。しかしこの実施例では、各カスケード・トランジスタは能動的なカスケード機能を実行し、そこではカスケード・トランジスタのゲート電位は2値入力ワードに依存して変動し、第1実施例の「受動カスケード」配置に比べて各セグメントの中間ノードIN1とIN2における電位の変動を一層低減する。
【0040】
能動カスケードは次のように動作する。
各主セグメントSEGに対応するダミーDACセグメントDSEGでは、定電流源216により供給される電流Idummy は、主セグメントのスイッチング信号SW1とSW2の状態に応じて、抵抗R1又は抵抗R2に選択的に向けられる(steerされる) 。これにより、SW1が低論理レベルLで、SW2が高論理レベルHである時、電流Idummy は第2のダミースイッチングトランジスタDS2により抵抗R2に向けられ、第2のカスケード・トランジスタ224のゲート電位は、Idummy と第2の抵抗R2の抵抗値の積に等しい正の値を有する。
【0041】
各主セグメントにおいて、各カスケード・トランジスタを通って流れる電流は、関係する主スイッチングトランジスタS1又はS2がオン状態の時のI+IBLEED に等しい高い値と、関係する主スイッチングトランジスタがオフ状態の時の低い値IBLEED の間で変化する。各カスケード・トランジスタのゲート−ソース電圧の強度は、関係するカスケード・トランジスタを通って流れる電流に応じて変動し、電流が増加するに従ってゲート−ソース電圧の強度も少しだけ増加する(すなわち、ソース電位がゲート電位に対してより正に大きくなる。)。これは、カスケード・トランジスタが接続される中間ノードIN1又はIN2の電位も、関係する主スイッチングトランジスタSW1又はSW2がオン状態の時には、少し上昇することを意味する。
【0042】
関係する中間ノードIN1又はIN2の電位におけるこの上昇を相殺するために、図8の実施例では、ダミーDACセグメントは、関係する主スイッチングトランジスタがオン状態の各カスケード・トランジスタのゲート電位を、その関係する主スイッチングトランジスタがオフの時よりより小さくする。ゲート電位における関係する主スイッチングトランジスタのオフ状態からオン状態への変化は、例えば、150mV程度である。
【0043】
図8の実施例におけるカスケード・トランジスタのゲート電位を変化させる能力のため、カスケード・トランジスタにより提供される中間ノードの電位のシールドは、第1実施例と比較して改善される。各中間ノードは、出力端子の電位VA とVB の変動にかかわらず、例えば、ほぼ0.9Vの実質的に一定の電位に保持される。
【0044】
電流Idummy の強度は、ダミー出力ノードDON1とDON2を「移動」するのに十分高い電位で、カスケード・トランジスタを通って流れる電流の変化の結果生じる中間ノードにおける変化を相殺するのに十分に早いことが必要である。例えば、電流Idummy は各主セグメントにより向けられる電流Iの半分の大きさである。電流Idummy の精度は重要でない。これは、例えば、電流Idummy を供給するのに使用される定電流源216が、主セグメントの電流源への正の供給より低い電位を有する正の供給ラインから供給できることを意味する。例えば、ダミーDACセグメントの電流源216は、DAC内のデジタル回路への1.8V電位の電源に使用される正の電源ラインDIGITAL VDD から供給できる。ダミーセグメントへのより低い電源電圧を使用することにより、ダミーセグメントの電力消費を低減できる。
【0045】
【表1】
【0046】
【表2】
【0047】
【表3】
表1から表3は、第1及び第3実施例の性能を、前に検討したいかなるカスケード・トランジスタも無い図3の回路の性能と比較した表である。表1はカスケード・トランジスタの無い図3の回路に関係し、表2は(受動カスケード配置の)第1実施例に関係し、表3は(能動カスケード配置の)第3実施例に関係する。図9を参照して、遅延性能を比較して64個のセグメントを有するDACを検討する。DACの入力は、−FSから+FSに変化可能である。DACの2値入力に異なる入力レベルで単位ステップの大きさ(1/32 FS)の方形パルスを印加した効果をシミュレートした。表1から表3に列AからEでそれぞれ表現したように、5つの異なる可能性が考えられる。
【0048】
列Aの場合、入力パルスIPA は+31/32 FSから+FSの単位パルスである。列Bでは、入力パルスIPB は+15/32 FSから+16/32 FSの単位パルスである。列Cの場合、入力パルスIPC は0から+1/32 FSの単位パルスである。列Dの場合、入力パルスIPD は−16/32 FSから−15/32 FSの単位パルスである。列Eの場合、入力パルスIPE は−FSから−31/32 FSの単位パルスである。このように、各入力パルスIPA からIPE は、丁度1個のセグメントの状態を変化させ、この1個のセグメントをスイッチングする時の遅延をシミュレートする。
【0049】
図9に示すように、AからEの各場合では、DACの出力電圧VA −VB は、入力パルスIPA からIPE に応じて変化し、出力パルスOPA からOPE を生成する。各出力パルスOPA からOPE は、遅延時間tr だけ遅延された立ち上がりエッジと、遅延時間tf だけ遅延された立ち下がりエッジとを有する。各出力パルスの立ち上がりエッジの遅延時間tr は、出力パルスOPC の立ち上がりエッジに対して測定される。同様に、各出力パルスの立ち下がりエッジの遅延時間tf は、出力パルスOPC の立ち下がりエッジに対して測定される。遅延時間tr (単位ps)は各表の第1列に示される。遅延時間tf (単位ps)は各表の第2列に示される。第3列は、関係する入力パルスに対する遅延時間tr とtf の平均遅延時間tav(単位ps)を示す。第4列は、関係する入力パルスに対する幅変調(単位ps)を示す。この幅変調は、出力パルスのパルス幅wOPと入力パルスのパルス幅wIPの間の差Δwである。この差Δwは、tr −tf に等しい。
【0050】
表1から表3の結果を比較して、カスケードが無い時のパルス幅変調は、第1と第3実施例のそれぞれの場合のような受動又は能動のカスケードが設けられた時より、約17倍のファクタで悪い。平均遅延の点では、若干の低下がある。受動又は能動のカスケードを使用する時、信号依存遅延は、カスケードを使用しない時に比べて約5のファクタで増加する。しかし、受動と能動のカスケードの両方を有する時の性能は、カスケードを使用しない時に比べて非常に改善される。
【0051】
共通構成の場合には、最悪の場合の平均遅延tavは、分離構成の場合よりはるかに高く、例えば、最悪の場合tav=3.4psである。しかし、幅変調Δwは0.1psの低さである。共通構成の場合の高い平均遅延は、分離構成を更に好ましいものにする。
たまたま、この特別な比較例では、能動カスケード配置は、受動カスケード配置より平均遅延とパルス幅変調の点で、若干悪い性能である。この結果は、第1印象では驚かされるが、研究によれば次のようなことが分かった。能動カスケード配置は安定状態では主スイッチングトランジスタのドレイン電位を実質的に一定に保持する上で効果的であるが、カスケード・トランジスタのゲート電位は、カスケード・トランジスタを通って流れる電流の変化を完全に相殺するほど十分に速くは移動しないので、各セグメントの実際のスイッチングの間ドレインの電位に小さな変動が起きるため、この効果が起きることが分かった。
【0052】
この効果を、図10に示す。それは、(カスケード無しの)図3の回路と第1及び第3実施例での、出力端子OUTAとOUTBの電位の差における変化ΔVに応答する主スイッチングトランジスタのドレイン間の電位差ΔVINT における変化を比較する図である。カスケードが無い時には、ΔVINT はΔVに等しい。受動カスケードが使用される時には、ΔVINT はより小さい強度でΔVと同じように変化する。しかし、能動カスケードが使用される時には、ΔV自体に比べて小さい強度であるが、ΔVINT は相補変動を受けてΔVになる。この相補変動は受動カスケード配置の信号依存遅延と同じような信号依存遅延を発生する。このため、多くの応用では、受動カスケード配置は、装着するのに簡単で、ダミーDACセグメントを有さないので電力消費が少なく、能動カスケード配置に比べて好ましい。
【0053】
次に、本発明の第4実施例を図11を参照して説明する。第3実施例の場合と同様に、第4実施例も能動カスケードを有するが、第3実施例の場合と異なり、能動カスケードは(図6の)第2実施例で使用された「共通構成」に設けられる。
図11の実施例では、セグメントSEG1 からSEGn は、第2実施例と同様の方法で一緒に接続される。第1及び第2のカスケード・トランジスタ322と324は、第2実施例と同様に、ラインAとBの接続部と出力端子OUTAとOUTBの接続部の間に接続される。しかし、図11の実施例では、各カスケード・トランジスタ322又は324のゲートはGNDに接続されていない。代わりに、第1のカスケード・トランジスタ322のゲートはダミー回路330の第1の出力ノードDON1に接続され、第2のカスケード・トランジスタ324のゲートはダミー回路330の第2の出力ノードDON2に接続される。
【0054】
ダミーDAC回路330は、その第1出力ノードDON1に電流IDAを供給し、その第2出力ノードDON2に電流IDBを供給する。ダミーDAC回路330は、その入力で主DACに印加される同一の2値入力ワードを受ける。ダミーDAC回路330は、2値入力ワードがもっとも低い値の時に出力電流IDAがもっとも高い値になり、出力電流IDBがゼロになるという点で、主DACとは異なる。2値入力ワードの値が段々に増加するに従って、2値入力ワードの最大値で、IDAがゼロでIDBが最大値になるまで、出力電流IDAは減少し、出力電流IDBは増加する。
【0055】
ダミーDAC回路330の効果は、第3実施例と同様に、各カスケード・トランジスタ322又は324のゲート電位がカスケード・トランジスタを通る電流が増加するに従って減少することである。これは、トランジスタを通る電流が増加するに従って各カスケード・トランジスタのゲート−ソース電位における上昇効果から、主セグメントの出力ノードON1とON2をシールドする。
【0056】
ダミーDAC回路330は、いかなる適当な方法でも使用することができる。しかし、1つの好ましい可能性は、第3実施例と同様に、主DACの各セグメントSEGに、ダミーDACセグメントDSEGを設けることによって、ダミーDAC回路を作ることである。この場合、第3実施例に比べた唯一の変形例は、第3実施例のすべてのダミーDACセグメントのそれぞれの第1出力ノードDON1が第1のカスケード・トランジスタ322のゲートに共通に接続されるようにし、すべてのダミーDACセグメントのそれぞれの第2出力ノードDON2が第1のカスケード・トランジスタ324のゲートに共通に接続されるようにすることである。各ダミーDACセグメントが第3実施例のように抵抗R1とR2の組を含む必要はなく、一組の抵抗は第4実施例のカスケード・トランジスタのゲートに接続できる。
【0057】
本発明のこれまでの実施例は、出力端子が負荷インピーダンス(抵抗)を介してGNDに接続される差動出力構成での使用のために設計されていた。しかし、出力電圧が出力端子の一方からのみ発生され、他の出力端子は使用されないシングルエンディッド(single-ended)構成に本発明を適用した電流スイッチング回路を使用することが可能であるとも理解できる。
【0058】
本発明の実施例のカスケード・トランジスタは、カスケード・トランジスタが定電流装置を近似する飽和した状態で維持されなければならない。実際、電界効果トランジスタの特性は、製造プロセスの変動及び温度変動で非常に変動することがあり、飽和モードでの使用に必要な最小ドレイン−ソース電圧の測定結果であるカスケード・トランジスタのパラメータVDS(SAT) は、ファクタ2で変動し得る。このため、本発明の実施例では、使用する時に回路で生じるVDS(SAT) の測定結果に依存するカスケード・トランジスタのゲート−ソース電位を調整することが望ましい。例えば、能動カスケードの実施例では、ダミーDAC出力電流が流れ込む抵抗R1とR2は、VDS(SAT) の測定結果に依存して変動可能にできる。これは、抵抗を横切って生じる電圧はVDS(SAT) に沿うように調整できることを意味する。この場合の抵抗R1とR2は、NMOSトランジスタを使用して実現できる。VDS(SAT) の測定結果に依存したNMOSトランジスタに組み込まれた抵抗の調整に適した制御回路の一例を、図12を参照して説明する。
【0059】
図12において、制御回路60は、回路の正の電源供給線ANALOG VDDと第1のノードN1の間に接続された第1の定電流源62を有する。第1のPMOS FET64のソースはノードN1に接続され、ゲートとドレインはグランド電位の電源供給線GNDに接続される。
回路は、ソースがノードN1に接続された第2のPMOS FET66も有する。PMOS FET66のゲートとドレインは第2のノードN2に接続され、定電流源68はノードN2とGNDの間に接続される。
【0060】
定電流源62により供給される電流I1 は、定電流源68により供給される電流I2 に比べて大きい。更に、第1のPMOS FET64は、第2のPMOSFET66に比べて狭い。例えば、FET64の幅がw、FET66の幅が3wであり、I1 =4ISWであり、I2 =ISWである。但し、ISWは、オンの時に各トランジスタS1とS2を通って流れる電流である。
【0061】
回路60は、ノードN2に接続された第1の(負の)入力を有する高出力抵抗の相互コンダクタンスの増幅器70を更に有する。増幅器70の第2の(正の)入力は、回路のノードN3に接続される。第2の定電流源72は、ANALOG VDDとノードN3の間に接続される。NMOS FET76は、ノードN3とGNDの間に直列に接続される。NMOS FET76のドレインはノードN3に接続され、ゲートは増幅器70の出力に接続され、ソースはGNDに接続される。回路60の出力ノードN4は、増幅器70の出力に接続される。
【0062】
各ダミーセグメントDSEGi の抵抗R1とR2の抵抗値を変化可能にするために、各ダミーセグメントの抵抗R1とR2は、それぞれ第1及び第2のNMOS FET82と86を使用して実現される。第1のNMOS FET82のドレインはスイッチングトランジスタDS1のドレインに接続され、ゲートは制御回路の出力ノードN4に接続され、ソースはGNDに接続される。NMOS FET86のドレインはダミースイッチングトランジスタDS2のドレインに接続され、ゲートは出力ノードN4に接続され、ソースはGNDに接続される。この実施例では、NMOS FET82と86は、それぞれNMOS FET76と同じサイズ(大きさ)である。いずれにしろ、2つのFET82/86とFET76の間には所定のスケール・ファクタがある。
【0063】
電流ノードN4は、ダミーDACの別のダミーセグメントの抵抗設定NMOSFETにも接続され、制御回路がすべてのセグメントに対して共通に動作するのを可能にする。
図12の制御回路の動作を説明する。要素62から68は、(図8の)主セグメントのカスケード・トランジスタ及び/又はスイッチングトランジスタのドレイン−ソース飽和電圧の測定結果である電位VDS(SAT)PをノードN2に発生させるように働く。FET64と66を流れる電流の差、及びその異なる幅のため、FET64と66における電流密度の比率は、9:1(=(I1 −I2 )/w:I2 /3w)である。VDS(SAT) は電流密度の平方根に比例するため、FET64と66のそれぞれのVDS(SAT) の間の比率は3:1である。FET64と66のそれぞれのVT sは実質的に同じである。ノードN1の電位は、VDS(SAT)64 +VT64 に等しくなり、そこではFET64のドレイン−ソース飽和電圧VDS(SAT)64 は0.9Vであり、FET64の閾値電圧VT64 は例えば1Vである。このため、ノードN1の電位VN1は、例えば1.9Vである。FET66を横切って生じる電圧降下は、VDS(SAT)66 +VT66 であり、そこではVDS(SAT)66 は0.3Vであり、VT66 は例えば1.3Vである。このため、ノードN2の電位はほぼVDS(SAT)64 −VDS(SAT)66 に等しく、この電位が主セグメントのスイッチングトランジスタ及びカスケード・トランジスタのドレイン−ソース飽和電圧の測定結果VDS(SAT)Pとなる。
【0064】
たまたま、測定結果VDS(SAT)PがFET64と66のそれぞれのVDS(SAT)sの間の差VDS(SAT)64 −VDS(SAT)66 から導出されるため、電流スイッチング回路の対象とするFET、すなわちスイッチングトランジスタと(もし使用するなら)カスケード・トランジスタの実際のVDS(SAT)sに正確に影響しないようにすることが可能である。しかし、対象とするFETの実際のVDS(SAT)sが全体としては0.6Vであるのならば、それぞれのVDS(SAT)sが、全体のVDS(SAT) の一方の側に等しいオフセットになるようにFET64と66の条件を設定することが望ましい。これが、この例でVDS(SAT)64 を0.9Vに、VDS(SAT)66 を0.3Vにする理由である。
【0065】
第2の定電流源72は、この実施例では、ダミーセグメントの定電流源により供給される電流Idummy に実質的に等しい電流I3 を供給する。この実施例では、NMOS FET76は、第1の抵抗R1を提供するのに使用されるNMOSFET82及び第2の抵抗R2を提供するのに使用されるNMOS FET86と同じ(可変)抵抗値を有する。これは、ノードN3の電圧が、オンの時のダミースイッチングトランジスタのドレインの電圧が同じことを意味する。従って、増幅器70の効果は、ノードN3の電位がノードN2の電位VDS(SAT)Pに等しくなるまで、ノードN4の出力電位を調整する。N4のノード電位を変えると、N4のノード電位は制御回路のNMOS FETトランジスタ76の抵抗を決定するため、ノードN3の電位を変化させる。
【0066】
このように、この実施例では、カスケード・トランジスタ222と224のゲート−ソース電圧は、測定結果VDS(SAT)Pに従って調整される。
いずれにしろ、抵抗は固定することができ、ダミーDAC出力電流は、VDS(SAT)Pの測定結果に依存して調整され、VDS(SAT) の変動を相殺するようにゲート−ソース電圧の調整を実行する。このようなゲート−ソース電圧調整は、カスケードがカスケード・トランジスタを通って流れる電流に基づいて(例えば、ダミーDACを使用して)動的に(アクティブに)調整されない時にも適用可能である。
【0067】
この動的カスケードの実施例では、スイッチングトランジスタのドレインの間の電位差ΔVINT における変化をゼロにするようにカスケード・トランジスタのゲート電圧を制御することは、本質的なことではない。例えば、ゲート電圧は、ΔVINT の変化を、出力端子の電位差ΔVの変化の半分にするように調整できる。
【0068】
本発明をセグメントDACで使用される電流ステアリング回路に関係して説明したが、セグメント化された電流スイッチング回路を有するいかなる種類の回路にも本発明を適用することが可能である。例えば、本発明はプログラム可能な電流発生器及びミキサに適用可能である。
更に、これまで説明した本発明の実施例では、異なるセグメントでの切り換え電流は互いに等しかったが、本発明は異なるセグメントの電流が等しくない時も適用可能である。例えば、いくつかのDACでは、異なるセグメントの電流が1つのセグメントから次のセグメントで2のファクタで大きくなるようにできる。
【0069】
上記の実施例ではpチャンネルFETトランジスタを使用したが、本発明はnチャンネルFETトランジスタの使用にも適用可能であることが容易に理解される。この場合、電流は回路の出力端子/ノードから流れ出るよりむしろそれらに流れ込み、セグメントは電流源回路よりむしろ電流の流れ込み先を有する。
更に、FETトランジスタの代わりに、バイポーラトランジスタを使用することもでき、バルブ(valve) のようないかなる3端子電流デバイスも使用できる。
【0070】
(付記1) 使用中に第1及び第2の制御可能な電流がそれぞれ流れる第1及び第2の接続ノードと、印加されるスイッチング信号に応じて前記第1及び第2の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第1の接続ノード及び第1の結合信号端子に接続され、前記セグメントのそれぞれの前記第1の制御可能な電流を、前記第1の結合信号端子に第1の結合信号を生成するように結合する第1の結合手段と、
前記セグメントのそれぞれの前記第2の接続ノード及び第2の結合信号端子に接続され、前記セグメントのそれぞれの前記第2の制御可能な電流を、前記第2の結合信号端子に第2の結合信号を生成するように結合する第2の結合手段と、
1つ以上の前記セグメントの前記第1の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第1の遮蔽手段と、
1つ以上の前記セグメントの前記第2の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第2の遮蔽手段とを備えることを特徴とする電流スイッチング回路。
【0071】
(付記2) 前記第1の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第1の結合信号端子と前記スイッチング手段の間に接続され、
前記第2の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第1の結合信号端子と前記スイッチング手段の間に接続される付記1に記載の電流スイッチング回路。
【0072】
(付記3) 前記遮蔽手段のそれぞれは、前記セグメントのすべてに共通に設けられた遮蔽要素を有し、前記結合手段のそれぞれは前記遮蔽要素を介してその前記結合信号端子に接続されている付記2に記載の電流スイッチング回路。
(付記4) 前記遮蔽手段のそれぞれは、各セグメント毎に遮蔽要素を有し、前記結合ノードはそのような遮蔽要素を介して前記スイッチング手段に接続されている付記1又は2に記載の電流スイッチング回路。
【0073】
(付記5) 前記遮蔽要素は、カスケード・トランジスタを有する付記3又は4に記載の電流スイッチング回路。
(付記6) 少なくとも1つの前記遮蔽要素の前記カスケード・トランジスタは制御端子を有し、該制御端子の電位は当該回路の使用中に実質的に一定に維持される付記5に記載の電流スイッチング回路。
【0074】
(付記7) 少なくとも1つの前記遮蔽要素の前記カスケード・トランジスタは制御端子を有し、該制御端子の電位は、当該回路の使用中に、前記カスケード・トランジスタを通って流れる電流の強度の変化により引き起こされる前記制御端子と前記トランジスタの電流経路端子の間の電位差の変化を相殺するように、調整される付記5又は6に記載の電流スイッチング回路。
【0075】
(付記8) 前記カスケード・トランジスタは電界効果トランジスタである付記5から7のいずれか1項に記載の電流スイッチング回路。
(付記9) 前記電界効果トランジスタのドレイン−ソース電圧の測定結果に基づいて、前記ドレイン−ソース飽和電圧の変動にかかわらず、前記電界効果トランジスタを飽和動作状態に維持するように、前記電界効果トランジスタのゲート電位を調整する飽和状態維持手段を更に備える付記8に記載の電流スイッチング回路。
【0076】
(付記10) 前記セグメントのそれぞれの前記スイッチング手段は、前記セグメントの前記第1の接続ノードと前記共通ノードの間に接続された第1のスイッチング要素と、前記第2の接続ノードと前記共通ノードの間に接続された第2のスイッチング要素とを備え、
前記セグメントのそれぞれは、前記セグメントの前記共通ノードに接続され、当該回路の使用中に前記共通ノードを通って流れる実質的に一定の電流を生じる定電流手段と、前記セグメントに印加される前記スイッチング信号にかかわわらず、前記第1のスイッチング要素がオン状態で前記第1のスイッチング要素がオフ状態の第1の状態から、前記第2のスイッチング要素がオフ状態で前記第2のスイッチング要素がオン状態の第2の状態に、前記スイッチング手段を変化させるように動作するスイッチング制御手段とを更に備える付記1から9のいずれかに記載の電流スイッチング回路。
【0077】
(付記11) 前記スイッチング要素のそれぞれは、スイッチングトランジスタを備える付記10に記載の電流スイッチング回路。
(付記12) 前記スイッチング要素のそれぞれは、電界効果トランジスタである付記11に記載の電流スイッチング回路。
(付記13) 前記結合手段は、関係する前記結合手段が接続される前記結合ノードを通って流れる各制御可能な電流を加算して前記結合信号を生成する付記1から12のいずれかに記載の電流スイッチング回路。
【0078】
(付記14) 前記結合手段は、前記結合手段が接続される前記結合ノードを相互接続する接続ラインを有し、これによりこれらの接続ノードを流れる前記制御可能な電流を加算する付記13に記載の電流スイッチング回路。
(付記15) 前記遮蔽手段に接続され、前記スイッチング手段が前記第1の状態の時に前記第2の遮蔽手段を通る電流が所定の最小量になるように維持し、前記スイッチング手段が前記第2の状態の時に前記第2の遮蔽手段を通る電流が所定の最小量になるように維持する電流量維持手段を更に備える付記10に記載の電流スイッチング回路。
【0079】
(付記16) デジタル入力信号を受けて対応するアナログ出力信号に変換するように接続された、請求項1から15のいずれかに記載された電流スイッチング回路と、デコーダ回路とを備え、受けたデジタル入力信号から前記セグメントにそれぞれ印加する前記スイッチング信号の組を導出するデジタル−アナログ変換器。
【0080】
(付記17) 請求項10に記載の電流スイッチング回路を備え、異なるセグメントの前記共通のノードを通って流れる前記実質的に一定の電流は、相互に実質的に一定である付記16に記載のデジタル−アナログ変換器。
(付記18) 請求項7に記載の電流スイッチング回路を備え、更に前記デジタル入力信号に応じて、前記カスケード・トランジスタのそれぞれに対して前記制御端子電位を発生するように動作するダミーデジタル−アナログ変換手段を備える付記16に記載のデジタル−アナログ変換器。
【0081】
(付記19) 前記ダミーデジタル−アナログ変換手段は、前記電流スイッチング回路の前記セグメントにそれぞれ対応する複数のダミーセグメントを有し、前記ダミーセグメントのぞれぞれは、前記電流スイッチング回路の対応するセグメントの前記カスケード・トランジスタのために前記制御端子電位を発生するように働く付記18に記載のデジタル−アナログ変換器。
【図面の簡単な説明】
【図1】従来技術の項で検討した電流テアリングDACの部分を示す図である。
【図2】従来技術の項で検討した、どのようにしてサーモメータコード化信号を図1のDACの2値入力ワードから導出するかを説明するのに使用される表を示す図である。
【図3】従来技術の項で検討した、DACにおける使用をあらかじめ考慮した電流スイッチング回路の部分を示す図である。
【図4】本発明の第1実施例の電流スイッチング回路の部分を示す図である。
【図5】図4の回路によって発生される動作波形を示す図である。
【図6】本発明の第1実施例の電流スイッチング回路の部分を示す図である。
【図7】本発明の実施例におけるカスケード・トランジスタのバンド幅における変動を示す図である。
【図8】本発明の第3実施例の電流スイッチング回路の部分を示す図である。
【図9】テーブル1から3の理解のために使用される記載を説明する図である。
【図10】本発明の実施例の性能を図3の回路と比較するのに使用される説明図である。
【図11】本発明の第4実施例の電流スイッチング回路の部分を示す図である。
【図12】本発明の実施例で使用されるのに適した制御回路の一例を示す図である。
【符号の説明】
1…DAC
2、21 〜2n 、14…電流源
4、41 〜4n …スイッチング回路
6…サーモメータデコーダ
18、20…ブリード電流源
22、24…カスケード・トランジスタ
S1…第1の主スイッチングトランジスタ
S2…第2の主スイッチングトランジスタ
SW1、SW2…相補のスイッチング信号
Claims (12)
- 使用中に第1及び第2の制御可能な電流がそれぞれ流れる第1及び第2の接続ノードと、印加されるスイッチング信号に応じて前記第1及び第2の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第1の接続ノード及び第1の結合信号端子に接続され、前記セグメントのそれぞれの前記第1の制御可能な電流を、前記第1の結合信号端子に第1の結合信号を生成するように結合する第1の結合手段と、
前記セグメントのそれぞれの前記第2の接続ノード及び第2の結合信号端子に接続され、前記セグメントのそれぞれの前記第2の制御可能な電流を、前記第2の結合信号端子に第2の結合信号を生成するように結合する第2の結合手段と、
1つ以上の前記セグメントの前記第1の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第1の遮蔽手段と、
1つ以上の前記セグメントの前記第2の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第2の遮蔽手段と、を備え、
前記第1の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第1の結合信号端子と前記スイッチング手段の間に接続され、
前記第2の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第1の結合信号端子と前記スイッチング手段の間に接続され、
前記遮蔽手段のそれぞれは、前記セグメントのすべてに共通に設けられた遮蔽要素を有し、前記結合手段のそれぞれは前記遮蔽要素を介してその前記結合信号端子に接続されている、ことを特徴とする電流スイッチング回路。 - 使用中に第1及び第2の制御可能な電流がそれぞれ流れる第1及び第2の接続ノードと、印加されるスイッチング信号に応じて前記第1及び第2の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第1の接続ノード及び第1の結合信号端子に接続され、前記セグメントのそれぞれの前記第1の制御可能な電流を、前記第1の結合信号端子に第1の結合信号を生成するように結合する第1の結合手段と、
前記セグメントのそれぞれの前記第2の接続ノード及び第2の結合信号端子に接続され、前記セグメントのそれぞれの前記第2の制御可能な電流を、前記第2の結合信号端子に第2の結合信号を生成するように結合する第2の結合手段と、
1つ以上の前記セグメントの前記第1の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第1の遮蔽手段と、
1つ以上の前記セグメントの前記第2の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第2の遮蔽手段と、を備え、
前記遮蔽手段のそれぞれは、各セグメント毎に遮蔽要素を有し、前記結合ノードはそのような遮蔽要素を介して前記スイッチング手段に接続されており、
前記遮蔽要素は、カスケード・トランジスタを有し、
少なくとも1つの前記遮蔽要素の前記カスケード・トランジスタは制御端子を有し、該制御端子の電位は、当該回路の使用中に、前記カスケード・トランジスタを通って流れる電流の強度の変化により引き起こされる前記制御端子と前記トランジスタの電流経路端子の間の電位差の変化を相殺するように、調整される、ことを特徴とする電流スイッチング回路。 - 使用中に第1及び第2の制御可能な電流がそれぞれ流れる第1及び第2の接続ノードと、印加されるスイッチング信号に応じて前記第1及び第2の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第1の接続ノード及び第1の結合信号端子に接続され、前記セグメントのそれぞれの前記第1の制御可能な電流を、前記第1の結合信号端子に第1の結合信号を生成するように結合する第1の結合手段と、
前記セグメントのそれぞれの前記第2の接続ノード及び第2の結合信号端子に接続され、前記セグメントのそれぞれの前記第2の制御可能な電流を、前記第2の結合信号端子に第2の結合信号を生成するように結合する第2の結合手段と、
1つ以上の前記セグメントの前記第1の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第1の遮蔽手段と、
1つ以上の前記セグメントの前記第2の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第2の遮蔽手段と、を備え、
前記セグメントのそれぞれの前記スイッチング手段は、前記セグメントの前記第1の接続ノードと前記共通ノードの間に接続された第1のスイッチング要素と、前記第2の接続ノードと前記共通ノードの間に接続された第2のスイッチング要素と、を備え、
前記セグメントのそれぞれは、前記セグメントの前記共通ノードに接続され、当該回路の使用中に前記共通ノードを通って流れる実質的に一定の電流を生じる定電流手段と、前記セグメントに印加される前記スイッチング信号にかかわらず、前記第1のスイッチング要素がオン状態で前記第1のスイッチング要素がオフ状態の第1の状態から、前記第2のスイッチング要素がオフ状態で前記第2のスイッチング要素がオン状態の第2の状態に、前記スイッチング手段を変化させるように動作するスイッチング制御手段と、を更に備える、ことを特徴とする電流スイッチング回路。 - 第1の電流及び第2の電流がそれぞれ流れる第1の接続ノード及び第2の接続ノードと、第1のスイッチング信号及び第2のスイッチング信号が印加される第1のスイッチング手段及び第2のスイッチング手段とを有する第1の回路セグメントと、
前記第1の接続ノードに接続された第1の結合信号端子と、
前記第2の接続ノードに接続された第2の結合信号端子と、
前記第1の結合信号端子と前記第1のスイッチング手段との間に接続された第1のトランジスタと、
前記第2の結合信号端子と前記第2のスイッチング手段との間に接続された第2のトランジスタと、
前記第1のトランジスタと前記第1のスイッチング手段との第1接続点に接続された第1の電流手段と、
前記第2のトランジスタと前記第2のスイッチング手段との第2接続点に接続された第2の電流手段と、
を備えることを特徴とする電流スイッチング回路。 - 前記第1のスイッチング手段及び前記第2のスイッチング手段は、共通ノードに接続されることを特徴とする請求項4に記載の電流スイッチング回路。
- 第3の電流及び第4の電流がそれぞれ流れる第3の接続ノード及び第4の接続ノードと、第3のスイッチング信号及び第4のスイッチング信号が印加される第3のスイッチング手段及び第4のスイッチング手段と、を有する第2セグメントをさらに有し、
前記第3のスイッチング手段は、前記第1のトランジスタを介して前記第1の結合信号端子に接続され、
前記第4のスイッチング手段は、前記第2のトランジスタを介して前記第2の結合信号端子に接続されている、ことを特徴とする請求項5に記載の電流スイッチング回路。 - 前記第1のトランジスタ又は前記第2のトランジスタは、カスケード・トランジスタを有する請求項6に記載の電流スイッチング回路。
- 前記カスケード・トランジスタは制御端子を有し、前記制御端子は第1の電源線に接続されることを特徴とする請求項7に記載の電流スイッチング回路。
- 前記カスケード・トランジスタは制御端子を有し、前記制御端子の電位は、前記カスケード・トランジスタを通って流れる電流の強度の変化により引き起こされる前記制御端子と前記カスケード・トランジスタの電流経路端子の間の電位差の変化を相殺するように、調整される請求項7又は8に記載の電流スイッチング回路。
- 前記カスケード・トランジスタは電界効果トランジスタである請求項7から9のいずれか1項に記載の電流スイッチング回路。
- 前記電界効果トランジスタのドレイン−ソース電圧の測定結果に基づいて、前記電界効果トランジスタを飽和動作状態に維持するように、前記電界効果トランジスタのゲート電位を調整する飽和状態維持手段を更に備える請求項10に記載の電流スイッチング回路。
- 前記第1のスイッチング手段に入力される第1の制御信号と、前記第2のスイッチング手段に入力され、前記第1の制御信号の反転信号である第2の制御信号と、を制御するスイッチング制御手段を更に備える請求項4から11のいずれか1項に記載の電流スイッチング回路。
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