JP4358450B2 - 高電圧ディジタル／アナログ変換器内の低電圧ｃｍｏｓスイッチを切り換える方法および装置 - Google Patents
高電圧ディジタル／アナログ変換器内の低電圧ｃｍｏｓスイッチを切り換える方法および装置 Download PDFInfo
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Description
【０００１】
（関連出願の相互参照）
本出願は、Ｍａｘｉｍ ｉｎｔｅｇｒａｔｅｄ Ｐｒｏｄｕｃｔｓ社に譲渡されるべき、発明者ＦＡＮＧらによる１９９９年５月５日出願の、弁理士事件整理番号第０５５１２３．Ｐ１３５号の「ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＥＧＬＩＴＣＨＩＮＧ ＤＩＧＩＴＡＬ ＴＯ ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲＳ」という名称の米国特許出願第０９／３０５，９０９号に関し、その開示は、本明細書において完全に説明されたものとして、参照により言葉通り本明細書の一部となり、同一効果を有するものである。
【０００２】
また、本出願は、Ｍａｘｉｍ ｉｎｔｅｇｒａｔｅｄ Ｐｒｏｄｕｃｔｓ社に譲渡される、発明者ＣＡＳＴＡＮＥＤＡらによる１９９９年４月２９日出願の、弁理士事件整理番号第０５５１２３．Ｐ１３４号の「ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＩＧＩＴＡＬ ＴＯ ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲＳ ＷＩＴＨ ＩＭＰＲＯＶＥＤ ＳＷＩＴＣＨＥＤ Ｒ−２Ｒ ＬＡＤＤＥＲＳ」という名称の米国特許出願第０９／２９９，６９１号に関し、その開示は、本明細書において完全に説明されたものとして、参照により言葉通り本明細書の一部となり、同一効果を有するものである。
【０００３】
（発明の分野）
本発明は、一般的にはディジタル／アナログ変換器に関し、さらに詳細には、ディジタル／アナログ変換器内のスイッチを制御するための電圧レベル変換に関する。
【０００４】
（発明の背景）
ディジタル／アナログ変換器（ＤＡＣ）の機能上の動作については良く知られている。ＤＡＣは、通常、ディジタル入力信号を受け取り、それをアナログ出力信号に変換する。ディジタル入力信号は、アナログ出力信号のアナログ信号レベルの連続レンジに変換されるディジタル符号レンジを有している。ＤＡＣは、ディジタル・システムとアナログ・システムとをインタフェースするために有効である。ＤＡＣのアプリケーションには、ビデオすなわちグラフィック・ディスプレイ・ドライバ、オーディオ・システム、ディジタル信号処理、関数発生器、ディジタル減衰器、精密機器、および自動試験機器を含むデータ収集システムなどがある。
【０００５】
所望の変換機能に応じて、ディジタル入力信号をアナログ出力信号に変換するために利用することができる様々なＤＡＣがある。使用可能なＤＡＣの多様性により、ディジタル入力信号に様々な所定分解能を持たせ、様々な符号化ディジタル入力信号を受け取り、固定基準または逓倍基準を用いてアナログ出力信号に様々なレンジを持たせ、また、様々な種類のアナログ出力信号を提供することができる。さらに、整定時間、フル・スケール変換時間、精度すなわちリニアリティ、および前述の分解能など、考慮する多数のＤＡＣ性能要因がある。
【０００６】
ディジタル入力信号は、分解能を決める多数のビット・ワイド、出力レベル数または量子化レベル数、および受け入れ可能なディジタル符号の総数である。ディジタル入力信号がｍビット・ワイドの場合、２m 個の出力レベルがあり、レベル間に２m-1 個のステップが存在することになる。ディジタル入力信号は、直線２進、２の補数、オフセット２進、グレー・スケール符号、２進化１０進、またはその他のディジタル符号に符号化することができる。アナログ出力信号値のレンジは一般的にアナログ基準によって決まる。そのアナログ基準は、内部的に生成することもできるが、精度を必要とする場合は一般的に外部から供給される。固定基準ＤＡＣの場合、アナログ出力信号のレンジは固定アナログ基準レベルにわたってディジタル入力信号に比例する。乗算ＤＡＣの場合、アナログ出力信号は、可変入力アナログ基準レベルとディジタル入力信号のディジタル符号との積である。アナログ出力信号は、正の値または負の値のいずれかで変化する単極であり、あるいは正および負の両出力値にまたがって変化する二極性である。アナログ出力信号は、アナログ電圧信号またはアナログ電流信号である。
【０００７】
また、ＤＡＣを形成するために使用されている電子回路の種類も様々である。バイポーラ接合トランジスタ（ＢＪＴ）技術、金属酸化物半導体（ＭＯＳ）技術、またはそれらの組合せ技術を用いてＤＡＣが構成されている。ＢＪＴ技術は、ＰＮＰトランジスタを用いたＰＮＰ技術、またはＮＰＮトランジスタを用いたＮＰＮ技術、あるいはその両方の技術であり、ＭＯＳ技術は、Ｐ型電界効果トランジスタ（ＰＦＥＴ）を用いたＰＭＯＳ技術、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を用いたＮＭＯＳ技術、あるいはＰＦＥＴおよびＮＦＥＴの両方を用いたＣＭＯＳ技術である。ＢＪＴ技術の相互コンダクタンスは、ＣＭＯＳ技術の相互コンダクタンスより大きいため、精密増幅器を構成する場合、一般的にＢＪＴ技術が好ましい。それにより差動増幅器に対するオフセットが小さくなる。スイッチを構成する場合は、スイッチとして使用する場合のオフセットがほとんどゼロであるため、ＣＭＯＳ技術が好ましい。これは、ＰＦＥＴおよびＮＦＥＴの場合、ＢＪＴ技術によるＰＮＰトランジスタおよびＮＰＮトランジスタのベース電流に比べて、実質的にゲート電流が流れないことによるものである。ＢＪＴおよびＣＭＯＳの両技術を組み合わせた、ＢＩＣＭＯＳ回路またはＢＩＣＭＯＳプロセスと呼ばれる、集積回路すなわちウェハ・ファブ製造プロセスを用いて、増幅器に対してはＢＪＴ技術が提供され、また、同一集積回路上のスイッチに対してはＣＭＯＳ技術が提供されている。
【０００８】
ここで図１を参照すると、ＤＡＣ１００の構成図は、アナログ電圧出力信号ＡＶｏｕｔ１１０を生成するために、ディジタル入力信号ＤＩＮ１０１、正のアナログ電源レベルであるＡＶｒｅｆ＋１０４、および負のアナログ電源レベルであるＡＶｒｅｆ−１０５を有している。別法としては、その回路構成を若干変更することにより、ＤＡＣ１００にアナログ電流出力信号を生成させることもできる。いずれの種類のアナログ出力を生成する場合であっても、ＤＡＣ１００は、ディジタル電源およびアナログ電源を備えている。ＤＡＣ１００に供給されるディジタル電源は、正のディジタル電源端子ＶＣＣ１０２と負のディジタル電源端子ＤＧＮＤ１０３の両端間に入力される。ＤＡＣ１００に供給される正のアナログ電源は、正のアナログ電源端子ＶＤＤ１０６とアナログ接地端子ＡＧＮＤ１０７の両端間に入力される。負のアナログ電源は、負のアナログ電源端子ＶＳＳ１０８とアナログ接地端子ＡＧＮＤ１０７の両端間に入力される。
【０００９】
考察を分かり易くするために、ＡＶｏｕｔ１１０の出力電圧レンジがＤＩＮ１０１の関数であり、その電圧レンジが所定の電圧レベルＡＶｒｅｆ＋１０４およびＡＶｒｅｆ−１０５によって決められるように、ＤＡＣ１００を固定基準ＤＡＣとする。ＤＩＮ１０１はｍビット・ワイドである。ｍの所定値は、ＤＩＮ１０１が表すことになる１０進数のレンジを表している。ＤＡＣ１００のために選択される回路は、電源入力および入出力信号の所望パラメータを始めとする要素の数によって様々である。図１に示すように、ＤＡＣ１００は、信号変換器１１２および増幅器すなわちバッファ１１４を備えている。ＤＡＣのいくつかの形態、特に電流出力ＤＡＣの中には、バッファ１１４を備える代わりに外部増幅を必要とするものもある。信号変換器１１２は、ＤＩＮ１０１をアナログ信号ＶＬＡＤＲ１２０の形に変換し、変換されたアナログ信号ＶＬＡＤＲは、バッファ１１４に入力される。バッファ１１４は、信号変換器１１２によって生成された上記アナログ信号ＶＬＡＤＲ１２０を、ＡＶｏｕｔ１１０に結合される負荷からバッファしている。信号変換器１１２は、スイッチＲ−２Ｒラダー１１６およびスイッチ・コントローラ１１８を含んでいる。スイッチ・コントローラ１１８は、スイッチＲ−２Ｒラダー１１６内のスイッチを制御し、スイッチＲ−２Ｒラダー１１６に、ＤＩＮ１０１の値をアナログ信号に変換させている。
【００１０】
既に考察したように、ＤＡＣの精度すなわちリニアリティを始めとする、考慮すべき多くのＤＡＣ性能要因がある。ＤＡＣのリニアリティを測定する場合、ＤＡＣからのアナログ出力ＡＶｏｕｔ１１０は、ディジタル入力信号ＤＩＮ１０１のレンジに対して、二極性出力電圧であっても、正の単極性出力電圧であっても、あるいは負の単極性出力電圧であっても良い。変換レンジのゼロ点または中間点を設定するために、アナログ電圧基準レベルを変化させる必要がある場合、それはオフセット電圧と呼ばれる。差動リニアリティとは、符号変化と符号変化の間のリニアリティであり、ＤＡＣの単調性を測定するものである。ＤＩＮの符号値の増加に伴ってＡＶｏｕｔの符号値が増加する場合、ＤＡＣは単調であり、ＤＩＮの符号値の増加に伴ってＡＶｏｕｔの符号値が増加しない場合は、ＤＡＣに変換エラーがあり、単調ではない。ＤＡＣのリニアリティは、正確に変換するために極めて重要であり、通常、ＤＩＮ１０１の複数の最下位ビット（ＬＳＢ）のユニットで規定されている。ＤＡＣのリニアリティは、温度および電圧によって変化し、また、回路毎に異なる。さらに、ｍの値が大きく、かつ、追加ディジタル符号を変換することが望ましい場合、所定のＤＡＣ分解能の増加に伴い、ＤＡＣのリニアリティはますます重要になる。さらにまた、追加分解能に適合させるために、ＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５の間のアナログ電圧基準レベルのレンジが拡大されるため、ＤＡＣのリニアリティが維持されることは望ましいことである。
【００１１】
次に図２を参照すると、従来技術によるスイッチＲ−２Ｒラダー１１６が示されている。スイッチＲ−２Ｒラダー１１６は、アナログ電圧出力信号を提供するための４ビット反転Ｒ−２Ｒラダーであるが、他の中間Ｒ−２Ｒスイッチ・レグおよびスイッチ制御線を追加することによって、容易にｍビットに拡張することができる。別法としては、非反転Ｒ−２Ｒラダーを使用してアナログ電流出力信号を提供することもできる。スイッチ制御線である信号ＤＢｎ／ＤＢｐ２０１は、アナログ電圧信号ＶＬＡＤＲ１２０を生成するために、スイッチ・コントローラ１１８によって選択的に制御される。ＤＢｎ／ＤＢｐ２０１は、ＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５およびＶＬＡＤＲ１２０の間のＲ−２Ｒ抵抗網の電圧分割を変更するために、ＮＦＥＴ２３６〜２３９に関連して、ＮＦＥＴ２１１〜２１４およびＰＦＥＴ２１６〜２１９のオンおよびオフを切り換えている。インバータ２４６〜２４９は、スイッチ制御線Ｄ４Ｂｐ２４１−Ｄ１Ｂｐ２４４のインバータ極性を生成し、ＰＦＥＴ２１６〜２１９と完全相補スイッチを形成するようにＮＦＥＴ２３６〜２３９を制御している。ＮＦＥＴ２１１およびＰＦＥＴ２１６／ＮＦＥＴ２３６は、ＤＡＣの最上位ビット（ＭＳＢ）を表し、基準電圧レンジの８／１６をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１２およびＰＦＥＴ２１７／ＮＦＥＴ２３７は、基準電圧レンジの４／１６をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１３およびＰＦＥＴ２１８／ＮＦＥＴ２３８は、基準電圧レンジの２／１６をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１４およびＰＦＥＴ２１９／ＮＦＥＴ２３９は、ＤＡＣのＬＳＢを表し、基準電圧レンジの１／１６をＶＬＡＤＲ１２０に結合することができる。したがって、ディジタル符号が１１１１の場合、基準電圧レンジの１５／１６がＶＬＡＤＲ１２０に結合されるよう、ＰＦＥＴ２１６〜２１９およびＮＦＥＴ２３６〜２３９はすべてオンであり、ＮＦＥＴ２１１〜２１４はすべてオフである。ディジタル符号が００００の場合は、抵抗中のＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５との間を電流が流れないよう、かつ、ＡＶｒｅｆ−１０５がＶＬＡＤＲ１２０に結合されるように、ＮＦＥＴ２１１〜２１４はすべてオンであり、ＰＦＥＴ２１６〜２１９およびＮＦＥＴ２３６〜２３９はすべてオフである。
【００１２】
次に、スイッチＲ−２Ｒラダー１１６の回路接続について説明する。ＮＦＥＴ２１５のゲートは、常にターン・オンされているように、端子レグ・ゲート電圧信号ＴＬＧＶ２３５に接続されている。ＴＬＧＶ２３５の電圧レベルは、スイッチＲ−２Ｒラダー１１６内におけるＮＦＥＴとＰＦＥＴの間をマッチングしているスイッチ抵抗を追加的に提供している。ＮＦＥＴ２１１〜２１５は、ＡＶｒｅｆ−１０５に接続されたソースと、抵抗２２０〜２２４の第１の端部にそれぞれ接続されたドレインを有している。ＰＦＥＴ２１６〜２１９は、ＡＶｒｅｆ＋１０４に接続されたソースと抵抗２２０〜２２３の第１の端部にそれぞれ接続されたドレインを有している。ＮＦＥＴ２３６〜２３９は、抵抗２２０〜２２４の第１の端部にそれぞれ接続されたソース、およびＡＶｒｅｆ＋１０４に接続されたドレインを有している。ＮＦＥＴ２１１〜２１４のゲートは、信号Ｄ４Ｂｎ２３１−Ｄ１Ｂｎ２３４にそれぞれ接続され、ＰＦＥＴ２１６〜２１９のゲートは、信号Ｄ４Ｂｐ２４１−Ｄ１Ｂｐ２４４にそれぞれ接続されている。インバータ２４６〜２４９は、信号Ｄ４Ｂｐ２４１−Ｄ１Ｂｐ２４４にそれぞれ接続された入力を有し、その出力をＮＦＥＴ２３６〜２３９のゲートにそれぞれ結合するための反転極性を生成している。信号Ｄ４Ｂｎ２３１−Ｄ１Ｂｎ２３４および信号Ｄ４Ｂｐ２４１−Ｄ１Ｂｐ２４４は、スイッチ・コントローラ１１８からの信号ＤＢｎ／ＤＢｐ２０１として集合的に現されている。抵抗２２０〜２２３の抵抗値はそれぞれ２Ｒである。抵抗値Ｒを有する抵抗２２４〜２２８の各々は、それぞれ直列に結合され、ＶＬＡＤＲ１２０に結合された抵抗２２８の第１の端部に結合されている。抵抗２２４の第２の端部は、ノード２５０で抵抗２２５の第２の端部に結合され、一方、抵抗２２０の第２の端部は、ＶＬＡＤＲ１２０に結合されている。抵抗２２３、２２５および２２６の各一端は、ノード２５１に結合されている。抵抗２２２、２２６および２２７の各一端は、ノード２５２に結合されている。抵抗２２１、２２７および２２８の各一端は、ノード２５３に結合されている。スイッチＲ−２Ｒラダー１１６のＭＳＢレグは、ＮＦＥＴ２１１／ＰＦＥＴ２１６／ＮＦＥＴ２３６および抵抗２２０によって形成され、ＬＳＢレグは、ＮＦＥＴ２１４／ＰＦＥＴ２１９／ＮＦＥＴ２３９および抵抗２２３、２２６によって形成され、また、終端レグは、ＮＦＥＴ２１５および抵抗２２４、２２５によって形成されている。スイッチＲ−２Ｒラダー１１６の中間レグは、ＮＦＥＴ２１３／ＰＦＥＴ２１８／ＮＦＥＴ２３８、抵抗２２２、２２７、ＮＦＥＴ２１２／ＰＦＥＴ２１７／ＮＦＥＴ２３７、抵抗２２１および２２８である。
【００１３】
ＰＦＥＴスイッチおよびＮＦＥＴスイッチは、ＩＤＳドレイン−ソース電流の差を調整し、ドレイン−ソース両端間の類似ＶＤＳ電圧降下を維持するために、ＬＳＢからＭＳＢへ２進重み付けされている。例えば、ＮＦＥＴ２１４／ＰＦＥＴ２１９／ＮＦＥＴ２３９スイッチが１Ｘに重み付けされる場合、トランジスタのＲＯＮを低減するために、トランジスタ・サイズがＮＦＥＴ２１３／ＰＦＥＴ２１８／ＮＦＥＴ２３８スイッチは２Ｘに重み付けされ、ＮＦＥＴ２１２／ＰＦＥＴ２１７／ＮＦＥＴ２３７スイッチは８Ｘに重み付けされ、また、ＮＦＥＴ２１１／ＰＦＥＴ２１６／ＮＦＥＴ２３６スイッチは１６Ｘに重み付けされる。この重み付けにより、重み付けされない場合に、トランジスタ・スイッチのターン・オンおよびターン・オフ時にミスマッチＲＯＮ抵抗によって誘発されるであろうドリフトのユーザによるトリミングが低減される。
【００１４】
既に考察したように、ＤＡＣ１００のリニアリティは、ＤＩＮ１０１をＡＶｏｕｔ１１０に正確に変換するために重要である。スイッチングにおいては、スイッチＲ−２Ｒラダー１１６、ＰＦＥＴ２１６〜２１９、ＮＦＥＴ２３６〜２３９、およびＮＦＥＴ２１１〜２１５の電圧がスイッチ・オンされ、ドレイン−ソース電圧ＶＤＳが、ドレイン−ソース電流のトランジスタのオン抵抗の倍数と等価、すなわちＶＤＳ≒ＩＤＳ×ＲＯＮになる直線領域で動作する。ドレイン−ソース電圧およびドレイン−ソース電流は、トランジスタのオン抵抗ＲＯＮがある程度の範囲内で一定値を維持するように変化するが、ＰＦＥＴスイッチまたはＮＦＥＴスイッチのドレイン−ソース電圧ＶＤＳがより高いレベルに達すると、先ず飽和し、次に降伏する。飽和および降伏はいずれも非直線効果であり、ＰＦＥＴスイッチおよびＮＦＥＴスイッチにとっては望ましくない動作特性である。トランジスタが飽和すると、トランジスタの抵抗値がドレイン−ソース降伏電圧に達するまで増加する。ＭＯＳＦＥＴが降伏すると、ドレイン−ソース電圧のわずかな変化に対しても、ドレイン−ソース電流が大幅に増加する。トランジスタが降伏すると、ＰＦＥＴデバイスおよびＮＦＥＴデバイスの抵抗値が極めて小さくなり、ドレイン−ソース電流が制限されていない場合、実質的に損傷することになる。ＭＯＳＦＥＴトランジスタの降伏は、ＮＦＥＴまたはＰＦＥＴのゲートおよびソースの両端間に過度のゲート−ソース電圧ＶＧＳを印加することによっても生じる。
【００１５】
降伏電圧を大きくするために、他のトランジスタ技術または他のトランジスタ製造トポロジーを使用することができるが、トランジスタのウェハ製造においては、特定の集積回路に対するコストを削減し、マージンを大きくするために、より小形のデバイスを構成する傾向にある。降伏電圧を大きくする技法には、一般的に、デバイス・サイズの増加など、製造コストを増加させる望ましくない副作用が伴っている。降伏の原因となる、ＤＡＣのＮＦＥＴスイッチおよびＰＦＥＴスイッチへ加えられる過度のゲート−ソース電圧ＶＧＳおよびドレイン−ソース電圧ＶＤＳを避ける回路を使用することが望ましい。ダイオード・クランプ回路を用いて過度のゲート−ソース電圧を避けることができるが、リニアリティ要求のため、ＤＡＣにおいてはダイオード・クランプ回路は実際的ではない。スイッチＲ−２Ｒラダー内のスイッチのゲートに印加される電圧をダイオードがクランプすると、上記電圧のクランプにより抵抗値のミスマッチおよび非リニアリティを招く結果となる。
【００１６】
高分解能に適合させるためには高電圧ＤＡＣが望ましく、また、降伏電圧が小さい小形のデバイスを使用することにより、より安価な製造コストが維持される。高電圧ＤＡＣでは、ＤＡＣの電源レンジがより広く、また、ＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５の間のアナログ電圧基準レベルのレンジを広げ、より高い分解能をサポートし、かつ、ＤＡＣのリニアリティを実質的に維持することができる。さらに、自動試験機器（ＡＴＥ）などの特定のアプリケーションでは、ＡＶｒｅｆ＋１０４およびＡＶｒｅｆ−１０５アナログ電圧基準レベルを変化させ、様々なＤＡＣアナログ出力レベルを提供することが望ましい。アナログ電圧基準レベルの可変レベルに適合させるためには、全レンジに渡って変化させるためのＤＡＣ電源電圧も同時に必要である。高電圧レベルおよびアナログ電圧基準レベルの可変性により、Ｒ−２Ｒラダー１１６のＰＦＥＴスイッチおよびＮＦＥＴスイッチを始めとするＭＯＳＦＥＴトランジスタの降伏電位が大きくなる。これらの条件を軽減するための対策が施されない場合、より高いゲート−ソース電圧ＶＧＳおよびドレイン−ソース電圧ＶＤＳを、高電圧ＤＡＣ内の特定のＭＯＳＦＥＴトランジスタに印加することができる。
【００１７】
また、ＤＡＣ１００に供給されるディジタル入力信号ＤＩＮ１０１には、ＴＴＬ論理レベル、ＣＭＯＳ論理レベル、またはＬＶＴＴＬあるいはＬＶＣＭＯＳなど、上記論理レベルの低電圧等価レベルを使用することができる。高電圧ＤＡＣの動作では、降伏することなくＤＡＣ１００を動作させるために、受け取ったディジタル入力信号ＤＩＮ１０１の電圧レベルを適当な内部電圧レベルに変換することが望ましい。可変電源レベルをもたらす可変アナログ電圧基準レベルを供給することが望ましいため、ＤＡＣ１００を正しく動作させるためのレベル変換を提供する問題が増加している。可変アナログ電圧基準レベルおよび可変電源レベルが適合し、かつ、ＭＯＳＦＥＴトランジスタが降伏することなく適切な直線動作が実現されるように、高電圧ＤＡＣ内にレベル変換を設けることが望ましい。
【００１８】
（発明の簡単な概要）
簡潔には、本発明は、特許請求の範囲のクレームに記載されている高電圧ディジタル／アナログ変換器内の低電圧ＣＭＯＳスイッチを切り換える方法、装置およびシステムを含んでいる。より広範囲のアナログ基準電圧およびアナログ出力電圧に適合させるために、より高レンジの電源入力を有するディジタル／アナログ変換器（ＤＡＣ）を改良するための改良型スイッチ・コントローラが提供される。本発明により、ＤＡＣのスイッチＲ−２Ｒラダー内の基準電圧を制御し、切り換えるために使用されるＣＭＯＳスイッチの降伏電圧に等しいか、あるいは降伏電圧を超える広範囲の電源電圧をＤＡＣに供給することができる。さらに本発明により、アナログ電圧出力の揺れをＣＭＯＳスイッチの降伏電圧に等しくするか、あるいは降伏電圧を超えることができる。本発明は、アナログ出力信号を生成するためのスイッチの切り換えを制御する際に、制御論理およびスイッチ制御端子への高電圧レベルの電源供給を回避しているため、ＣＭＯＳ降伏電圧が小さいＲ−２Ｒラダー内で、ＣＭＯＳトランジスタをスイッチとして使用することができる。さらに、ＤＡＣのリニアリティおよび機能上の性能を維持しつつ、広範囲の電源（ＶＤＤ、ＶＳＳ）およびアナログ基準電圧（ＡＶｒｅｆ＋、ＡＶｒｅｆ−）を利用することができる。
【００１９】
正および負の電源から、固定電圧レベルである正および負の生成電圧（ＶＰＬおよびＶＭＮ）が生成される。上記正および負の生成電圧は、スイッチＲ−２Ｒラダー内のスイッチに対してはＯＦＦの電圧レベルである。正および負の生成電圧の電圧レベルの差は、スイッチの降伏電圧未満である。固定電圧レベルを決定するための式が、様々なレンジのアナログ基準電圧および降伏電圧を設計するために開示されている。
【００２０】
ディジタル入力信号は、ＴＴＬ／ＣＭＯＳ入力レシーバによって受け取られ、ＣＭＯＳ論理レベルに変換される。ディジタル入力信号は、ＣＭＯＳ論理レベルから、正および負の生成電圧レベルを有する論理レベルにレベル・シフトされ、スイッチＲ−２Ｒラダー内のスイッチが適切にターン・オンおよびターン・オフされる。
【００２１】
１つの回路が、正および負のアナログ基準入力電圧（ＡＶｒｅｆ＋およびＡＶｒｅｆ−）を切り換えるスイッチのスイッチ抵抗をマッチさせている。上記回路は、正および負のアナログ基準入力電圧から、各スイッチのための正および負のＯＮ電圧を形成する。
【００２２】
スイッチ・ドライバが、ＯＮ電圧レベル、ＯＦＦ電圧レベル、および、正および負の生成電圧レベルの論理レベルを有するディジタル入力信号を受け取る。スイッチ・ドライバは、これらの電圧レベルをスイッチＲ−２Ｒラダー内のスイッチの制御端子に適切に結合し、スイッチをスイッチの降伏電圧を超えることなく適切に動作させる（スイッチ抵抗は、ＯＮ電圧レベルおよび妥当なＯＦＦ電圧レベルにマッチしている）。また、スイッチ・ドライバは、Ｒ−２Ｒラダー内で正および負のアナログ基準電圧を結合しているスイッチ間のブレーク・ビフォア・メークのタイミングを提供する。
【００２３】
図中の同一参照番号および指示は、類似の機能を提供する同一構成要素を示すものとする。
【００２４】
（好ましい実施形態の詳細な説明）
本発明についての以下の詳細説明においては、本発明の完全な理解を与えるために多数の特定の詳細が説明されているが、これらの特定の詳細説明がなくても本発明を実施できることは当分野の技術者には明らかであろう。他の事例では、本発明の態様を不必要に曖昧にすることを避けるため、良く知られている方法、手順、構成要素および回路については、その詳細は記述されていない。
【００２５】
本発明は、高電圧ディジタル／アナログ変換器内の低電圧ＣＭＯＳスイッチを切り換える方法、装置およびシステムを含んでいる。簡潔には、広範囲の正（ＶＤＤ）および負（ＶＳＳ）の電源、および、広範囲の正（ＡＶｒｅｆ＋）および負（ＡＶｒｅｆ−）のアナログ基準電圧を可能にするために、ディジタル／アナログ変換器（ＤＡＣ）を改良するための改良型スイッチ・コントローラが提供される。さらに、広範囲のアナログ出力電圧（ＡＶＯＵＴ）を適合させることができ、また、ＣＭＯＳスイッチを降伏させることなく広範囲の電源電圧（ＶＤＤｍａｘ−ＶＳＳｍｉｎ）をＤＡＣに供給することができる。本発明では、電源電圧のレンジは、ＤＡＣ内のＣＭＯＳスイッチの降伏電圧を超えることができる。さらに、本発明によれば、アナログ出力電圧のレンジは、Ｒ−２Ｒラダー内のＣＭＯＳスイッチの降伏電圧を超えることができる。本発明は、スイッチ制御回路およびスイッチへのＣＭＯＳ降伏電圧を超える電源電圧レベル（ＶＤＤおよびＶＳＳ）の直接印加を避けているため、ＣＭＯＳ降伏電圧が電源電圧のレンジ（ＶＤＤ−ＶＳＳ）未満のＣＭＯＳトランジスタを使用することができる。
【００２６】
正および負の電源から、電圧差がＣＭＯＳ降伏電圧未満の固定電圧レベルを有する正および負の生成電圧（ＶＰＬおよびＶＭＮ）が生成される。正および負の生成電圧は、スイッチＲ−２Ｒラダー内のＣＭＯＳスイッチに対してはＯＦＦ電圧レベルを供給し、かつ、ＣＭＯＳトランジスタによる高電圧降伏への到達を回避している。ＯＦＦ電圧レベルは、ＣＭＯＳ降伏電圧を超えることなく、Ｒ−２Ｒラダー内のスイッチを完全にターン・オフさせるのに十分なレベルとする。上記正および負の生成電圧に対する設計式が開示されている。
【００２７】
ディジタル入力信号は、ＴＴＬ／ＣＭＯＳ入力レシーバによって受け取られ、ＣＭＯＳ論理レベルに変換される。ディジタル入力信号は、ＣＭＯＳ論理レベルから、正および負の生成電圧レベルを有する論理レベルにレベル・シフトされ、スイッチＲ−２Ｒラダー内のスイッチが適切にターン・オンおよびターン・オフされる。
【００２８】
抵抗マッチング回路が、Ｒ−２Ｒラダー内のスイッチのスイッチ抵抗をマッチングさせている。また、抵抗マッチング回路は、Ｒ−２Ｒラダー内の各スイッチのための正および負のＯＮ電圧レベルを生成している。
【００２９】
スイッチ・ドライバは、ディジタル入力信号に応じて、スイッチＲ−２Ｒラダー内のスイッチの制御端子にＯＮ電圧レベルおよびＯＦＦ電圧レベルを結合している。また、スイッチ・ドライバは、ブレーク・ビフォア・メークのタイミングを制御している。
【００３０】
図３を参照すると、本発明によるディジタル／アナログ変換器を取り巻く電圧レンジのチャートが示されている。正のアナログ電源ＶＤＤは、動作レンジであるＶＤＤレンジ、および絶対最大レベルＶＤＤ（ａｂｓ ｍａｘ）を有している。好ましい実施形態では、ＶＤＤレンジは７Ｖから１４Ｖまでであり、ＶＤＤ（ａｂｓ ｍａｘ）は１７Ｖである。負のアナログ電源ＶＳＳは、動作レンジであるＶＳＳレンジ、および絶対最小レベルＶＳＳ（ａｂｓ ｍｉｎ）を有している。正及び負の電源をそれぞれＶＤＤ（ａｂｓ ｍａｘ）を超え、ＶＳＳ（ａｂｓ ｍｉｎ）より低く設定してはならない。好ましい実施形態では、ＶＳＳレンジは−５Ｖから−９Ｖまでであり、ＶＳＳ（ａｂｓ ｍｉｎ）は−１１Ｖである。
【００３１】
ＶＤＤおよびＶＳＳは、それらの間のレンジがＣＭＯＳスイッチ降伏電圧ＢＶＣＭＯＳを超えるような電圧レベルに設定することができる。より高いスイッチ降伏電圧ＢＶを持つことが好ましいが、本発明の好ましい実施形態では、ゲート−ソース降伏電圧（ＢＶＣＭＯＳ）およびドレイン−ソース降伏電圧（ＢＶＣＭＯＳ）が、ＶＤＤとＶＳＳの間のレンジ範囲内で製造されたＰＦＥＴスイッチおよびＮＦＥＴスイッチが使用されている。ゲート−ソースまたはドレイン−ソースのいずれの降伏電圧が小さい場合であっても、スイッチは降伏電圧ＢＶに設定される。本発明の好ましい実施形態では、ゲート−ソース降伏電圧およびドレイン−ソース降伏電圧は、ＢＶが１２Ｖになるような等価値である。
【００３２】
また、正および負のアナログ基準電圧は、値のレンジに対して異なるレベルに設定することができる。好ましい実施形態では、正のアナログ基準電圧は、０Ｖと６Ｖの間の値のＡＶｒｅｆ＋レンジ内に設定されている。好ましい実施形態では、負のアナログ基準電圧は、−４Ｖと０Ｖの間の値のＡＶｒｅｆ−レンジ内に設定されている。ＡＶｒｅｆ＋とＡＶｒｅｆ−の間の最大電圧レンジは、スイッチ降伏電圧ＢＶの値を超えてはならない。好ましい実施形態では、正のアナログ基準電圧設定値と負のアナログ基準電圧設定値の間の最大レンジは、スイッチ降伏電圧ＢＶより２Ｖ小さくなっている。本発明では、ＢＶＣＭＯＳは１２Ｖであり、ＡＶｒｅｆ＋とＡＶｒｅｆ−の間の最大レンジは１０Ｖであることが好ましい。
【００３３】
また、ディジタル入力信号ＤＩＮ１０１は、論理ハイおよび論理ローに対して様々なディジタル入力信号レベルを有することができる。ディジタル入力信号レベルにはＴＴＬ、ＣＭＯＳ、またはそれらの低電圧等価レベルを使用することができる。ＴＴＬおよびＣＭＯＳディジタル入力レベルに関しては、論理ハイ入力に対する電圧レベルは、低い方の２Ｖから高い方の正のディジタル電源レベルまでのレンジに渡って変化させることができる。論理ロー入力に対する電圧レベルは、高い方の０．８Ｖから低い方の負のディジタル電源レベルまで変化させることができる。好ましい実施形態における正のディジタル電源レベルは５Ｖであり、好ましい実施形態における負のディジタル電源レベルは、接地すなわち０Ｖである。
【００３４】
ＶＰＬおよびＶＭＮは、それぞれ正の固定生成電圧および負の固定生成電圧である。正の生成電圧ＶＰＬは、正のアナログ基準電圧ＡＶｒｅｆ＋より、正の保証電圧Ｅｖ＋の増分だけ大きくなっている。負の生成電圧ＶＭＮは、負のアナログ基準電圧ＡＶｒｅｆ−より、負の保証電圧Ｅｖ−の増分だけ小さくなっている。正の生成電圧ＶＰＬと負の生成電圧ＶＭＮの電圧差は、スイッチ降伏電圧ＢＶより小さいが、正のアナログ基準電圧ＡＶｒｅｆ＋と負のアナログ基準電圧ＡＶｒｅｆ−の最大電圧差より大きい。さらに、ＶＰＬとＶＭＮの間のレンジの中間点すなわち中心電圧レベルは、ＡＶｒｅｆ＋（最大）およびＡＶｒｅｆ−（最小）の同一中間点であることが好ましい。保証電圧Ｅｖ＋およびＥｖ−は、スイッチのターン・オフを保証するためのものである。好ましい実施形態では、ＶＰＬおよびＶＭＮは、それぞれ＋６．５Ｖおよび−４．５Ｖの固定電圧レベルである。好ましい実施形態では、ＶＰＬとＶＭＮに対する中間点、およびＡＶｒｅｆ＋（最大）とＡＶｒｅｆ−（最小）に対する中間点は１Ｖである。好ましい実施形態では、Ｅｖ＋およびＥｖ−は、それぞれ＋０．５Ｖおよび−０．５Ｖであるが、ほとんど０Ｖにすることもできる。好ましい実施形態では、ＡＶｒｅｆ＋（最大）は６Ｖであり、ＡＶｒｅｆ−（最小）は−４Ｖである。
【００３５】
一般的には、以下の設計式を用いて、所定のＤＡＣ設計制約の下でのＶＰＬおよびＶＭＮの適切なレベルを決定することができる。本発明が使用されていると仮定すると、ＶＬＡＤＲ１２０上の電圧レンジを上回る、より広範囲の出力電圧をＡＶＯＵＴ１１０上に供給することが望ましい。したがって利得を用いて、低電圧ＣＭＯＳトランジスタ・スイッチをＲ−２Ｒラダーの中で利用することができるように、ＶＬＡＤＲ１２０の所定の電圧レンジに対してより広範なレンジをＡＶＯＵＴ１１０に供給することができる。増幅回路の適正な利得量は、以下のように決定することができる。
ΔＶOUT＝出力バッファ増幅器の電圧の揺れ
ΔＶDAC＝Ｒ−２ＲＤＡＣの電圧の揺れ
ＢＶCMOS＝ＣＭＯＳトランジスタの降伏電圧
【数１】
ここで、出力増幅回路の利得ＡVは、
【数２】
によって制限される。
【００３６】
また、正の固定生成電圧および負の固定生成電圧（ＶPLおよびＶMN）の値を決定することもできる。先ず、正の固定生成電圧および負の固定生成電圧（ＶPLおよびＶMN）は、次のようにＢＶCMOSによって制約される。
ＶPL−ＶMN＜ＢＶCMOS
または
ＶPL−ＶMN＝ＢＶCMOS−２＊ＥV
（上式で、ＥV+およびＥV-はＥVに等しく、２＊ＥVは、ＢＶCMOSによって制約される（ＶPLおよびＶMN）に対する設計マージンである）
【００３７】
また、アナログ基準電圧レンジ（ＡＶREF+（最大）−ＡＶREF-（最小））も、ＢＶCMOSによって制約される。
ＶREF+（最大）−ＶREF-（最小）≦ＶPL−ＶMN＝ＢＶCMOS−２＊ＥV
【００３８】
したがって、正の固定生成電圧および負の固定生成電圧（ＶPLおよびＶMN）を以下のように決定することができる。
【数３】
【００３９】
図３および本発明に関連する変数に対する前述の式を用いて、他のＤＡＣすなわちスイッチング・システムの所定スイッチ降伏電圧に対する電圧レベル、所望電源レベルおよびアナログ基準電圧レンジを提供することができる。
【００４０】
次に図４Ａおよび４Ｂを参照すると、本発明によるｍビット・スイッチＲ−２Ｒラダー４１６Ａおよび４１６Ｂが示されている。図４Ａおよび４Ｂは、図２の４ビット・スイッチＲ−２Ｒラダーをｍビットに拡張する方法を示したものである。また、図４Ａおよび４Ｂは、図２と比較するとＮＦＥＴ２３６〜２３９およびインバータ２４６〜２４９が省略されている。ＮＦＥＴ２３６〜２３９は、ＡＶｒｅｆ＋１０４を切り換えるＰＦＥＴスイッチに一定のターン・オン抵抗（ＲＯＮ）をもたらすために省略されている。本発明では、ＰＦＥＴスイッチのＲＯＮは実質的に一定であり、ＡＶｒｅｆ＋の変化には無関係である。スイッチ・ドライバ５０８のＰＦＥＴのトランジスタ降伏を回避するために、ＲＥＧＮがＶＰＬの最大レベルにクランプされている。ＲＥＧＮをＶＰＬにクランプすることにより、ＰＦＥＴのゲートがＶＭＮに結合される際のＰＦＥＴのゲート−ソース降伏が回避されるが、ＡＶｒｅｆ−を切り換えるＲ−２Ｒラダー内のＮＦＥＴスイッチのゲート−ソース電圧レンジのレンジが制限される。ＰＦＥＴのＲＯＮをマッチさせるために、ＰＦＥＴを一定のＲＯＮとすることにより、ＮＦＥＴスイッチのゲート−ソース電圧の必要レンジが制限される。
【００４１】
図４Ａと図４Ｂを比較すると、終端レグ回路およびＲ−２Ｒラダー４１６ＢのＬＳＢレグが、ＮＦＥＴ２１４および４１５のトランジスタ飽和を回避し、かつ、リニアリティを保証するために修正されている。この修正は、ＬＳＢレグ中のトランジスタの抵抗と、ＮＦＥＴ２１４および４１５のドレインおよびソースの両端間の電圧降下を小さくする終端レグとを結合することによって達成される。ＤＡＣのリニアリティを実現するためには、スイッチＲ−２Ｒラダー内のＣＭＯＳスイッチをそれらの直線領域で動作させなければならない。ＣＭＯＳ降伏電圧が比較的小さい場合、スイッチＲ−２Ｒラダー４１６Ｂは、リニアリティを維持するために４１６Ａ以上であることが好ましい。このような場合、トランジスタのゲート−ソース降伏電圧（ＢＶGS）は、式ＶＤＳＡＴ（最大）＝ＢＶGS−ＶT によって最小ＶＤＳＡＴに設定される。上式で、ＶT はトランジスタのしきい電圧である。さらに、より小さい降伏電圧はＶＤＳＡＴを制限し、その結果、ＬＳＢスイッチおよび終端スイッチが飽和する可能性がさらに大きくなる。より高分解能のＤＡＣの場合、ＬＳＢスイッチおよび終端スイッチは、スイッチＲ−２Ｒラダーの単位抵抗Ｒに匹敵するＯＮ抵抗を有しており、その結果、ＶＤＳＡＴと比較すると、スイッチ両端間の電圧降下が大きく、スイッチを飽和させる潜在的な原因となる。より高分解能のＤＡＣに、降伏電圧が比較的小さいスイッチを使用する場合、図４Ｂに示すスイッチＲ−２Ｒラダー４１６Ｂが好ましい。図４Ａおよび４ＢのスイッチＲ−２Ｒラダー４１６Ａと４１６Ｂと、図２のラダー２１６とを比較すると、ＮＦＥＴ４１５は、以下で説明するように、そのゲートがＲＥＧＮ信号５１３に接続されている点で、ＮＦＥＴ２１５と異なっている。
【００４２】
スイッチＲ−２Ｒラダーのｍビットへの拡張に関しては、図２のノード２５３が、図４Ａおよび４Ｂにおける番号４５３Ａおよび４５３Ｂの２つのノードに分割されている。これにより、終端レグを含む所望のレグ数が総数ｍに拡張される。追加中間レグを追加するために必要な追加回路は、抵抗２２２および抵抗２２７に直列に接続されたＮＦＥＴ２１３／ＰＦＥＴ２０８の中間レグと類似の回路である。信号Ｄ１Ｂｎ４３１〜ＤｍＢｎ（４３０＋ｍ）およびＤ１Ｂｐ４４１〜ＤｍＢｐ（４４０＋ｍ）を含む追加信号が、ＤＢｎ／ＤＢｐ２０１に追加されている。
【００４３】
スイッチＲ−２Ｒラダー４１６Ａおよび４１６Ｂは、ｍビット反転Ｒ−２Ｒラダーであり、アナログ電圧出力信号を提供している。別法としては、非反転Ｒ−２Ｒラダーを使用してアナログ電圧出力信号を提供することもできる。信号ＤＢｎ／ＤＢｐ４０１は、アナログ電圧出力信号ＶＬＡＤＲ１２０を生成するために、スイッチ・コントローラ１１８によって選択的に制御される。ＤＢｎ／ＤＢｐ４０１は、ＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５およびＶＬＡＤＲ１２０の間のＲ−２Ｒ抵抗網の電圧分割を変更するために、各ｍビット・レグ中のＮＦＥＴ２１１〜２１４およびＰＦＥＴ２１６〜２１９のＯＮおよびＯＦＦを切り換えている。ＮＦＥＴ２１１およびＰＦＥＴ２１６はＤＡＣのＭＳＢを表し、基準電圧レンジの２m-1／２mをＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１２およびＰＦＥＴ２１７で表される中間ビットは、基準電圧レンジの２m-2 ／２m をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１３およびＰＦＥＴ２１８で表される中間ビットは、基準電圧レンジの２／２m をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１４およびＰＦＥＴ２１９はＤＡＣのＬＳＢを表し、基準電圧レンジの１／２m をＶＬＡＤＲ１２０に結合することができる。ＶＬＡＤＲ１２０上のアナログ電圧レベルは、基準電圧レンジのこれらの分数を結合した合計を表している。したがってディジタル符号が１１１．．．１１１の場合、基準電圧レンジの（２m−１）／２mがＶＬＡＤＲ１２０に結合されるように、ＰＦＥＴ２１６〜２１９はすべてＯＮであり、ＮＦＥＴ２１１〜２１４はすべてＯＦＦである。ディジタル符号が０００．．．０００の場合は、抵抗中のＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５の間を電流が流れないように、かつ、ＡＶｒｅｆ−１０５がＬＡＤＲ１２０に結合されるように、ＮＦＥＴ２１１〜２１４はすべてＯＮであり、ＰＦＥＴ２１６〜２１９はすべてＯＦＦである。図４ＢのスイッチＲ−２Ｒラダー４１６Ｂの抵抗のレイアウトの中で適合させることができる場合、抵抗４２３および４２６Ａを１つの抵抗としてまとめ、また、抵抗４２９および４２６Ｂを１つの抵抗としてまとめることかできる。
【００４４】
次に図５を参照すると、スイッチ・コントローラ５１８の構成図が示されている。スイッチ・コントローラ５１８は、入力信号ＤＩＮ１０１を受け取り、スイッチ制御信号ＤＢｎ／ＤＢｐ４０１を生成している。ＤＢｎスイッチ制御信号Ｄ１Ｂｎ４３１〜ＤｍＢｎ（４３０＋ｍ）は、スイッチＲ−２Ｒラダー４１６のＮＦＥＴを制御している。ＤＢｐスイッチ制御信号Ｄ１Ｂｐ４４１〜ＤｍＢｐ（４４０＋ｍ）は、スイッチＲ−２Ｒラダー４１６のＰＦＥＴを制御している。制御信号ＤＢｎ／ＤＢｐ４０１は、ＰＦＥＴスイッチおよびＮＦＥＴスイッチがレグ内で同時にＯＮされることによる、ＡＶｒｅｆ＋とＡＶｒｅｆ−の間のクローバー電流を避けるための、スイッチＲ−２Ｒラダー４１６に対するブレーク・ビフォア・メーク・タイミング制御信号である。また、スイッチ制御端子すなわちＰＦＥＴスイッチおよびＮＦＥＴスイッチのゲートをドライブするための、スイッチ制御信号ＤＢｎ／ＤＢｐ４０１の電圧レベルは、スイッチを適切に切り換え、かつ、スイッチ降伏を回避するだけの十分なレベルの電圧である。
【００４５】
スイッチ・コントローラ５１８は、ＴＴＬ／ＣＭＯＳ入力レシーバ５０２、レベル・シフタ５０５およびスイッチ・ドライバ５０８を備えている。スイッチ・コントローラ５１８はさらに、スイッチ・レギュレータ５０７および電圧発生器５０９を備えている。ＴＴＬ／ＣＭＯＳ入力レシーバ５０２は、ＤＩＮ１０１のＴＴＬまたはＣＭＯＳ電圧レベルのいずれかのディジタル入力符号を受け取り、ＣＩＮ５０１上のＣＭＯＳレベルに変換している。ＣＩＮ５０１は、レベル・シフタ５０５に結合されている。
【００４６】
スイッチ・レギュレータ５０７は、正のアナログ基準電圧ＡＶｒｅｆ＋１０４、負のアナログ基準電圧ＡＶｒｅｆ−１０５、およびアナログ電源を受け取り、抵抗がマッチしたＰ基準ＲＥＧＰ５１１、および抵抗がマッチしたＮ基準ＲＥＧＮ５１３を生成している。ＲＥＧＰ５１１およびＲＥＧＮ５１３は、アナログ基準電圧から形成される。ＲＥＧＰ５１１およびＲＥＧＮ５１３は、それぞれスイッチＲ−２Ｒラダー４１６のＰＦＥＴスイッチおよびＮＦＥＴスイッチに対するターン・オン電圧レベルである。ＲＥＧＰ５１１は、ＡＶｒｅｆ＋ −ＲＥＧＰが固定値になるように、ＡＶｒｅｆ＋に対して固定値であることが好ましい。その固定値は、好ましい実施形態では６Ｖであることが好ましい。ＲＥＧＮ５１３はＲ−２Ｒラダー内のＮＦＥＴスイッチに対する調整ゲート電圧レベルである。スイッチ・レギュレータ５０７内のサーボ制御ループが、ＲＯＮ（ＮＦＥＴ）＝ＲＯＮ（ＰＦＥＴ）になるように、ＲＥＧＮの電圧レベルを調整している。
【００４７】
電圧発生器５０９は、ＶＤＤ１０６、ＡＧＮＤ１０７およびＶＳＳ１０８からアナログ電源を受け取り、正の固定生成電圧ＶＰＬ５１６および負の固定生成電圧ＶＭＮ５１７を生成している。ＶＰＬおよびＶＭＮは、図３に関連して既に考察済みである。ＶＰＬ５１６およびＶＭＮ５１７は、適正なスイッチ動作を保証し、かつ、スイッチ降伏電圧ＢＶを避けるための、それぞれスイッチＲ−２Ｒラダー４１６のＰＦＥＴスイッチおよびＮＦＥＴスイッチに対するターン・オフ電圧レベルである。
【００４８】
レベル・シフタ５０５は、ディジタル入力信号の形態のＣＩＮ５０１、ＶＰＬ５１６およびＶＭＮ５１７を受け取り、ＣＩＮ５０１のＣＭＯＳディジタル論理レベルを、それぞれレベル・シフタ出力ＬＳＯＵＴ５１５上にＶＰＬ５１６電圧レベルおよびＶＭＮ５１７電圧レベルを有する論理レベルにシフトしている。ＬＳＯＵＴ５１５上に供給されるＶＰＬ５１６およびＶＭＮ５１７の電圧レベルにより、スイッチ・ドライバ５０８を適切に制御することができる。
【００４９】
スイッチ・ドライバ５０８は、スイッチ制御線ＤＢｎ／ＤＢｐ４０１に関連する容量性負荷（詳細には、スイッチＲ−２ＲラダーのＰＦＥＴスイッチおよびＮＦＥＴスイッチのゲート−ソース容量）から、レベル・シフトされた信号ＬＳＯＵＴ５１５をバッファしている。さらに、スイッチ・ドライバ５０８は、電圧発生器５０９からＶＰＬ５１６およびＶＭＮ５１７を、また、スイッチ・レギュレータ５０７からＲＥＧＰ５１１およびＲＥＧＮ５１３を受け取り、スイッチング動作を適正にし、かつ、スイッチ降伏を回避するために、スイッチＲ−２Ｒラダー１１６内のスイッチをドライブして、ターン・オン・レベルおよびターン・オフ・レベルを適確なレベルにしている。他の回路を使用することもできるが、スイッチ・ドライバ５０８は、上記の他に、スイッチ制御信号のためのブレーク・ビフォア・メーク・タイミング制御を実行している。ブレーク・ビフォア・メークのタイミングを適正にするためには、ＡＶｒｅｆ＋とＡＶｒｅｆ−の間のクローバー電流を避けるために、スイッチＲ−２Ｒラダー４１６のＮＦＥＴスイッチおよびＰＦＥＴスイッチの切り換えを制御しなければならない。
【００５０】
次に図６を参照すると、電圧発生器５０９の概略図が示されている。電圧発生器５０９は、電流源６０２、抵抗６０４、コンデンサ６０６およびバッファ６０７を備え、正の固定生成電圧ＶＰＬ５１６を生成している。電圧発生器５０９は、抵抗６０８、コンデンサ６１０、電流源６１２およびバッファ６１３備え、負の固定生成電圧ＶＭＮ５１７を生成している。電流源６０２および６１２は、正のアナログ電源ＶＤＤ１０６および負のアナログ電源ＶＳＳ１０８の電圧レベルの動作レンジの変動には無関係の定電流源である。抵抗６０４および６０８の抵抗値は、それぞれ約３００ｋΩである。コンデンサ６０６および６１０の容量は、それぞれ約１ｐＦである。電流源６０２は、抵抗６０４と直列に結合され、コンデンサ６０６は、抵抗６０４に並列に結合されている。電流源６１２は、抵抗６０８と直列に結合され、コンデンサ６１０は、抵抗６０８に並列に結合されている。
【００５１】
電流源６０２からの電流はノード６０３で抵抗６０４に流入し、ノード６０３とＡＧＮＤ１０７の両端間に正の電圧を生成している。電流源６１２からの電流は、ノード６０９とＡＧＮＤ１０７の両端間に負の電圧を生成するために、ノード６０９で抵抗６０８から流出し、電流源６１２およびＶＳＳ１０８へ流入している。バッファ６０７および６１３は、それぞれノード６０３および６０９からの電圧をバッファし、ＶＰＬ５１６、ＶＭＮ５１７およびすべての関連負荷上にドライブしている。バッファ６０７および６１３は、それぞれノード６０３および６０９上の電圧と等価の、実質的に固定の電圧レベルを維持している。電流源６０２および６１２は、良く知られているＢＪＴ電流源回路を使用して構成されている。
【００５２】
次に図７を参照すると、例示的ＴＴＬ／ＣＭＯＳ入力受信機５０２の概略図が示されている。ＴＴＬ（トランジスタ−トランジスタ論理回路）、ＣＭＯＳ（相補型金属酸化物半導体）、または他のディジタル入力レベルをＤＡＣの入力ＤＩＮ１０１に供給することができる。ＴＴＬ／ＣＭＯＳ入力受信機５０２は、これらの入力レベルを出力ＣＩＮ５０１上のＣＭＯＳ電圧レベルに変換する。ストレート２進コーディングのための適正なコード極性を有するためには、ＤＩＮ１０１から制御端子上のスイッチ制御信号への変換を行う必要がある。インバータ７０２ｍは、ＣＭＯＳレベルの受け取りをやはり満たすＴＴＬレベル間の中間に入力スイッチ点を有するようにそのＰＦＥＴおよびＮＦＥＴが配分される。
【００５３】
次に図８を参照すると、レベル・シフタ５０５が図示されている。レベル・シフタ５０５は、ＣＩＮ５０１を受け取り、レベル・シフト化出力信号ＬＳＯＵＴ５１５を生成する。ＣＩＮ５０１のビットとして受け取るビットはそれぞれ、出力ＬＳＯＵＴ５１５のビットとしてレベル・シフトされる。レベル・シフティングは、２つの回路にわたって論理的に行われる。第１レベル・シフト回路８０１は、入力論理レベル、通常はディジタルＣＭＯＳ電圧レベルをＶＰＬ５１６およびＤＧＮＤ１０３の電圧レベルにシフトする。第２シフト回路８０２は、第１回路８０１からＶＰＬ５１６およびＤＧＮＤ１０３の電圧レベルを有する論理レベルを受け取り、ＬＳＯＵＴ５１５上で、ＶＰＬ５１６および５１７の電圧レベルを有する論理レベルに電圧をさらにシフトする。第ｍビットを代表例として用いると、ＣＩＮｍ ５０１ｍは、ＮＦＥＴ８１３のゲートに結合するインバータ８１１で反転される信号を有する。本質的に、第１回路８０１は、ＣＩＮｍ ５０１ｍと、インバータ８１１からのその反転信号とを比較し、ＶＰＬ５１６およびＤＧＮＤ１０３の電圧レベルを有する相補的出力を生成する。次いでこの相補的出力は、第２回路８０２で比較され、ＶＰＬ５１６およびＶＭＮ５１７の電圧レベルを有する出力が生成される。第１シフト回路８０１では、ＮＦＥＴ８１２または８１３は、ＣＩＮｍ ５０１ｍに応答して、出力８１４または８１５をＤＧＮＤ１０３にそれぞれステアリングする。交差結合したＰＦＥＴ８１６および８１７は、ＮＦＥＴ８１２または８１３によってどちらもＤＧＮＤ１０３にステアリングされない出力８１４または８１６を、ＶＰＬ５１６の電圧レベルにプルアップする。ＮＦＥＴ８１２および８１３は、論理レベルを反転するために、交差結合したＰＦＥＴ８１６および８１７負荷よりもずっと強い装置である。第１シフト回路８０１の出力８１４および８１５は、ＰＦＥＴ８２０および８２１のゲートで第２シフト回路８０２の入力にそれぞれ結合する。ＰＦＥＴ８２０または８２１は、ノード８２２または８２３をＶＰＬ５１６にステアリングする。交差結合したＮＦＥＴ８２４および８２６は、ＶＰＬ５１６にどちらもステアリングされないノード８２２または８２３をＶＭＮ５１７の電圧レベルにプルダウンする。ＰＦＥＴ８２０および８２１は、論理レベルを反転するために、交差結合したＰＦＥＴ８２４および８２６負荷よりもずっと強い装置である。バッファ８２８は、負荷からノード８２３をバッファリングし、ＬＳＯＵＴｍ ５１５ｍ上にノード８２３の逆の電圧レベルを駆動する。バッファ８２８は、ＶＰＬ５１６とＶＭＮ５１７の電圧レベルの間のＬＳＯＵＴｍを駆動する。出力ＬＳＯＵＴ５１５は、入力ＣＩＮ５０１に対して非反転出力である。
【００５４】
次に図９を参照すると、スイッチ・ドライバ５０８が図示されている。スイッチ・ドライバ５０８は、レベル・シフト化出力ＬＳＯＵＴ５１５の各ビットを受け取り、入力ビットごとにＤＢｎ／ＤＢｐ信号４０１の２つのスイッチ制御信号を生成する。図４を参照しながら説明したように、ＤＢｎ／ＤＢｐ信号４０１は、スイッチＲ−２Ｒラダー４１６中のスイッチのスイッチ制御端子に結合される。スイッチ・ドライバ５０８は、スイッチの容量性負荷と、レベル・シフタ５０５からのスイッチ制御線とをバッファリングし、適正なスイッチ・オペレーションに対する適切な電圧レベルを印加し、さらにスイッチ・タイミングを作成する前に中断を実行する。ＬＳＯＵＴ５１５の各入力ビットに対する各スイッチ・ドライバ対についての概略を図９に示す。第ｍビットが各ビットを代表し、スイッチ・ドライバ対５０８ｍは、同じ非反転出力信号をＤｍＢｐ（４４０＋ｍ）およびＤｍＢｎ（４３０＋ｍ）上に並列に生成するが、スイッチ・タイミングを作成する前に異なるタイミングで中断を実行する１対のバッファである。２つの直列インバータは、ＤｍＢｐ（４４０＋ｍ）に結合したＰＦＥＴスイッチの制御端子を駆動するためのバッファを形成するものであり、ＰＦＥＴ９０１、抵抗器９０２、およびＮＦＥＴ９０３と、ＰＦＥＴ９０４、抵抗器９０５、およびＮＦＥＴ９０６からなり、図９に示すように結合する。この２つの直列インバータは、ＤｍＢｎ（４３０＋ｍ）に結合したＮＦＥＴスイッチの制御端子を駆動するためのバッファを形成するものであり、ＰＦＥＴ９１１、抵抗器９１２、およびＮＦＥＴ９１３と、ＰＦＥＴ９１４、抵抗器９１５、およびＮＦＥＴ９１６からなり、図９に示すように結合する。
【００５５】
Ｒ−２Ｒラダー４１６中のＮＦＥＴスイッチをオンにするために、電圧ＲＥＧＮ５１３が、スイッチ・ドライバ５０８によってＮＦＥＴスイッチのゲートに印加される。ＮＦＥＴスイッチをオフにするために、電圧ＶＭＮ５１７が、スイッチ・ドライバ５０８によってＮＦＥＴスイッチのゲートに印加される。ＰＦＥＴスイッチをオンにするために、電圧ＲＥＧＰ５１１が、スイッチ・ドライバ５０８によってＰＦＥＴスイッチのゲートに印加される。ＰＦＥＴスイッチをオフにするために、電圧ＶＰＬ５１６が、スイッチ・ドライバによってＰＦＥＴスイッチのゲートに印加される。したがって、ＰＦＥＴスイッチを駆動するバッファは、ターンオフ電圧レベルに対する正電源としてＶＰＬ５１６を有し、ターンオン電圧レベルに対する負電源としてＲＥＧＰ５１１を有する。ＮＦＥＴスイッチを駆動するバッファは、ターンオン電圧レベルのために正電源としてＲＥＧＮ５１３を有し、ターンオフ電圧レベルのためにＶＭＮ５１７を負電源として有する。
【００５６】
出力ＤｍＢｐ（４４０＋ｍ）およびＤｍＢｎ（４３０＋ｍ）は、同じスイッチＲ−２Ｒラダー４１６のレグ内のＮＦＥＴおよびＰＦＥＴスイッチをそれぞれ駆動し、クローバ電流を回避するために、制御信号タイミングを作成する前に中断する。タイミング制御を作成する前の中断は１対の片側遅延である。タイミング制御を作成する前の中断により、ＰＦＥＴスイッチを駆動するバッファのプルダウンを遅延し、ＮＦＥＴスイッチを駆動するバッファのプルアップを遅延することで片側遅延が行われる。各スイッチ・ドライバ対５０８ｍでは、抵抗器９０２および９０５は、ノード９０７およびＤｍＢｐ（４４０＋ｍ）上の容量性負荷と共に、出力ＤｍＢｐ（４４０＋ｍ）を駆動するバッファが弱いプルダウンを有するようにし、低論理レベルへの出力の移行を遅延する。各スイッチ・ドライバ対５０８ｍでは、抵抗器９１２および９１５は、ノード９１７およびＤｍＢｎ（４３０＋ｍ）上の容量性負荷と共に、出力ＤｍＢｎ（４３０＋ｍ）を駆動するバッファが弱いプルアップを有するようにし、高論理レベルへの出力の移行を遅延する。
【００５７】
次に図１０を参照すると、第ｍビットに対してタイミングを作成する前に中断する信号のタイミング図が示されている。図１０に示されているように、ＤｍＢｐ（４４０＋ｍ）は、ＲＥＧＰ５１１の論理低レベルと、ＶＰＬ５１６の論理高レベルとを有する。ＤｍＢｎ（４３０＋ｍ）は、ＶＭＮ５１７の論理低レベルと、ＲＥＧＮ５１３の論理高レベルとを有する。時間１０２０、１０２１、および１０２６でスイッチ・ドライバ対５０８ｍへの入力ＬＳＯＵＴｍ ５１５ｍの状態が変化することが図１０に示されている。ＬＳＯＵＴｍ ５１５ｍの状態が変化するとき、スイッチ・ドライバ対５０８ｍは、出力ＤｍＢｐ（４４０＋ｍ）およびＤｍＢｎ（４３０＋ｍ）の状態を変化させる。時間１０２０および１０２１で、ＬＳＯＵＴｍ ５１５は論理的に高となり、ＰＦＥＴスイッチをＯＦＦにし、ＮＦＥＴスイッチをオンにする。ＮＦＥＴスイッチがＤｍＢｎ（４３０＋ｍ）の立ち上がり１０２４および１０２５でオンとなる前に、ＤｍＢｐ（４４０＋ｍ）の立ち上がり１０２２および１０２３で、ＰＦＥＴスイッチがまずＯＦＦとなる。時間１０２６では、ＬＳＯＵＴｍ ５１５ｍは論理的に低となり、ＮＦＥＴスイッチをＯＦＦにし、ＰＦＥＴスイッチをオンにする。ＰＦＥＴスイッチがＤｍＢｐ（４４０＋ｍ）の立ち上がり１０２８でオンとなる前に、ＤｍＢｎ（４３０＋ｍ）の立ち下がり１０２７で、ＮＦＥＴスイッチがＯＦＦとなる。
【００５８】
次に図１１を参照すると、スイッチ・レギュレータ５０７の概略図が示されている。ＡＶｒｅｆ＋ − ＲＥＧＰが固定値となるように、ＲＥＧＰ５１１はＡＶｒｅｆ＋に対して固定電圧であることが好ましい。この固定値は、好ましい実施形態では６ボルトであることが好ましい。ＲＥＧＮ５１３は、Ｒ−２Ｒラダー中のＮＦＥＴスイッチに関するゲート電圧レベルに調節される。スイッチ・レギュレータ５０７中のサーボ制御ループは、ＲＯＮ（ＮＦＥＴ）＝ＲＯＮ（ＰＦＥＴ）となるようにＲＥＧＮの電圧レベルを調節する。
【００５９】
スイッチ・レギュレータ５０７は、２重差動演算増幅器（ＤＤＡ）１１０２、ＰＦＥＴ１１０４、第１抵抗器１１０６、第２抵抗器１１０７、ＮＦＥＴ１１１０、電圧ジェネレータ１１１２、第１バッファ１１１４、および第２バッファ１１１５を含む。スイッチ抵抗マッチングに関して、スイッチ・レギュレータ５０７は、ＰＦＥＴスイッチ１１０４の抵抗とＮＦＥＴスイッチ１１１０とを比較し、Ｒ−２Ｒラダー４１６内のＰＦＥＴスイッチおよびＮＦＥＴスイッチの抵抗をそれぞれモデリングする。スイッチ・レギュレータ５０７によって生成されるＲＥＧＰ５１１およびＲＥＧＮ５１３がそれぞれスイッチＲ−２Ｒラダー４１６のＰＦＥＴおよびＮＦＥＴに関する電圧レベルをオンにすることを想起されたい。電圧ジェネレータ１１１２のために、ＲＥＧＰ５１１は、Ｒ−２ＲラダーのＰＦＥＴスイッチのオン抵抗が固定となるように、Ｒ−２ＲラダーのＰＦＥＴスイッチに関する一定のゲート−ソース電圧レベルを形成する。ＲＥＧＰ５１１の形成は、ＡＶｒｅｆ＋ １０４に関する広範囲の値に対してＰＦＥＴスイッチでの抵抗の広範囲の変動をなくする点で重要である。スイッチＲ−２Ｒラダー中のＮＦＥＴスイッチのオン抵抗は、ＲＥＧＮ５１３電圧の変動を通じてＰＦＥＴスイッチのオン抵抗にマッチするように調節される。ＲＥＧＮ５１３電圧は、スイッチ抵抗マッチ回路５０７中のサーボ制御ループを介して連続的に更新される。ＲＥＧＰ５１１の形成は、ＰＦＥＴスイッチの変動性を低減し、ＡＶｒｅｆ− １０５を切り替えるＮＦＥＴスイッチの抵抗の変動を低減する。加えて、従来技術のラダー中のＮＦＥＴ２３６〜２３９は、スイッチ破壊を回避し、抵抗をマッチさせるために必要なＲＥＧＮ５１３に関する値の範囲を最小にするために、スイッチＲ−２Ｒラダーからなくすることが好ましい。スイッチ・レギュレータ５０７は、ＰＦＥＴスイッチ１１０４の抵抗がＮＦＥＴスイッチ１１１０の抵抗に等しくなるまで、ＮＦＥＴに関するゲート電圧レベル（ＲＥＧＮ）をサーボ制御し、Ｒ−２Ｒラダー４１６内のＰＦＥＴスイッチおよびＮＦＥＴスイッチの抵抗をそれぞれモデリングする。スイッチ・ドライバ回路５０８中のＰＦＥＴの降伏電圧を超えてＲＥＧＮ５１３の電圧レベルをサーボ制御しないようにするために、ＲＥＧＮ５１３は、ＶＰＬにクランプされる。
【００６０】
正および負のスイッチオン電圧レベルの形成に関して、スイッチ・レギュレータ５０７は電圧ジェネレータ１１１２を含み、電圧ジェネレータ１１１２は、６ボルト〜６．５ボルトの範囲にある実質上固定の電圧ＶＲＥＦＳＨＩＦＴを生成することが好ましい。電圧ジェネレータ１１１２は、図６のＶＰＬ５１６に関して使用される電流源、抵抗器、およびコンデンサから同様に構築される。電圧ジェネレータ１１１２により、電圧オンノード１１１３がＡＶｒｅｆ＋ １０４の電圧レベル未満となり、ＲＥＧＰ５１１を生成するためのＡＶｒｅｆ＋の電圧レベルを低減し、スイッチＲ−２Ｒラダー中のＰＦＥＴスイッチをオンにするための十分な電圧レベルを提供することが保証される。
【００６１】
バッファ１１１４および１１１５は、ノード１１１３および１１１１からのそれぞれＲＥＧＰ５１１およびＲＥＧＮ５１３に対する負荷をバッファリングする。バッファ１１１４は、その出力ＲＥＧＰ５１１上で、実質上ノード１１１３上の電圧レベルに類似の電圧レベルを提供する。したがって、ＡＶｒｅｆ＋ １０４が上下するときに、ＶＲＥＦＳＨＩＦＴによって減少するＲＥＧＰ５１１に対する電圧は、ＡＶｒｅｆ＋ １０４の変動に追従する。バッファ１１１５は、その出力ＲＥＧＮ５１３上で、ノード１１１１上の電圧レベルと類似の電圧レベルを提供する。ノード１１１１上の電圧レベルは、ＮＦＥＴ１１１０のゲート−ソース電圧と、ＡＶｒｅｆ− １０５の電圧レベルの関数である。したがって、ＲＥＧＮ５１３の電圧レベルは、ＡＶｒｅｆ− １０５の電圧レベルにまず応答する。
【００６２】
ノード１１１３および１１１１は、それぞれ相対的に高いインピーダンスであるので、ダイオード・クランプ（図示せず）が、バッファ１１１４および１１１５への入力に提供される。ノード１１１３でのダイオード・クランプは、ＲＥＧＰ５１１がＶＭＮ５１７の電圧レベル未満にならないように、ＶＭＮ５１７の電圧レベル、好ましい実施形態では負の４．５ボルトでクランプする。これにより、ゲート−ソース降伏電圧またはＰＦＥＴスイッチのスイッチ降伏電圧を超えることが回避される。ノード１１１１でのダイオード・クランプは、ＲＥＧＮ５１３がＶＰＬ５１６の電圧レベルを超えないように、ＶＰＬ５１６の電圧レベル、好ましい実施形態では正の６．５ボルトでクランプする。これにより、ゲート−ソース降伏電圧またはＮＦＥＴスイッチのスイッチ降伏電圧を超えることが回避される。
【００６３】
２重差動演算増幅器（ＤＤＡ）１１０２は、Ｎ−入力端子にＡＶｒｅｆ− １０５を有し、Ｎ＋入力端子にノード１１０８入力を有し、Ｐ−入力端子にノード１１０５入力を有し、Ｐ＋入力端子にＡＶｒｅｆ＋ １０４入力を有する。ＤＤＡ１１０２は、Ｐ＋入力端子とＰ−入力端子間の電位差と、Ｎ＋入力端子とＮ−入力端子間の電位差とを判定し、これら２つの電位差を互いに比較する。ドレイン−ソース電圧が高いことは、それぞれのスイッチに関する抵抗レベルが高いことを示す。ＮＦＥＴ１１１０がＰＦＥＴ１１０４よりも高い抵抗を有すると判定される場合、ＤＤＡ１１０２からの出力１１１１が増加して、ＮＦＥＴ１１１０間のゲート−ソース電圧が増加し、それによってその抵抗が減少する。ＰＦＥＴ１１０４の抵抗がＮＦＥＴ１１１０の抵抗よりも高いと判定される場合、ＤＤＡ１１０２の出力１１１１が減少し、それによってＮＦＥＴ１１１０に印加されるゲート−ソース電圧が減少し、ＰＦＥＴ１１０４の抵抗にマッチするようにその抵抗が増加する。ＮＦＥＴ１１１０のゲート−ソース電圧の増加または減少により、ＲＥＧＮ５１３の電圧レベルがそれぞれ増加または減少する。したがって、ＲＥＧＮ５１３の電圧レベルは、第２にマッチング・スイッチ抵抗に応答する。
【００６４】
以上、高電圧ディジタル−アナログ変換器で低電圧ＣＭＯＳスイッチを切り替えるための方法および装置に関する本発明の好ましい実施形態を説明した。本発明を特定の実施形態で説明したが、本発明はそのような実施形態によって制限されるように構築されるべきではなく、頭記の特許請求の範囲に従って構築されるべきである。
【図面の簡単な説明】
【図１】 従来技術によるディジタル／アナログ変換器の構成図である。
【図２】 アナログ電圧出力を提供するために反転された、従来技術による４ビット・スイッチＲ−２Ｒラダーの概略図である。
【図３】 適切な動作を保証するためにオーバ動作および生成動作する本発明の電圧レンジのチャートである。
【図４Ａ】 本発明のためのアナログ電圧出力を提供するために反転されたｍビット・スイッチＲ−２Ｒラダーの第１の概略図である。
【図４Ｂ】 本発明のためのアナログ電圧出力を提供するために反転されたｍビット・スイッチＲ−２Ｒラダーの第２の概略図である。
【図５】 本発明によるスイッチ・コントローラの構成図である。
【図６】 本発明による電圧発生器の概略図である。
【図７】 本発明のためのＴＴＬ／ＣＭＯＳ入力レシーバの例示的概略図である。
【図８】 本発明によるレベル・シフタの概略図である。
【図９】 本発明によるスイッチ・ドライバの概略図である。
【図１０】 図９のスイッチ・ドライバによって生成されるブレーク・ビフォア・メーク・タイミング信号のタイミング図である。
【図１１】 本発明によるスイッチ抵抗マッチング回路の概略図である。
（関連出願の相互参照）
本出願は、Ｍａｘｉｍ ｉｎｔｅｇｒａｔｅｄ Ｐｒｏｄｕｃｔｓ社に譲渡されるべき、発明者ＦＡＮＧらによる１９９９年５月５日出願の、弁理士事件整理番号第０５５１２３．Ｐ１３５号の「ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＥＧＬＩＴＣＨＩＮＧ ＤＩＧＩＴＡＬ ＴＯ ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲＳ」という名称の米国特許出願第０９／３０５，９０９号に関し、その開示は、本明細書において完全に説明されたものとして、参照により言葉通り本明細書の一部となり、同一効果を有するものである。
【０００２】
また、本出願は、Ｍａｘｉｍ ｉｎｔｅｇｒａｔｅｄ Ｐｒｏｄｕｃｔｓ社に譲渡される、発明者ＣＡＳＴＡＮＥＤＡらによる１９９９年４月２９日出願の、弁理士事件整理番号第０５５１２３．Ｐ１３４号の「ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＩＧＩＴＡＬ ＴＯ ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲＳ ＷＩＴＨ ＩＭＰＲＯＶＥＤ ＳＷＩＴＣＨＥＤ Ｒ−２Ｒ ＬＡＤＤＥＲＳ」という名称の米国特許出願第０９／２９９，６９１号に関し、その開示は、本明細書において完全に説明されたものとして、参照により言葉通り本明細書の一部となり、同一効果を有するものである。
【０００３】
（発明の分野）
本発明は、一般的にはディジタル／アナログ変換器に関し、さらに詳細には、ディジタル／アナログ変換器内のスイッチを制御するための電圧レベル変換に関する。
【０００４】
（発明の背景）
ディジタル／アナログ変換器（ＤＡＣ）の機能上の動作については良く知られている。ＤＡＣは、通常、ディジタル入力信号を受け取り、それをアナログ出力信号に変換する。ディジタル入力信号は、アナログ出力信号のアナログ信号レベルの連続レンジに変換されるディジタル符号レンジを有している。ＤＡＣは、ディジタル・システムとアナログ・システムとをインタフェースするために有効である。ＤＡＣのアプリケーションには、ビデオすなわちグラフィック・ディスプレイ・ドライバ、オーディオ・システム、ディジタル信号処理、関数発生器、ディジタル減衰器、精密機器、および自動試験機器を含むデータ収集システムなどがある。
【０００５】
所望の変換機能に応じて、ディジタル入力信号をアナログ出力信号に変換するために利用することができる様々なＤＡＣがある。使用可能なＤＡＣの多様性により、ディジタル入力信号に様々な所定分解能を持たせ、様々な符号化ディジタル入力信号を受け取り、固定基準または逓倍基準を用いてアナログ出力信号に様々なレンジを持たせ、また、様々な種類のアナログ出力信号を提供することができる。さらに、整定時間、フル・スケール変換時間、精度すなわちリニアリティ、および前述の分解能など、考慮する多数のＤＡＣ性能要因がある。
【０００６】
ディジタル入力信号は、分解能を決める多数のビット・ワイド、出力レベル数または量子化レベル数、および受け入れ可能なディジタル符号の総数である。ディジタル入力信号がｍビット・ワイドの場合、２m 個の出力レベルがあり、レベル間に２m-1 個のステップが存在することになる。ディジタル入力信号は、直線２進、２の補数、オフセット２進、グレー・スケール符号、２進化１０進、またはその他のディジタル符号に符号化することができる。アナログ出力信号値のレンジは一般的にアナログ基準によって決まる。そのアナログ基準は、内部的に生成することもできるが、精度を必要とする場合は一般的に外部から供給される。固定基準ＤＡＣの場合、アナログ出力信号のレンジは固定アナログ基準レベルにわたってディジタル入力信号に比例する。乗算ＤＡＣの場合、アナログ出力信号は、可変入力アナログ基準レベルとディジタル入力信号のディジタル符号との積である。アナログ出力信号は、正の値または負の値のいずれかで変化する単極であり、あるいは正および負の両出力値にまたがって変化する二極性である。アナログ出力信号は、アナログ電圧信号またはアナログ電流信号である。
【０００７】
また、ＤＡＣを形成するために使用されている電子回路の種類も様々である。バイポーラ接合トランジスタ（ＢＪＴ）技術、金属酸化物半導体（ＭＯＳ）技術、またはそれらの組合せ技術を用いてＤＡＣが構成されている。ＢＪＴ技術は、ＰＮＰトランジスタを用いたＰＮＰ技術、またはＮＰＮトランジスタを用いたＮＰＮ技術、あるいはその両方の技術であり、ＭＯＳ技術は、Ｐ型電界効果トランジスタ（ＰＦＥＴ）を用いたＰＭＯＳ技術、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を用いたＮＭＯＳ技術、あるいはＰＦＥＴおよびＮＦＥＴの両方を用いたＣＭＯＳ技術である。ＢＪＴ技術の相互コンダクタンスは、ＣＭＯＳ技術の相互コンダクタンスより大きいため、精密増幅器を構成する場合、一般的にＢＪＴ技術が好ましい。それにより差動増幅器に対するオフセットが小さくなる。スイッチを構成する場合は、スイッチとして使用する場合のオフセットがほとんどゼロであるため、ＣＭＯＳ技術が好ましい。これは、ＰＦＥＴおよびＮＦＥＴの場合、ＢＪＴ技術によるＰＮＰトランジスタおよびＮＰＮトランジスタのベース電流に比べて、実質的にゲート電流が流れないことによるものである。ＢＪＴおよびＣＭＯＳの両技術を組み合わせた、ＢＩＣＭＯＳ回路またはＢＩＣＭＯＳプロセスと呼ばれる、集積回路すなわちウェハ・ファブ製造プロセスを用いて、増幅器に対してはＢＪＴ技術が提供され、また、同一集積回路上のスイッチに対してはＣＭＯＳ技術が提供されている。
【０００８】
ここで図１を参照すると、ＤＡＣ１００の構成図は、アナログ電圧出力信号ＡＶｏｕｔ１１０を生成するために、ディジタル入力信号ＤＩＮ１０１、正のアナログ電源レベルであるＡＶｒｅｆ＋１０４、および負のアナログ電源レベルであるＡＶｒｅｆ−１０５を有している。別法としては、その回路構成を若干変更することにより、ＤＡＣ１００にアナログ電流出力信号を生成させることもできる。いずれの種類のアナログ出力を生成する場合であっても、ＤＡＣ１００は、ディジタル電源およびアナログ電源を備えている。ＤＡＣ１００に供給されるディジタル電源は、正のディジタル電源端子ＶＣＣ１０２と負のディジタル電源端子ＤＧＮＤ１０３の両端間に入力される。ＤＡＣ１００に供給される正のアナログ電源は、正のアナログ電源端子ＶＤＤ１０６とアナログ接地端子ＡＧＮＤ１０７の両端間に入力される。負のアナログ電源は、負のアナログ電源端子ＶＳＳ１０８とアナログ接地端子ＡＧＮＤ１０７の両端間に入力される。
【０００９】
考察を分かり易くするために、ＡＶｏｕｔ１１０の出力電圧レンジがＤＩＮ１０１の関数であり、その電圧レンジが所定の電圧レベルＡＶｒｅｆ＋１０４およびＡＶｒｅｆ−１０５によって決められるように、ＤＡＣ１００を固定基準ＤＡＣとする。ＤＩＮ１０１はｍビット・ワイドである。ｍの所定値は、ＤＩＮ１０１が表すことになる１０進数のレンジを表している。ＤＡＣ１００のために選択される回路は、電源入力および入出力信号の所望パラメータを始めとする要素の数によって様々である。図１に示すように、ＤＡＣ１００は、信号変換器１１２および増幅器すなわちバッファ１１４を備えている。ＤＡＣのいくつかの形態、特に電流出力ＤＡＣの中には、バッファ１１４を備える代わりに外部増幅を必要とするものもある。信号変換器１１２は、ＤＩＮ１０１をアナログ信号ＶＬＡＤＲ１２０の形に変換し、変換されたアナログ信号ＶＬＡＤＲは、バッファ１１４に入力される。バッファ１１４は、信号変換器１１２によって生成された上記アナログ信号ＶＬＡＤＲ１２０を、ＡＶｏｕｔ１１０に結合される負荷からバッファしている。信号変換器１１２は、スイッチＲ−２Ｒラダー１１６およびスイッチ・コントローラ１１８を含んでいる。スイッチ・コントローラ１１８は、スイッチＲ−２Ｒラダー１１６内のスイッチを制御し、スイッチＲ−２Ｒラダー１１６に、ＤＩＮ１０１の値をアナログ信号に変換させている。
【００１０】
既に考察したように、ＤＡＣの精度すなわちリニアリティを始めとする、考慮すべき多くのＤＡＣ性能要因がある。ＤＡＣのリニアリティを測定する場合、ＤＡＣからのアナログ出力ＡＶｏｕｔ１１０は、ディジタル入力信号ＤＩＮ１０１のレンジに対して、二極性出力電圧であっても、正の単極性出力電圧であっても、あるいは負の単極性出力電圧であっても良い。変換レンジのゼロ点または中間点を設定するために、アナログ電圧基準レベルを変化させる必要がある場合、それはオフセット電圧と呼ばれる。差動リニアリティとは、符号変化と符号変化の間のリニアリティであり、ＤＡＣの単調性を測定するものである。ＤＩＮの符号値の増加に伴ってＡＶｏｕｔの符号値が増加する場合、ＤＡＣは単調であり、ＤＩＮの符号値の増加に伴ってＡＶｏｕｔの符号値が増加しない場合は、ＤＡＣに変換エラーがあり、単調ではない。ＤＡＣのリニアリティは、正確に変換するために極めて重要であり、通常、ＤＩＮ１０１の複数の最下位ビット（ＬＳＢ）のユニットで規定されている。ＤＡＣのリニアリティは、温度および電圧によって変化し、また、回路毎に異なる。さらに、ｍの値が大きく、かつ、追加ディジタル符号を変換することが望ましい場合、所定のＤＡＣ分解能の増加に伴い、ＤＡＣのリニアリティはますます重要になる。さらにまた、追加分解能に適合させるために、ＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５の間のアナログ電圧基準レベルのレンジが拡大されるため、ＤＡＣのリニアリティが維持されることは望ましいことである。
【００１１】
次に図２を参照すると、従来技術によるスイッチＲ−２Ｒラダー１１６が示されている。スイッチＲ−２Ｒラダー１１６は、アナログ電圧出力信号を提供するための４ビット反転Ｒ−２Ｒラダーであるが、他の中間Ｒ−２Ｒスイッチ・レグおよびスイッチ制御線を追加することによって、容易にｍビットに拡張することができる。別法としては、非反転Ｒ−２Ｒラダーを使用してアナログ電流出力信号を提供することもできる。スイッチ制御線である信号ＤＢｎ／ＤＢｐ２０１は、アナログ電圧信号ＶＬＡＤＲ１２０を生成するために、スイッチ・コントローラ１１８によって選択的に制御される。ＤＢｎ／ＤＢｐ２０１は、ＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５およびＶＬＡＤＲ１２０の間のＲ−２Ｒ抵抗網の電圧分割を変更するために、ＮＦＥＴ２３６〜２３９に関連して、ＮＦＥＴ２１１〜２１４およびＰＦＥＴ２１６〜２１９のオンおよびオフを切り換えている。インバータ２４６〜２４９は、スイッチ制御線Ｄ４Ｂｐ２４１−Ｄ１Ｂｐ２４４のインバータ極性を生成し、ＰＦＥＴ２１６〜２１９と完全相補スイッチを形成するようにＮＦＥＴ２３６〜２３９を制御している。ＮＦＥＴ２１１およびＰＦＥＴ２１６／ＮＦＥＴ２３６は、ＤＡＣの最上位ビット（ＭＳＢ）を表し、基準電圧レンジの８／１６をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１２およびＰＦＥＴ２１７／ＮＦＥＴ２３７は、基準電圧レンジの４／１６をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１３およびＰＦＥＴ２１８／ＮＦＥＴ２３８は、基準電圧レンジの２／１６をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１４およびＰＦＥＴ２１９／ＮＦＥＴ２３９は、ＤＡＣのＬＳＢを表し、基準電圧レンジの１／１６をＶＬＡＤＲ１２０に結合することができる。したがって、ディジタル符号が１１１１の場合、基準電圧レンジの１５／１６がＶＬＡＤＲ１２０に結合されるよう、ＰＦＥＴ２１６〜２１９およびＮＦＥＴ２３６〜２３９はすべてオンであり、ＮＦＥＴ２１１〜２１４はすべてオフである。ディジタル符号が００００の場合は、抵抗中のＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５との間を電流が流れないよう、かつ、ＡＶｒｅｆ−１０５がＶＬＡＤＲ１２０に結合されるように、ＮＦＥＴ２１１〜２１４はすべてオンであり、ＰＦＥＴ２１６〜２１９およびＮＦＥＴ２３６〜２３９はすべてオフである。
【００１２】
次に、スイッチＲ−２Ｒラダー１１６の回路接続について説明する。ＮＦＥＴ２１５のゲートは、常にターン・オンされているように、端子レグ・ゲート電圧信号ＴＬＧＶ２３５に接続されている。ＴＬＧＶ２３５の電圧レベルは、スイッチＲ−２Ｒラダー１１６内におけるＮＦＥＴとＰＦＥＴの間をマッチングしているスイッチ抵抗を追加的に提供している。ＮＦＥＴ２１１〜２１５は、ＡＶｒｅｆ−１０５に接続されたソースと、抵抗２２０〜２２４の第１の端部にそれぞれ接続されたドレインを有している。ＰＦＥＴ２１６〜２１９は、ＡＶｒｅｆ＋１０４に接続されたソースと抵抗２２０〜２２３の第１の端部にそれぞれ接続されたドレインを有している。ＮＦＥＴ２３６〜２３９は、抵抗２２０〜２２４の第１の端部にそれぞれ接続されたソース、およびＡＶｒｅｆ＋１０４に接続されたドレインを有している。ＮＦＥＴ２１１〜２１４のゲートは、信号Ｄ４Ｂｎ２３１−Ｄ１Ｂｎ２３４にそれぞれ接続され、ＰＦＥＴ２１６〜２１９のゲートは、信号Ｄ４Ｂｐ２４１−Ｄ１Ｂｐ２４４にそれぞれ接続されている。インバータ２４６〜２４９は、信号Ｄ４Ｂｐ２４１−Ｄ１Ｂｐ２４４にそれぞれ接続された入力を有し、その出力をＮＦＥＴ２３６〜２３９のゲートにそれぞれ結合するための反転極性を生成している。信号Ｄ４Ｂｎ２３１−Ｄ１Ｂｎ２３４および信号Ｄ４Ｂｐ２４１−Ｄ１Ｂｐ２４４は、スイッチ・コントローラ１１８からの信号ＤＢｎ／ＤＢｐ２０１として集合的に現されている。抵抗２２０〜２２３の抵抗値はそれぞれ２Ｒである。抵抗値Ｒを有する抵抗２２４〜２２８の各々は、それぞれ直列に結合され、ＶＬＡＤＲ１２０に結合された抵抗２２８の第１の端部に結合されている。抵抗２２４の第２の端部は、ノード２５０で抵抗２２５の第２の端部に結合され、一方、抵抗２２０の第２の端部は、ＶＬＡＤＲ１２０に結合されている。抵抗２２３、２２５および２２６の各一端は、ノード２５１に結合されている。抵抗２２２、２２６および２２７の各一端は、ノード２５２に結合されている。抵抗２２１、２２７および２２８の各一端は、ノード２５３に結合されている。スイッチＲ−２Ｒラダー１１６のＭＳＢレグは、ＮＦＥＴ２１１／ＰＦＥＴ２１６／ＮＦＥＴ２３６および抵抗２２０によって形成され、ＬＳＢレグは、ＮＦＥＴ２１４／ＰＦＥＴ２１９／ＮＦＥＴ２３９および抵抗２２３、２２６によって形成され、また、終端レグは、ＮＦＥＴ２１５および抵抗２２４、２２５によって形成されている。スイッチＲ−２Ｒラダー１１６の中間レグは、ＮＦＥＴ２１３／ＰＦＥＴ２１８／ＮＦＥＴ２３８、抵抗２２２、２２７、ＮＦＥＴ２１２／ＰＦＥＴ２１７／ＮＦＥＴ２３７、抵抗２２１および２２８である。
【００１３】
ＰＦＥＴスイッチおよびＮＦＥＴスイッチは、ＩＤＳドレイン−ソース電流の差を調整し、ドレイン−ソース両端間の類似ＶＤＳ電圧降下を維持するために、ＬＳＢからＭＳＢへ２進重み付けされている。例えば、ＮＦＥＴ２１４／ＰＦＥＴ２１９／ＮＦＥＴ２３９スイッチが１Ｘに重み付けされる場合、トランジスタのＲＯＮを低減するために、トランジスタ・サイズがＮＦＥＴ２１３／ＰＦＥＴ２１８／ＮＦＥＴ２３８スイッチは２Ｘに重み付けされ、ＮＦＥＴ２１２／ＰＦＥＴ２１７／ＮＦＥＴ２３７スイッチは８Ｘに重み付けされ、また、ＮＦＥＴ２１１／ＰＦＥＴ２１６／ＮＦＥＴ２３６スイッチは１６Ｘに重み付けされる。この重み付けにより、重み付けされない場合に、トランジスタ・スイッチのターン・オンおよびターン・オフ時にミスマッチＲＯＮ抵抗によって誘発されるであろうドリフトのユーザによるトリミングが低減される。
【００１４】
既に考察したように、ＤＡＣ１００のリニアリティは、ＤＩＮ１０１をＡＶｏｕｔ１１０に正確に変換するために重要である。スイッチングにおいては、スイッチＲ−２Ｒラダー１１６、ＰＦＥＴ２１６〜２１９、ＮＦＥＴ２３６〜２３９、およびＮＦＥＴ２１１〜２１５の電圧がスイッチ・オンされ、ドレイン−ソース電圧ＶＤＳが、ドレイン−ソース電流のトランジスタのオン抵抗の倍数と等価、すなわちＶＤＳ≒ＩＤＳ×ＲＯＮになる直線領域で動作する。ドレイン−ソース電圧およびドレイン−ソース電流は、トランジスタのオン抵抗ＲＯＮがある程度の範囲内で一定値を維持するように変化するが、ＰＦＥＴスイッチまたはＮＦＥＴスイッチのドレイン−ソース電圧ＶＤＳがより高いレベルに達すると、先ず飽和し、次に降伏する。飽和および降伏はいずれも非直線効果であり、ＰＦＥＴスイッチおよびＮＦＥＴスイッチにとっては望ましくない動作特性である。トランジスタが飽和すると、トランジスタの抵抗値がドレイン−ソース降伏電圧に達するまで増加する。ＭＯＳＦＥＴが降伏すると、ドレイン−ソース電圧のわずかな変化に対しても、ドレイン−ソース電流が大幅に増加する。トランジスタが降伏すると、ＰＦＥＴデバイスおよびＮＦＥＴデバイスの抵抗値が極めて小さくなり、ドレイン−ソース電流が制限されていない場合、実質的に損傷することになる。ＭＯＳＦＥＴトランジスタの降伏は、ＮＦＥＴまたはＰＦＥＴのゲートおよびソースの両端間に過度のゲート−ソース電圧ＶＧＳを印加することによっても生じる。
【００１５】
降伏電圧を大きくするために、他のトランジスタ技術または他のトランジスタ製造トポロジーを使用することができるが、トランジスタのウェハ製造においては、特定の集積回路に対するコストを削減し、マージンを大きくするために、より小形のデバイスを構成する傾向にある。降伏電圧を大きくする技法には、一般的に、デバイス・サイズの増加など、製造コストを増加させる望ましくない副作用が伴っている。降伏の原因となる、ＤＡＣのＮＦＥＴスイッチおよびＰＦＥＴスイッチへ加えられる過度のゲート−ソース電圧ＶＧＳおよびドレイン−ソース電圧ＶＤＳを避ける回路を使用することが望ましい。ダイオード・クランプ回路を用いて過度のゲート−ソース電圧を避けることができるが、リニアリティ要求のため、ＤＡＣにおいてはダイオード・クランプ回路は実際的ではない。スイッチＲ−２Ｒラダー内のスイッチのゲートに印加される電圧をダイオードがクランプすると、上記電圧のクランプにより抵抗値のミスマッチおよび非リニアリティを招く結果となる。
【００１６】
高分解能に適合させるためには高電圧ＤＡＣが望ましく、また、降伏電圧が小さい小形のデバイスを使用することにより、より安価な製造コストが維持される。高電圧ＤＡＣでは、ＤＡＣの電源レンジがより広く、また、ＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５の間のアナログ電圧基準レベルのレンジを広げ、より高い分解能をサポートし、かつ、ＤＡＣのリニアリティを実質的に維持することができる。さらに、自動試験機器（ＡＴＥ）などの特定のアプリケーションでは、ＡＶｒｅｆ＋１０４およびＡＶｒｅｆ−１０５アナログ電圧基準レベルを変化させ、様々なＤＡＣアナログ出力レベルを提供することが望ましい。アナログ電圧基準レベルの可変レベルに適合させるためには、全レンジに渡って変化させるためのＤＡＣ電源電圧も同時に必要である。高電圧レベルおよびアナログ電圧基準レベルの可変性により、Ｒ−２Ｒラダー１１６のＰＦＥＴスイッチおよびＮＦＥＴスイッチを始めとするＭＯＳＦＥＴトランジスタの降伏電位が大きくなる。これらの条件を軽減するための対策が施されない場合、より高いゲート−ソース電圧ＶＧＳおよびドレイン−ソース電圧ＶＤＳを、高電圧ＤＡＣ内の特定のＭＯＳＦＥＴトランジスタに印加することができる。
【００１７】
また、ＤＡＣ１００に供給されるディジタル入力信号ＤＩＮ１０１には、ＴＴＬ論理レベル、ＣＭＯＳ論理レベル、またはＬＶＴＴＬあるいはＬＶＣＭＯＳなど、上記論理レベルの低電圧等価レベルを使用することができる。高電圧ＤＡＣの動作では、降伏することなくＤＡＣ１００を動作させるために、受け取ったディジタル入力信号ＤＩＮ１０１の電圧レベルを適当な内部電圧レベルに変換することが望ましい。可変電源レベルをもたらす可変アナログ電圧基準レベルを供給することが望ましいため、ＤＡＣ１００を正しく動作させるためのレベル変換を提供する問題が増加している。可変アナログ電圧基準レベルおよび可変電源レベルが適合し、かつ、ＭＯＳＦＥＴトランジスタが降伏することなく適切な直線動作が実現されるように、高電圧ＤＡＣ内にレベル変換を設けることが望ましい。
【００１８】
（発明の簡単な概要）
簡潔には、本発明は、特許請求の範囲のクレームに記載されている高電圧ディジタル／アナログ変換器内の低電圧ＣＭＯＳスイッチを切り換える方法、装置およびシステムを含んでいる。より広範囲のアナログ基準電圧およびアナログ出力電圧に適合させるために、より高レンジの電源入力を有するディジタル／アナログ変換器（ＤＡＣ）を改良するための改良型スイッチ・コントローラが提供される。本発明により、ＤＡＣのスイッチＲ−２Ｒラダー内の基準電圧を制御し、切り換えるために使用されるＣＭＯＳスイッチの降伏電圧に等しいか、あるいは降伏電圧を超える広範囲の電源電圧をＤＡＣに供給することができる。さらに本発明により、アナログ電圧出力の揺れをＣＭＯＳスイッチの降伏電圧に等しくするか、あるいは降伏電圧を超えることができる。本発明は、アナログ出力信号を生成するためのスイッチの切り換えを制御する際に、制御論理およびスイッチ制御端子への高電圧レベルの電源供給を回避しているため、ＣＭＯＳ降伏電圧が小さいＲ−２Ｒラダー内で、ＣＭＯＳトランジスタをスイッチとして使用することができる。さらに、ＤＡＣのリニアリティおよび機能上の性能を維持しつつ、広範囲の電源（ＶＤＤ、ＶＳＳ）およびアナログ基準電圧（ＡＶｒｅｆ＋、ＡＶｒｅｆ−）を利用することができる。
【００１９】
正および負の電源から、固定電圧レベルである正および負の生成電圧（ＶＰＬおよびＶＭＮ）が生成される。上記正および負の生成電圧は、スイッチＲ−２Ｒラダー内のスイッチに対してはＯＦＦの電圧レベルである。正および負の生成電圧の電圧レベルの差は、スイッチの降伏電圧未満である。固定電圧レベルを決定するための式が、様々なレンジのアナログ基準電圧および降伏電圧を設計するために開示されている。
【００２０】
ディジタル入力信号は、ＴＴＬ／ＣＭＯＳ入力レシーバによって受け取られ、ＣＭＯＳ論理レベルに変換される。ディジタル入力信号は、ＣＭＯＳ論理レベルから、正および負の生成電圧レベルを有する論理レベルにレベル・シフトされ、スイッチＲ−２Ｒラダー内のスイッチが適切にターン・オンおよびターン・オフされる。
【００２１】
１つの回路が、正および負のアナログ基準入力電圧（ＡＶｒｅｆ＋およびＡＶｒｅｆ−）を切り換えるスイッチのスイッチ抵抗をマッチさせている。上記回路は、正および負のアナログ基準入力電圧から、各スイッチのための正および負のＯＮ電圧を形成する。
【００２２】
スイッチ・ドライバが、ＯＮ電圧レベル、ＯＦＦ電圧レベル、および、正および負の生成電圧レベルの論理レベルを有するディジタル入力信号を受け取る。スイッチ・ドライバは、これらの電圧レベルをスイッチＲ−２Ｒラダー内のスイッチの制御端子に適切に結合し、スイッチをスイッチの降伏電圧を超えることなく適切に動作させる（スイッチ抵抗は、ＯＮ電圧レベルおよび妥当なＯＦＦ電圧レベルにマッチしている）。また、スイッチ・ドライバは、Ｒ−２Ｒラダー内で正および負のアナログ基準電圧を結合しているスイッチ間のブレーク・ビフォア・メークのタイミングを提供する。
【００２３】
図中の同一参照番号および指示は、類似の機能を提供する同一構成要素を示すものとする。
【００２４】
（好ましい実施形態の詳細な説明）
本発明についての以下の詳細説明においては、本発明の完全な理解を与えるために多数の特定の詳細が説明されているが、これらの特定の詳細説明がなくても本発明を実施できることは当分野の技術者には明らかであろう。他の事例では、本発明の態様を不必要に曖昧にすることを避けるため、良く知られている方法、手順、構成要素および回路については、その詳細は記述されていない。
【００２５】
本発明は、高電圧ディジタル／アナログ変換器内の低電圧ＣＭＯＳスイッチを切り換える方法、装置およびシステムを含んでいる。簡潔には、広範囲の正（ＶＤＤ）および負（ＶＳＳ）の電源、および、広範囲の正（ＡＶｒｅｆ＋）および負（ＡＶｒｅｆ−）のアナログ基準電圧を可能にするために、ディジタル／アナログ変換器（ＤＡＣ）を改良するための改良型スイッチ・コントローラが提供される。さらに、広範囲のアナログ出力電圧（ＡＶＯＵＴ）を適合させることができ、また、ＣＭＯＳスイッチを降伏させることなく広範囲の電源電圧（ＶＤＤｍａｘ−ＶＳＳｍｉｎ）をＤＡＣに供給することができる。本発明では、電源電圧のレンジは、ＤＡＣ内のＣＭＯＳスイッチの降伏電圧を超えることができる。さらに、本発明によれば、アナログ出力電圧のレンジは、Ｒ−２Ｒラダー内のＣＭＯＳスイッチの降伏電圧を超えることができる。本発明は、スイッチ制御回路およびスイッチへのＣＭＯＳ降伏電圧を超える電源電圧レベル（ＶＤＤおよびＶＳＳ）の直接印加を避けているため、ＣＭＯＳ降伏電圧が電源電圧のレンジ（ＶＤＤ−ＶＳＳ）未満のＣＭＯＳトランジスタを使用することができる。
【００２６】
正および負の電源から、電圧差がＣＭＯＳ降伏電圧未満の固定電圧レベルを有する正および負の生成電圧（ＶＰＬおよびＶＭＮ）が生成される。正および負の生成電圧は、スイッチＲ−２Ｒラダー内のＣＭＯＳスイッチに対してはＯＦＦ電圧レベルを供給し、かつ、ＣＭＯＳトランジスタによる高電圧降伏への到達を回避している。ＯＦＦ電圧レベルは、ＣＭＯＳ降伏電圧を超えることなく、Ｒ−２Ｒラダー内のスイッチを完全にターン・オフさせるのに十分なレベルとする。上記正および負の生成電圧に対する設計式が開示されている。
【００２７】
ディジタル入力信号は、ＴＴＬ／ＣＭＯＳ入力レシーバによって受け取られ、ＣＭＯＳ論理レベルに変換される。ディジタル入力信号は、ＣＭＯＳ論理レベルから、正および負の生成電圧レベルを有する論理レベルにレベル・シフトされ、スイッチＲ−２Ｒラダー内のスイッチが適切にターン・オンおよびターン・オフされる。
【００２８】
抵抗マッチング回路が、Ｒ−２Ｒラダー内のスイッチのスイッチ抵抗をマッチングさせている。また、抵抗マッチング回路は、Ｒ−２Ｒラダー内の各スイッチのための正および負のＯＮ電圧レベルを生成している。
【００２９】
スイッチ・ドライバは、ディジタル入力信号に応じて、スイッチＲ−２Ｒラダー内のスイッチの制御端子にＯＮ電圧レベルおよびＯＦＦ電圧レベルを結合している。また、スイッチ・ドライバは、ブレーク・ビフォア・メークのタイミングを制御している。
【００３０】
図３を参照すると、本発明によるディジタル／アナログ変換器を取り巻く電圧レンジのチャートが示されている。正のアナログ電源ＶＤＤは、動作レンジであるＶＤＤレンジ、および絶対最大レベルＶＤＤ（ａｂｓ ｍａｘ）を有している。好ましい実施形態では、ＶＤＤレンジは７Ｖから１４Ｖまでであり、ＶＤＤ（ａｂｓ ｍａｘ）は１７Ｖである。負のアナログ電源ＶＳＳは、動作レンジであるＶＳＳレンジ、および絶対最小レベルＶＳＳ（ａｂｓ ｍｉｎ）を有している。正及び負の電源をそれぞれＶＤＤ（ａｂｓ ｍａｘ）を超え、ＶＳＳ（ａｂｓ ｍｉｎ）より低く設定してはならない。好ましい実施形態では、ＶＳＳレンジは−５Ｖから−９Ｖまでであり、ＶＳＳ（ａｂｓ ｍｉｎ）は−１１Ｖである。
【００３１】
ＶＤＤおよびＶＳＳは、それらの間のレンジがＣＭＯＳスイッチ降伏電圧ＢＶＣＭＯＳを超えるような電圧レベルに設定することができる。より高いスイッチ降伏電圧ＢＶを持つことが好ましいが、本発明の好ましい実施形態では、ゲート−ソース降伏電圧（ＢＶＣＭＯＳ）およびドレイン−ソース降伏電圧（ＢＶＣＭＯＳ）が、ＶＤＤとＶＳＳの間のレンジ範囲内で製造されたＰＦＥＴスイッチおよびＮＦＥＴスイッチが使用されている。ゲート−ソースまたはドレイン−ソースのいずれの降伏電圧が小さい場合であっても、スイッチは降伏電圧ＢＶに設定される。本発明の好ましい実施形態では、ゲート−ソース降伏電圧およびドレイン−ソース降伏電圧は、ＢＶが１２Ｖになるような等価値である。
【００３２】
また、正および負のアナログ基準電圧は、値のレンジに対して異なるレベルに設定することができる。好ましい実施形態では、正のアナログ基準電圧は、０Ｖと６Ｖの間の値のＡＶｒｅｆ＋レンジ内に設定されている。好ましい実施形態では、負のアナログ基準電圧は、−４Ｖと０Ｖの間の値のＡＶｒｅｆ−レンジ内に設定されている。ＡＶｒｅｆ＋とＡＶｒｅｆ−の間の最大電圧レンジは、スイッチ降伏電圧ＢＶの値を超えてはならない。好ましい実施形態では、正のアナログ基準電圧設定値と負のアナログ基準電圧設定値の間の最大レンジは、スイッチ降伏電圧ＢＶより２Ｖ小さくなっている。本発明では、ＢＶＣＭＯＳは１２Ｖであり、ＡＶｒｅｆ＋とＡＶｒｅｆ−の間の最大レンジは１０Ｖであることが好ましい。
【００３３】
また、ディジタル入力信号ＤＩＮ１０１は、論理ハイおよび論理ローに対して様々なディジタル入力信号レベルを有することができる。ディジタル入力信号レベルにはＴＴＬ、ＣＭＯＳ、またはそれらの低電圧等価レベルを使用することができる。ＴＴＬおよびＣＭＯＳディジタル入力レベルに関しては、論理ハイ入力に対する電圧レベルは、低い方の２Ｖから高い方の正のディジタル電源レベルまでのレンジに渡って変化させることができる。論理ロー入力に対する電圧レベルは、高い方の０．８Ｖから低い方の負のディジタル電源レベルまで変化させることができる。好ましい実施形態における正のディジタル電源レベルは５Ｖであり、好ましい実施形態における負のディジタル電源レベルは、接地すなわち０Ｖである。
【００３４】
ＶＰＬおよびＶＭＮは、それぞれ正の固定生成電圧および負の固定生成電圧である。正の生成電圧ＶＰＬは、正のアナログ基準電圧ＡＶｒｅｆ＋より、正の保証電圧Ｅｖ＋の増分だけ大きくなっている。負の生成電圧ＶＭＮは、負のアナログ基準電圧ＡＶｒｅｆ−より、負の保証電圧Ｅｖ−の増分だけ小さくなっている。正の生成電圧ＶＰＬと負の生成電圧ＶＭＮの電圧差は、スイッチ降伏電圧ＢＶより小さいが、正のアナログ基準電圧ＡＶｒｅｆ＋と負のアナログ基準電圧ＡＶｒｅｆ−の最大電圧差より大きい。さらに、ＶＰＬとＶＭＮの間のレンジの中間点すなわち中心電圧レベルは、ＡＶｒｅｆ＋（最大）およびＡＶｒｅｆ−（最小）の同一中間点であることが好ましい。保証電圧Ｅｖ＋およびＥｖ−は、スイッチのターン・オフを保証するためのものである。好ましい実施形態では、ＶＰＬおよびＶＭＮは、それぞれ＋６．５Ｖおよび−４．５Ｖの固定電圧レベルである。好ましい実施形態では、ＶＰＬとＶＭＮに対する中間点、およびＡＶｒｅｆ＋（最大）とＡＶｒｅｆ−（最小）に対する中間点は１Ｖである。好ましい実施形態では、Ｅｖ＋およびＥｖ−は、それぞれ＋０．５Ｖおよび−０．５Ｖであるが、ほとんど０Ｖにすることもできる。好ましい実施形態では、ＡＶｒｅｆ＋（最大）は６Ｖであり、ＡＶｒｅｆ−（最小）は−４Ｖである。
【００３５】
一般的には、以下の設計式を用いて、所定のＤＡＣ設計制約の下でのＶＰＬおよびＶＭＮの適切なレベルを決定することができる。本発明が使用されていると仮定すると、ＶＬＡＤＲ１２０上の電圧レンジを上回る、より広範囲の出力電圧をＡＶＯＵＴ１１０上に供給することが望ましい。したがって利得を用いて、低電圧ＣＭＯＳトランジスタ・スイッチをＲ−２Ｒラダーの中で利用することができるように、ＶＬＡＤＲ１２０の所定の電圧レンジに対してより広範なレンジをＡＶＯＵＴ１１０に供給することができる。増幅回路の適正な利得量は、以下のように決定することができる。
ΔＶOUT＝出力バッファ増幅器の電圧の揺れ
ΔＶDAC＝Ｒ−２ＲＤＡＣの電圧の揺れ
ＢＶCMOS＝ＣＭＯＳトランジスタの降伏電圧
【数１】
【数２】
【００３６】
また、正の固定生成電圧および負の固定生成電圧（ＶPLおよびＶMN）の値を決定することもできる。先ず、正の固定生成電圧および負の固定生成電圧（ＶPLおよびＶMN）は、次のようにＢＶCMOSによって制約される。
ＶPL−ＶMN＜ＢＶCMOS
または
ＶPL−ＶMN＝ＢＶCMOS−２＊ＥV
（上式で、ＥV+およびＥV-はＥVに等しく、２＊ＥVは、ＢＶCMOSによって制約される（ＶPLおよびＶMN）に対する設計マージンである）
【００３７】
また、アナログ基準電圧レンジ（ＡＶREF+（最大）−ＡＶREF-（最小））も、ＢＶCMOSによって制約される。
ＶREF+（最大）−ＶREF-（最小）≦ＶPL−ＶMN＝ＢＶCMOS−２＊ＥV
【００３８】
したがって、正の固定生成電圧および負の固定生成電圧（ＶPLおよびＶMN）を以下のように決定することができる。
【数３】
図３および本発明に関連する変数に対する前述の式を用いて、他のＤＡＣすなわちスイッチング・システムの所定スイッチ降伏電圧に対する電圧レベル、所望電源レベルおよびアナログ基準電圧レンジを提供することができる。
【００４０】
次に図４Ａおよび４Ｂを参照すると、本発明によるｍビット・スイッチＲ−２Ｒラダー４１６Ａおよび４１６Ｂが示されている。図４Ａおよび４Ｂは、図２の４ビット・スイッチＲ−２Ｒラダーをｍビットに拡張する方法を示したものである。また、図４Ａおよび４Ｂは、図２と比較するとＮＦＥＴ２３６〜２３９およびインバータ２４６〜２４９が省略されている。ＮＦＥＴ２３６〜２３９は、ＡＶｒｅｆ＋１０４を切り換えるＰＦＥＴスイッチに一定のターン・オン抵抗（ＲＯＮ）をもたらすために省略されている。本発明では、ＰＦＥＴスイッチのＲＯＮは実質的に一定であり、ＡＶｒｅｆ＋の変化には無関係である。スイッチ・ドライバ５０８のＰＦＥＴのトランジスタ降伏を回避するために、ＲＥＧＮがＶＰＬの最大レベルにクランプされている。ＲＥＧＮをＶＰＬにクランプすることにより、ＰＦＥＴのゲートがＶＭＮに結合される際のＰＦＥＴのゲート−ソース降伏が回避されるが、ＡＶｒｅｆ−を切り換えるＲ−２Ｒラダー内のＮＦＥＴスイッチのゲート−ソース電圧レンジのレンジが制限される。ＰＦＥＴのＲＯＮをマッチさせるために、ＰＦＥＴを一定のＲＯＮとすることにより、ＮＦＥＴスイッチのゲート−ソース電圧の必要レンジが制限される。
【００４１】
図４Ａと図４Ｂを比較すると、終端レグ回路およびＲ−２Ｒラダー４１６ＢのＬＳＢレグが、ＮＦＥＴ２１４および４１５のトランジスタ飽和を回避し、かつ、リニアリティを保証するために修正されている。この修正は、ＬＳＢレグ中のトランジスタの抵抗と、ＮＦＥＴ２１４および４１５のドレインおよびソースの両端間の電圧降下を小さくする終端レグとを結合することによって達成される。ＤＡＣのリニアリティを実現するためには、スイッチＲ−２Ｒラダー内のＣＭＯＳスイッチをそれらの直線領域で動作させなければならない。ＣＭＯＳ降伏電圧が比較的小さい場合、スイッチＲ−２Ｒラダー４１６Ｂは、リニアリティを維持するために４１６Ａ以上であることが好ましい。このような場合、トランジスタのゲート−ソース降伏電圧（ＢＶGS）は、式ＶＤＳＡＴ（最大）＝ＢＶGS−ＶT によって最小ＶＤＳＡＴに設定される。上式で、ＶT はトランジスタのしきい電圧である。さらに、より小さい降伏電圧はＶＤＳＡＴを制限し、その結果、ＬＳＢスイッチおよび終端スイッチが飽和する可能性がさらに大きくなる。より高分解能のＤＡＣの場合、ＬＳＢスイッチおよび終端スイッチは、スイッチＲ−２Ｒラダーの単位抵抗Ｒに匹敵するＯＮ抵抗を有しており、その結果、ＶＤＳＡＴと比較すると、スイッチ両端間の電圧降下が大きく、スイッチを飽和させる潜在的な原因となる。より高分解能のＤＡＣに、降伏電圧が比較的小さいスイッチを使用する場合、図４Ｂに示すスイッチＲ−２Ｒラダー４１６Ｂが好ましい。図４Ａおよび４ＢのスイッチＲ−２Ｒラダー４１６Ａと４１６Ｂと、図２のラダー２１６とを比較すると、ＮＦＥＴ４１５は、以下で説明するように、そのゲートがＲＥＧＮ信号５１３に接続されている点で、ＮＦＥＴ２１５と異なっている。
【００４２】
スイッチＲ−２Ｒラダーのｍビットへの拡張に関しては、図２のノード２５３が、図４Ａおよび４Ｂにおける番号４５３Ａおよび４５３Ｂの２つのノードに分割されている。これにより、終端レグを含む所望のレグ数が総数ｍに拡張される。追加中間レグを追加するために必要な追加回路は、抵抗２２２および抵抗２２７に直列に接続されたＮＦＥＴ２１３／ＰＦＥＴ２０８の中間レグと類似の回路である。信号Ｄ１Ｂｎ４３１〜ＤｍＢｎ（４３０＋ｍ）およびＤ１Ｂｐ４４１〜ＤｍＢｐ（４４０＋ｍ）を含む追加信号が、ＤＢｎ／ＤＢｐ２０１に追加されている。
【００４３】
スイッチＲ−２Ｒラダー４１６Ａおよび４１６Ｂは、ｍビット反転Ｒ−２Ｒラダーであり、アナログ電圧出力信号を提供している。別法としては、非反転Ｒ−２Ｒラダーを使用してアナログ電圧出力信号を提供することもできる。信号ＤＢｎ／ＤＢｐ４０１は、アナログ電圧出力信号ＶＬＡＤＲ１２０を生成するために、スイッチ・コントローラ１１８によって選択的に制御される。ＤＢｎ／ＤＢｐ４０１は、ＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５およびＶＬＡＤＲ１２０の間のＲ−２Ｒ抵抗網の電圧分割を変更するために、各ｍビット・レグ中のＮＦＥＴ２１１〜２１４およびＰＦＥＴ２１６〜２１９のＯＮおよびＯＦＦを切り換えている。ＮＦＥＴ２１１およびＰＦＥＴ２１６はＤＡＣのＭＳＢを表し、基準電圧レンジの２m-1／２mをＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１２およびＰＦＥＴ２１７で表される中間ビットは、基準電圧レンジの２m-2 ／２m をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１３およびＰＦＥＴ２１８で表される中間ビットは、基準電圧レンジの２／２m をＶＬＡＤＲ１２０に結合することができる。ＮＦＥＴ２１４およびＰＦＥＴ２１９はＤＡＣのＬＳＢを表し、基準電圧レンジの１／２m をＶＬＡＤＲ１２０に結合することができる。ＶＬＡＤＲ１２０上のアナログ電圧レベルは、基準電圧レンジのこれらの分数を結合した合計を表している。したがってディジタル符号が１１１．．．１１１の場合、基準電圧レンジの（２m−１）／２mがＶＬＡＤＲ１２０に結合されるように、ＰＦＥＴ２１６〜２１９はすべてＯＮであり、ＮＦＥＴ２１１〜２１４はすべてＯＦＦである。ディジタル符号が０００．．．０００の場合は、抵抗中のＡＶｒｅｆ＋１０４とＡＶｒｅｆ−１０５の間を電流が流れないように、かつ、ＡＶｒｅｆ−１０５がＬＡＤＲ１２０に結合されるように、ＮＦＥＴ２１１〜２１４はすべてＯＮであり、ＰＦＥＴ２１６〜２１９はすべてＯＦＦである。図４ＢのスイッチＲ−２Ｒラダー４１６Ｂの抵抗のレイアウトの中で適合させることができる場合、抵抗４２３および４２６Ａを１つの抵抗としてまとめ、また、抵抗４２９および４２６Ｂを１つの抵抗としてまとめることかできる。
【００４４】
次に図５を参照すると、スイッチ・コントローラ５１８の構成図が示されている。スイッチ・コントローラ５１８は、入力信号ＤＩＮ１０１を受け取り、スイッチ制御信号ＤＢｎ／ＤＢｐ４０１を生成している。ＤＢｎスイッチ制御信号Ｄ１Ｂｎ４３１〜ＤｍＢｎ（４３０＋ｍ）は、スイッチＲ−２Ｒラダー４１６のＮＦＥＴを制御している。ＤＢｐスイッチ制御信号Ｄ１Ｂｐ４４１〜ＤｍＢｐ（４４０＋ｍ）は、スイッチＲ−２Ｒラダー４１６のＰＦＥＴを制御している。制御信号ＤＢｎ／ＤＢｐ４０１は、ＰＦＥＴスイッチおよびＮＦＥＴスイッチがレグ内で同時にＯＮされることによる、ＡＶｒｅｆ＋とＡＶｒｅｆ−の間のクローバー電流を避けるための、スイッチＲ−２Ｒラダー４１６に対するブレーク・ビフォア・メーク・タイミング制御信号である。また、スイッチ制御端子すなわちＰＦＥＴスイッチおよびＮＦＥＴスイッチのゲートをドライブするための、スイッチ制御信号ＤＢｎ／ＤＢｐ４０１の電圧レベルは、スイッチを適切に切り換え、かつ、スイッチ降伏を回避するだけの十分なレベルの電圧である。
【００４５】
スイッチ・コントローラ５１８は、ＴＴＬ／ＣＭＯＳ入力レシーバ５０２、レベル・シフタ５０５およびスイッチ・ドライバ５０８を備えている。スイッチ・コントローラ５１８はさらに、スイッチ・レギュレータ５０７および電圧発生器５０９を備えている。ＴＴＬ／ＣＭＯＳ入力レシーバ５０２は、ＤＩＮ１０１のＴＴＬまたはＣＭＯＳ電圧レベルのいずれかのディジタル入力符号を受け取り、ＣＩＮ５０１上のＣＭＯＳレベルに変換している。ＣＩＮ５０１は、レベル・シフタ５０５に結合されている。
【００４６】
スイッチ・レギュレータ５０７は、正のアナログ基準電圧ＡＶｒｅｆ＋１０４、負のアナログ基準電圧ＡＶｒｅｆ−１０５、およびアナログ電源を受け取り、抵抗がマッチしたＰ基準ＲＥＧＰ５１１、および抵抗がマッチしたＮ基準ＲＥＧＮ５１３を生成している。ＲＥＧＰ５１１およびＲＥＧＮ５１３は、アナログ基準電圧から形成される。ＲＥＧＰ５１１およびＲＥＧＮ５１３は、それぞれスイッチＲ−２Ｒラダー４１６のＰＦＥＴスイッチおよびＮＦＥＴスイッチに対するターン・オン電圧レベルである。ＲＥＧＰ５１１は、ＡＶｒｅｆ＋ −ＲＥＧＰが固定値になるように、ＡＶｒｅｆ＋に対して固定値であることが好ましい。その固定値は、好ましい実施形態では６Ｖであることが好ましい。ＲＥＧＮ５１３はＲ−２Ｒラダー内のＮＦＥＴスイッチに対する調整ゲート電圧レベルである。スイッチ・レギュレータ５０７内のサーボ制御ループが、ＲＯＮ（ＮＦＥＴ）＝ＲＯＮ（ＰＦＥＴ）になるように、ＲＥＧＮの電圧レベルを調整している。
【００４７】
電圧発生器５０９は、ＶＤＤ１０６、ＡＧＮＤ１０７およびＶＳＳ１０８からアナログ電源を受け取り、正の固定生成電圧ＶＰＬ５１６および負の固定生成電圧ＶＭＮ５１７を生成している。ＶＰＬおよびＶＭＮは、図３に関連して既に考察済みである。ＶＰＬ５１６およびＶＭＮ５１７は、適正なスイッチ動作を保証し、かつ、スイッチ降伏電圧ＢＶを避けるための、それぞれスイッチＲ−２Ｒラダー４１６のＰＦＥＴスイッチおよびＮＦＥＴスイッチに対するターン・オフ電圧レベルである。
【００４８】
レベル・シフタ５０５は、ディジタル入力信号の形態のＣＩＮ５０１、ＶＰＬ５１６およびＶＭＮ５１７を受け取り、ＣＩＮ５０１のＣＭＯＳディジタル論理レベルを、それぞれレベル・シフタ出力ＬＳＯＵＴ５１５上にＶＰＬ５１６電圧レベルおよびＶＭＮ５１７電圧レベルを有する論理レベルにシフトしている。ＬＳＯＵＴ５１５上に供給されるＶＰＬ５１６およびＶＭＮ５１７の電圧レベルにより、スイッチ・ドライバ５０８を適切に制御することができる。
【００４９】
スイッチ・ドライバ５０８は、スイッチ制御線ＤＢｎ／ＤＢｐ４０１に関連する容量性負荷（詳細には、スイッチＲ−２ＲラダーのＰＦＥＴスイッチおよびＮＦＥＴスイッチのゲート−ソース容量）から、レベル・シフトされた信号ＬＳＯＵＴ５１５をバッファしている。さらに、スイッチ・ドライバ５０８は、電圧発生器５０９からＶＰＬ５１６およびＶＭＮ５１７を、また、スイッチ・レギュレータ５０７からＲＥＧＰ５１１およびＲＥＧＮ５１３を受け取り、スイッチング動作を適正にし、かつ、スイッチ降伏を回避するために、スイッチＲ−２Ｒラダー１１６内のスイッチをドライブして、ターン・オン・レベルおよびターン・オフ・レベルを適確なレベルにしている。他の回路を使用することもできるが、スイッチ・ドライバ５０８は、上記の他に、スイッチ制御信号のためのブレーク・ビフォア・メーク・タイミング制御を実行している。ブレーク・ビフォア・メークのタイミングを適正にするためには、ＡＶｒｅｆ＋とＡＶｒｅｆ−の間のクローバー電流を避けるために、スイッチＲ−２Ｒラダー４１６のＮＦＥＴスイッチおよびＰＦＥＴスイッチの切り換えを制御しなければならない。
【００５０】
次に図６を参照すると、電圧発生器５０９の概略図が示されている。電圧発生器５０９は、電流源６０２、抵抗６０４、コンデンサ６０６およびバッファ６０７を備え、正の固定生成電圧ＶＰＬ５１６を生成している。電圧発生器５０９は、抵抗６０８、コンデンサ６１０、電流源６１２およびバッファ６１３備え、負の固定生成電圧ＶＭＮ５１７を生成している。電流源６０２および６１２は、正のアナログ電源ＶＤＤ１０６および負のアナログ電源ＶＳＳ１０８の電圧レベルの動作レンジの変動には無関係の定電流源である。抵抗６０４および６０８の抵抗値は、それぞれ約３００ｋΩである。コンデンサ６０６および６１０の容量は、それぞれ約１ｐＦである。電流源６０２は、抵抗６０４と直列に結合され、コンデンサ６０６は、抵抗６０４に並列に結合されている。電流源６１２は、抵抗６０８と直列に結合され、コンデンサ６１０は、抵抗６０８に並列に結合されている。
【００５１】
電流源６０２からの電流はノード６０３で抵抗６０４に流入し、ノード６０３とＡＧＮＤ１０７の両端間に正の電圧を生成している。電流源６１２からの電流は、ノード６０９とＡＧＮＤ１０７の両端間に負の電圧を生成するために、ノード６０９で抵抗６０８から流出し、電流源６１２およびＶＳＳ１０８へ流入している。バッファ６０７および６１３は、それぞれノード６０３および６０９からの電圧をバッファし、ＶＰＬ５１６、ＶＭＮ５１７およびすべての関連負荷上にドライブしている。バッファ６０７および６１３は、それぞれノード６０３および６０９上の電圧と等価の、実質的に固定の電圧レベルを維持している。電流源６０２および６１２は、良く知られているＢＪＴ電流源回路を使用して構成されている。
【００５２】
次に図７を参照すると、例示的ＴＴＬ／ＣＭＯＳ入力受信機５０２の概略図が示されている。ＴＴＬ（トランジスタ−トランジスタ論理回路）、ＣＭＯＳ（相補型金属酸化物半導体）、または他のディジタル入力レベルをＤＡＣの入力ＤＩＮ１０１に供給することができる。ＴＴＬ／ＣＭＯＳ入力受信機５０２は、これらの入力レベルを出力ＣＩＮ５０１上のＣＭＯＳ電圧レベルに変換する。ストレート２進コーディングのための適正なコード極性を有するためには、ＤＩＮ１０１から制御端子上のスイッチ制御信号への変換を行う必要がある。インバータ７０２ｍは、ＣＭＯＳレベルの受け取りをやはり満たすＴＴＬレベル間の中間に入力スイッチ点を有するようにそのＰＦＥＴおよびＮＦＥＴが配分される。
【００５３】
次に図８を参照すると、レベル・シフタ５０５が図示されている。レベル・シフタ５０５は、ＣＩＮ５０１を受け取り、レベル・シフト化出力信号ＬＳＯＵＴ５１５を生成する。ＣＩＮ５０１のビットとして受け取るビットはそれぞれ、出力ＬＳＯＵＴ５１５のビットとしてレベル・シフトされる。レベル・シフティングは、２つの回路にわたって論理的に行われる。第１レベル・シフト回路８０１は、入力論理レベル、通常はディジタルＣＭＯＳ電圧レベルをＶＰＬ５１６およびＤＧＮＤ１０３の電圧レベルにシフトする。第２シフト回路８０２は、第１回路８０１からＶＰＬ５１６およびＤＧＮＤ１０３の電圧レベルを有する論理レベルを受け取り、ＬＳＯＵＴ５１５上で、ＶＰＬ５１６および５１７の電圧レベルを有する論理レベルに電圧をさらにシフトする。第ｍビットを代表例として用いると、ＣＩＮｍ ５０１ｍは、ＮＦＥＴ８１３のゲートに結合するインバータ８１１で反転される信号を有する。本質的に、第１回路８０１は、ＣＩＮｍ ５０１ｍと、インバータ８１１からのその反転信号とを比較し、ＶＰＬ５１６およびＤＧＮＤ１０３の電圧レベルを有する相補的出力を生成する。次いでこの相補的出力は、第２回路８０２で比較され、ＶＰＬ５１６およびＶＭＮ５１７の電圧レベルを有する出力が生成される。第１シフト回路８０１では、ＮＦＥＴ８１２または８１３は、ＣＩＮｍ ５０１ｍに応答して、出力８１４または８１５をＤＧＮＤ１０３にそれぞれステアリングする。交差結合したＰＦＥＴ８１６および８１７は、ＮＦＥＴ８１２または８１３によってどちらもＤＧＮＤ１０３にステアリングされない出力８１４または８１６を、ＶＰＬ５１６の電圧レベルにプルアップする。ＮＦＥＴ８１２および８１３は、論理レベルを反転するために、交差結合したＰＦＥＴ８１６および８１７負荷よりもずっと強い装置である。第１シフト回路８０１の出力８１４および８１５は、ＰＦＥＴ８２０および８２１のゲートで第２シフト回路８０２の入力にそれぞれ結合する。ＰＦＥＴ８２０または８２１は、ノード８２２または８２３をＶＰＬ５１６にステアリングする。交差結合したＮＦＥＴ８２４および８２６は、ＶＰＬ５１６にどちらもステアリングされないノード８２２または８２３をＶＭＮ５１７の電圧レベルにプルダウンする。ＰＦＥＴ８２０および８２１は、論理レベルを反転するために、交差結合したＰＦＥＴ８２４および８２６負荷よりもずっと強い装置である。バッファ８２８は、負荷からノード８２３をバッファリングし、ＬＳＯＵＴｍ ５１５ｍ上にノード８２３の逆の電圧レベルを駆動する。バッファ８２８は、ＶＰＬ５１６とＶＭＮ５１７の電圧レベルの間のＬＳＯＵＴｍを駆動する。出力ＬＳＯＵＴ５１５は、入力ＣＩＮ５０１に対して非反転出力である。
【００５４】
次に図９を参照すると、スイッチ・ドライバ５０８が図示されている。スイッチ・ドライバ５０８は、レベル・シフト化出力ＬＳＯＵＴ５１５の各ビットを受け取り、入力ビットごとにＤＢｎ／ＤＢｐ信号４０１の２つのスイッチ制御信号を生成する。図４を参照しながら説明したように、ＤＢｎ／ＤＢｐ信号４０１は、スイッチＲ−２Ｒラダー４１６中のスイッチのスイッチ制御端子に結合される。スイッチ・ドライバ５０８は、スイッチの容量性負荷と、レベル・シフタ５０５からのスイッチ制御線とをバッファリングし、適正なスイッチ・オペレーションに対する適切な電圧レベルを印加し、さらにスイッチ・タイミングを作成する前に中断を実行する。ＬＳＯＵＴ５１５の各入力ビットに対する各スイッチ・ドライバ対についての概略を図９に示す。第ｍビットが各ビットを代表し、スイッチ・ドライバ対５０８ｍは、同じ非反転出力信号をＤｍＢｐ（４４０＋ｍ）およびＤｍＢｎ（４３０＋ｍ）上に並列に生成するが、スイッチ・タイミングを作成する前に異なるタイミングで中断を実行する１対のバッファである。２つの直列インバータは、ＤｍＢｐ（４４０＋ｍ）に結合したＰＦＥＴスイッチの制御端子を駆動するためのバッファを形成するものであり、ＰＦＥＴ９０１、抵抗器９０２、およびＮＦＥＴ９０３と、ＰＦＥＴ９０４、抵抗器９０５、およびＮＦＥＴ９０６からなり、図９に示すように結合する。この２つの直列インバータは、ＤｍＢｎ（４３０＋ｍ）に結合したＮＦＥＴスイッチの制御端子を駆動するためのバッファを形成するものであり、ＰＦＥＴ９１１、抵抗器９１２、およびＮＦＥＴ９１３と、ＰＦＥＴ９１４、抵抗器９１５、およびＮＦＥＴ９１６からなり、図９に示すように結合する。
【００５５】
Ｒ−２Ｒラダー４１６中のＮＦＥＴスイッチをオンにするために、電圧ＲＥＧＮ５１３が、スイッチ・ドライバ５０８によってＮＦＥＴスイッチのゲートに印加される。ＮＦＥＴスイッチをオフにするために、電圧ＶＭＮ５１７が、スイッチ・ドライバ５０８によってＮＦＥＴスイッチのゲートに印加される。ＰＦＥＴスイッチをオンにするために、電圧ＲＥＧＰ５１１が、スイッチ・ドライバ５０８によってＰＦＥＴスイッチのゲートに印加される。ＰＦＥＴスイッチをオフにするために、電圧ＶＰＬ５１６が、スイッチ・ドライバによってＰＦＥＴスイッチのゲートに印加される。したがって、ＰＦＥＴスイッチを駆動するバッファは、ターンオフ電圧レベルに対する正電源としてＶＰＬ５１６を有し、ターンオン電圧レベルに対する負電源としてＲＥＧＰ５１１を有する。ＮＦＥＴスイッチを駆動するバッファは、ターンオン電圧レベルのために正電源としてＲＥＧＮ５１３を有し、ターンオフ電圧レベルのためにＶＭＮ５１７を負電源として有する。
【００５６】
出力ＤｍＢｐ（４４０＋ｍ）およびＤｍＢｎ（４３０＋ｍ）は、同じスイッチＲ−２Ｒラダー４１６のレグ内のＮＦＥＴおよびＰＦＥＴスイッチをそれぞれ駆動し、クローバ電流を回避するために、制御信号タイミングを作成する前に中断する。タイミング制御を作成する前の中断は１対の片側遅延である。タイミング制御を作成する前の中断により、ＰＦＥＴスイッチを駆動するバッファのプルダウンを遅延し、ＮＦＥＴスイッチを駆動するバッファのプルアップを遅延することで片側遅延が行われる。各スイッチ・ドライバ対５０８ｍでは、抵抗器９０２および９０５は、ノード９０７およびＤｍＢｐ（４４０＋ｍ）上の容量性負荷と共に、出力ＤｍＢｐ（４４０＋ｍ）を駆動するバッファが弱いプルダウンを有するようにし、低論理レベルへの出力の移行を遅延する。各スイッチ・ドライバ対５０８ｍでは、抵抗器９１２および９１５は、ノード９１７およびＤｍＢｎ（４３０＋ｍ）上の容量性負荷と共に、出力ＤｍＢｎ（４３０＋ｍ）を駆動するバッファが弱いプルアップを有するようにし、高論理レベルへの出力の移行を遅延する。
【００５７】
次に図１０を参照すると、第ｍビットに対してタイミングを作成する前に中断する信号のタイミング図が示されている。図１０に示されているように、ＤｍＢｐ（４４０＋ｍ）は、ＲＥＧＰ５１１の論理低レベルと、ＶＰＬ５１６の論理高レベルとを有する。ＤｍＢｎ（４３０＋ｍ）は、ＶＭＮ５１７の論理低レベルと、ＲＥＧＮ５１３の論理高レベルとを有する。時間１０２０、１０２１、および１０２６でスイッチ・ドライバ対５０８ｍへの入力ＬＳＯＵＴｍ ５１５ｍの状態が変化することが図１０に示されている。ＬＳＯＵＴｍ ５１５ｍの状態が変化するとき、スイッチ・ドライバ対５０８ｍは、出力ＤｍＢｐ（４４０＋ｍ）およびＤｍＢｎ（４３０＋ｍ）の状態を変化させる。時間１０２０および１０２１で、ＬＳＯＵＴｍ ５１５は論理的に高となり、ＰＦＥＴスイッチをＯＦＦにし、ＮＦＥＴスイッチをオンにする。ＮＦＥＴスイッチがＤｍＢｎ（４３０＋ｍ）の立ち上がり１０２４および１０２５でオンとなる前に、ＤｍＢｐ（４４０＋ｍ）の立ち上がり１０２２および１０２３で、ＰＦＥＴスイッチがまずＯＦＦとなる。時間１０２６では、ＬＳＯＵＴｍ ５１５ｍは論理的に低となり、ＮＦＥＴスイッチをＯＦＦにし、ＰＦＥＴスイッチをオンにする。ＰＦＥＴスイッチがＤｍＢｐ（４４０＋ｍ）の立ち上がり１０２８でオンとなる前に、ＤｍＢｎ（４３０＋ｍ）の立ち下がり１０２７で、ＮＦＥＴスイッチがＯＦＦとなる。
【００５８】
次に図１１を参照すると、スイッチ・レギュレータ５０７の概略図が示されている。ＡＶｒｅｆ＋ − ＲＥＧＰが固定値となるように、ＲＥＧＰ５１１はＡＶｒｅｆ＋に対して固定電圧であることが好ましい。この固定値は、好ましい実施形態では６ボルトであることが好ましい。ＲＥＧＮ５１３は、Ｒ−２Ｒラダー中のＮＦＥＴスイッチに関するゲート電圧レベルに調節される。スイッチ・レギュレータ５０７中のサーボ制御ループは、ＲＯＮ（ＮＦＥＴ）＝ＲＯＮ（ＰＦＥＴ）となるようにＲＥＧＮの電圧レベルを調節する。
【００５９】
スイッチ・レギュレータ５０７は、２重差動演算増幅器（ＤＤＡ）１１０２、ＰＦＥＴ１１０４、第１抵抗器１１０６、第２抵抗器１１０７、ＮＦＥＴ１１１０、電圧ジェネレータ１１１２、第１バッファ１１１４、および第２バッファ１１１５を含む。スイッチ抵抗マッチングに関して、スイッチ・レギュレータ５０７は、ＰＦＥＴスイッチ１１０４の抵抗とＮＦＥＴスイッチ１１１０とを比較し、Ｒ−２Ｒラダー４１６内のＰＦＥＴスイッチおよびＮＦＥＴスイッチの抵抗をそれぞれモデリングする。スイッチ・レギュレータ５０７によって生成されるＲＥＧＰ５１１およびＲＥＧＮ５１３がそれぞれスイッチＲ−２Ｒラダー４１６のＰＦＥＴおよびＮＦＥＴに関する電圧レベルをオンにすることを想起されたい。電圧ジェネレータ１１１２のために、ＲＥＧＰ５１１は、Ｒ−２ＲラダーのＰＦＥＴスイッチのオン抵抗が固定となるように、Ｒ−２ＲラダーのＰＦＥＴスイッチに関する一定のゲート−ソース電圧レベルを形成する。ＲＥＧＰ５１１の形成は、ＡＶｒｅｆ＋ １０４に関する広範囲の値に対してＰＦＥＴスイッチでの抵抗の広範囲の変動をなくする点で重要である。スイッチＲ−２Ｒラダー中のＮＦＥＴスイッチのオン抵抗は、ＲＥＧＮ５１３電圧の変動を通じてＰＦＥＴスイッチのオン抵抗にマッチするように調節される。ＲＥＧＮ５１３電圧は、スイッチ抵抗マッチ回路５０７中のサーボ制御ループを介して連続的に更新される。ＲＥＧＰ５１１の形成は、ＰＦＥＴスイッチの変動性を低減し、ＡＶｒｅｆ− １０５を切り替えるＮＦＥＴスイッチの抵抗の変動を低減する。加えて、従来技術のラダー中のＮＦＥＴ２３６〜２３９は、スイッチ破壊を回避し、抵抗をマッチさせるために必要なＲＥＧＮ５１３に関する値の範囲を最小にするために、スイッチＲ−２Ｒラダーからなくすることが好ましい。スイッチ・レギュレータ５０７は、ＰＦＥＴスイッチ１１０４の抵抗がＮＦＥＴスイッチ１１１０の抵抗に等しくなるまで、ＮＦＥＴに関するゲート電圧レベル（ＲＥＧＮ）をサーボ制御し、Ｒ−２Ｒラダー４１６内のＰＦＥＴスイッチおよびＮＦＥＴスイッチの抵抗をそれぞれモデリングする。スイッチ・ドライバ回路５０８中のＰＦＥＴの降伏電圧を超えてＲＥＧＮ５１３の電圧レベルをサーボ制御しないようにするために、ＲＥＧＮ５１３は、ＶＰＬにクランプされる。
【００６０】
正および負のスイッチオン電圧レベルの形成に関して、スイッチ・レギュレータ５０７は電圧ジェネレータ１１１２を含み、電圧ジェネレータ１１１２は、６ボルト〜６．５ボルトの範囲にある実質上固定の電圧ＶＲＥＦＳＨＩＦＴを生成することが好ましい。電圧ジェネレータ１１１２は、図６のＶＰＬ５１６に関して使用される電流源、抵抗器、およびコンデンサから同様に構築される。電圧ジェネレータ１１１２により、電圧オンノード１１１３がＡＶｒｅｆ＋ １０４の電圧レベル未満となり、ＲＥＧＰ５１１を生成するためのＡＶｒｅｆ＋の電圧レベルを低減し、スイッチＲ−２Ｒラダー中のＰＦＥＴスイッチをオンにするための十分な電圧レベルを提供することが保証される。
【００６１】
バッファ１１１４および１１１５は、ノード１１１３および１１１１からのそれぞれＲＥＧＰ５１１およびＲＥＧＮ５１３に対する負荷をバッファリングする。バッファ１１１４は、その出力ＲＥＧＰ５１１上で、実質上ノード１１１３上の電圧レベルに類似の電圧レベルを提供する。したがって、ＡＶｒｅｆ＋ １０４が上下するときに、ＶＲＥＦＳＨＩＦＴによって減少するＲＥＧＰ５１１に対する電圧は、ＡＶｒｅｆ＋ １０４の変動に追従する。バッファ１１１５は、その出力ＲＥＧＮ５１３上で、ノード１１１１上の電圧レベルと類似の電圧レベルを提供する。ノード１１１１上の電圧レベルは、ＮＦＥＴ１１１０のゲート−ソース電圧と、ＡＶｒｅｆ− １０５の電圧レベルの関数である。したがって、ＲＥＧＮ５１３の電圧レベルは、ＡＶｒｅｆ− １０５の電圧レベルにまず応答する。
【００６２】
ノード１１１３および１１１１は、それぞれ相対的に高いインピーダンスであるので、ダイオード・クランプ（図示せず）が、バッファ１１１４および１１１５への入力に提供される。ノード１１１３でのダイオード・クランプは、ＲＥＧＰ５１１がＶＭＮ５１７の電圧レベル未満にならないように、ＶＭＮ５１７の電圧レベル、好ましい実施形態では負の４．５ボルトでクランプする。これにより、ゲート−ソース降伏電圧またはＰＦＥＴスイッチのスイッチ降伏電圧を超えることが回避される。ノード１１１１でのダイオード・クランプは、ＲＥＧＮ５１３がＶＰＬ５１６の電圧レベルを超えないように、ＶＰＬ５１６の電圧レベル、好ましい実施形態では正の６．５ボルトでクランプする。これにより、ゲート−ソース降伏電圧またはＮＦＥＴスイッチのスイッチ降伏電圧を超えることが回避される。
【００６３】
２重差動演算増幅器（ＤＤＡ）１１０２は、Ｎ−入力端子にＡＶｒｅｆ− １０５を有し、Ｎ＋入力端子にノード１１０８入力を有し、Ｐ−入力端子にノード１１０５入力を有し、Ｐ＋入力端子にＡＶｒｅｆ＋ １０４入力を有する。ＤＤＡ１１０２は、Ｐ＋入力端子とＰ−入力端子間の電位差と、Ｎ＋入力端子とＮ−入力端子間の電位差とを判定し、これら２つの電位差を互いに比較する。ドレイン−ソース電圧が高いことは、それぞれのスイッチに関する抵抗レベルが高いことを示す。ＮＦＥＴ１１１０がＰＦＥＴ１１０４よりも高い抵抗を有すると判定される場合、ＤＤＡ１１０２からの出力１１１１が増加して、ＮＦＥＴ１１１０間のゲート−ソース電圧が増加し、それによってその抵抗が減少する。ＰＦＥＴ１１０４の抵抗がＮＦＥＴ１１１０の抵抗よりも高いと判定される場合、ＤＤＡ１１０２の出力１１１１が減少し、それによってＮＦＥＴ１１１０に印加されるゲート−ソース電圧が減少し、ＰＦＥＴ１１０４の抵抗にマッチするようにその抵抗が増加する。ＮＦＥＴ１１１０のゲート−ソース電圧の増加または減少により、ＲＥＧＮ５１３の電圧レベルがそれぞれ増加または減少する。したがって、ＲＥＧＮ５１３の電圧レベルは、第２にマッチング・スイッチ抵抗に応答する。
【００６４】
以上、高電圧ディジタル−アナログ変換器で低電圧ＣＭＯＳスイッチを切り替えるための方法および装置に関する本発明の好ましい実施形態を説明した。本発明を特定の実施形態で説明したが、本発明はそのような実施形態によって制限されるように構築されるべきではなく、頭記の特許請求の範囲に従って構築されるべきである。
【図面の簡単な説明】
【図１】 従来技術によるディジタル／アナログ変換器の構成図である。
【図２】 アナログ電圧出力を提供するために反転された、従来技術による４ビット・スイッチＲ−２Ｒラダーの概略図である。
【図３】 適切な動作を保証するためにオーバ動作および生成動作する本発明の電圧レンジのチャートである。
【図４Ａ】 本発明のためのアナログ電圧出力を提供するために反転されたｍビット・スイッチＲ−２Ｒラダーの第１の概略図である。
【図４Ｂ】 本発明のためのアナログ電圧出力を提供するために反転されたｍビット・スイッチＲ−２Ｒラダーの第２の概略図である。
【図５】 本発明によるスイッチ・コントローラの構成図である。
【図６】 本発明による電圧発生器の概略図である。
【図７】 本発明のためのＴＴＬ／ＣＭＯＳ入力レシーバの例示的概略図である。
【図８】 本発明によるレベル・シフタの概略図である。
【図９】 本発明によるスイッチ・ドライバの概略図である。
【図１０】 図９のスイッチ・ドライバによって生成されるブレーク・ビフォア・メーク・タイミング信号のタイミング図である。
【図１１】 本発明によるスイッチ抵抗マッチング回路の概略図である。
Claims (6)
- ディジタル入力信号と、アナログ基準電圧レンジを受け取るスイッチを制御するための電源電圧レンジとを受け取るスイッチ・コントローラであって、前記電源電圧レンジを前記スイッチのスイッチ降伏電圧に等しくするか、または前記降伏電圧を超えることができ、前記スイッチ・コントローラは、
前記電源電圧レンジを受け取るためのスイッチＯＦＦ電圧発生器であって、前記スイッチＯＦＦ電圧発生器が、正のアナログ基準電圧より大きい正の生成ＯＦＦ電圧、および負のアナログ基準電圧より小さい負の生成ＯＦＦ電圧を生成し、前記正の生成ＯＦＦ電圧と前記負の生成ＯＦＦ電圧の間の電圧レンジが、前記スイッチ降伏電圧より小さいスイッチＯＦＦ電圧発生器と、
前記電源電圧レンジおよび前記アナログ基準電圧レンジを受け取るスイッチＯＮ電圧発生器であって、前記スイッチＯＮ電圧発生器は、予め定められた電圧によって、前記正のアナログ基準電圧より小さい正のＯＮ電圧を形成し、かつ、可変電圧によって、前記負のアナログ基準電圧より大きい負のＯＮ電圧を形成するスイッチＯＮ電圧発生器と、
前記正および負のＯＮ電圧を受け取るための前記スイッチＯＮ電圧発生器、および前記正および負の生成ＯＦＦ電圧を受け取るための前記スイッチＯＦＦ電圧発生器に結合された複数のスイッチ・ドライバ対であって、前記複数のスイッチ・ドライバ対が、前記ディジタル入力信号を、前記正のＯＮ電圧および前記正の生成ＯＦＦ電圧、または前記負のＯＮ電圧および前記負の生成ＯＦＦ電圧に変換し、かつ、それらを前記ディジタル入力信号に応じて前記スイッチのスイッチ制御端子に結合する複数のスイッチ・ドライバ対と
を備え、前記スイッチの前記スイッチ降伏電圧に等しくなることなく、あるいは前記降伏電圧を超えることなく前記スイッチを制御するスイッチ・コントローラ。 - アナログ基準電圧レンジと、スイッチ降伏電圧に等しいかあるいは前記降伏電圧を超える電源電圧レンジとを受け取るディジタル／アナログ変換器（ＤＡＣ）であって、前記ＤＡＣは、ディジタル入力レベルを有するディジタル入力信号を、前記アナログ基準電圧レンジ内のアナログ電圧信号の電圧レベルに変換し、
ディジタル入力レベルを有する前記ディジタル入力信号を受け取る複数のディジタル入力端子、前記アナログ電圧信号の電圧レベルを出力するアナログ出力端子、および、正のアナログ基準電圧より大きい正の電源電圧および負のアナログ基準電圧より小さい負の電源電圧をそれぞれ受け取る正および負の電源端子と、
前記アナログ出力端子に結合され、スイッチおよび前記ディジタル入力信号に応じて前記アナログ電圧信号の電圧レベルを前記アナログ出力端子上に生成するＲ−２Ｒ抵抗ラダーを有するスイッチＲ−２Ｒラダーであって、前記スイッチの各々が前記スイッチ降伏電圧、第１のスイッチＯＦＦおよび第１のスイッチＯＮ電圧レベルまたは第２のスイッチＯＦＦおよび第２のスイッチＯＮ電圧レベルを有し、前記スイッチＲ−２Ｒラダーが前記正および負のアナログ基準電圧、および複数のスイッチ制御信号を受け取り、前記スイッチ制御信号の各々が前記スイッチの１つの制御端子に結合されたスイッチＲ−２Ｒラダーと、
前記正のアナログ基準電圧より大きい前記正の電源電圧および前記負のアナログ基準電圧より小さい前記負の電源電圧を受け取る前記正および負の電源端子に結合された電圧発生器であって、スイッチ降伏を回避し、前記第１のスイッチＯＦＦ電圧レベルを提供するための、前記正のアナログ基準電圧より大きく、かつ、前記正の電源電圧より小さい実質的に固定の正の生成ＯＦＦ電圧を生成し、さらに、前記スイッチ降伏を回避し、前記第２のスイッチＯＦＦ電圧レベルを提供するための、前記負のアナログ基準電圧より小さく、かつ、前記負の電源電圧より大きい実質的に固定の負の生成ＯＦＦ電圧を生成する電圧発生器と、
ディジタル入力レベルを有する前記ディジタル入力信号および前記実質的に固定の正および負の生成ＯＦＦ電圧を受け取る前記複数のディジタル入力端子および前記電圧発生器に結合され、さらに、前記複数のスイッチ制御信号を生成する前記スイッチＲ−２Ｒラダーの各スイッチの各制御端子に結合されたスイッチ・コントローラであって、前記負のアナログ基準電圧に応じて、前記スイッチ降伏を回避し、かつ、前記第２のスイッチＯＮ電圧レベルを提供する負のＯＮ電圧を形成し、さらに、前記正のアナログ基準電圧に応じて、前記スイッチ降伏を回避し、かつ、前記第１のスイッチＯＮ電圧レベルを提供する正のＯＮ電圧を形成し、前記ディジタル入力信号、前記正および負の生成ＯＦＦ電圧、および前記正および負のアナログ基準電圧に応じて、第１および第２のスイッチＯＮおよびＯＦＦ電圧レベルを有する前記複数のスイッチ制御信号を生成し、それによりスイッチ降伏が回避され、前記第１および第２のスイッチＯＦＦ電圧レベル、および前記第１および第２のスイッチＯＮ電圧レベルが、前記複数のスイッチ制御信号に結合されるスイッチ・コントローラと
を備えるディジタル／アナログ変換器（ＤＡＣ）。 - 電源電圧レンジ以下のスイッチ降伏電圧を有し、ディジタル入力信号レベルを有するディジタル入力信号をアナログ出力信号に変換するディジタル／アナログ変換器内のスイッチを切り換える方法であって、
ａ）前記ディジタル入力信号に応じて前記アナログ出力信号を生成するスイッチを有し、前記各スイッチがスイッチ制御端子および前記スイッチ降伏電圧を有するスイッチＲ−２Ｒラダーを提供するステップと、
ｂ）前記スイッチ降伏以上の電源電圧レンジを有する正の電源および負の電源を受け取るステップと、
ｃ）正のアナログ基準電圧と負のアナログ基準電圧の間のレンジが前記スイッチ降伏電圧より小さい、前記正のアナログ基準電圧および前記負のアナログ基準電圧を受け取るステップと、
ｄ）正の生成ＯＦＦ電圧と負の生成ＯＦＦ電圧の間の電圧レンジが前記スイッチ降伏電圧より小さい、前記正のアナログ基準電圧より大きい実質的に固定の前記正の生成ＯＦＦ電圧、および前記負のアナログ基準電圧より小さい実質的に固定の前記負の生成ＯＦＦ電圧を生成するステップと、
ｅ）前記正のアナログ基準電圧および前記負のアナログ基準電圧に応じて、それぞれ正のＯＮ電圧および負のＯＮ電圧を形成するステップであって、前記正のＯＮ電圧は、所定の電圧レベルだけ前記正のアナログ基準電圧より小さく、また、前記負のＯＮ電圧は、可変電圧レベルだけ前記負のアナログ基準電圧より大きい、正のＯＮ電圧および負のＯＮ電圧を形成するステップと、
ｆ）ディジタル入力信号レベルを有する前記ディジタル入力信号を受け取り、シフトされたディジタル入力信号を生成するために、ハイ論理レベル入力またはロー論理レベル入力に対して前記ディジタル入力信号の電圧レベルを前記正および負の生成ＯＦＦ電圧レベルにシフトするステップと、
ｇ）ディジタル／アナログ変換器内のスイッチを切り換え、前記スイッチ降伏電圧を回避するために、前記正または負の生成ＯＦＦ電圧をスイッチ制御端子に結合し、かつ、前記正または負のＯＮ電圧をスイッチ制御端子に結合するステップと
を含む、ディジタル／アナログ変換器内のスイッチを切り換える方法。 - スイッチ降伏電圧を超えるディジタル／アナログ変換器内のアナログ出力信号レンジを提供する方法であって、前記ディジタル／アナログ変換器は、ディジタル入力信号レベルを有するディジタル入力信号を前記アナログ出力信号に変換し、前記方法は、
ａ）前記ディジタル入力信号に応じて中間アナログ出力信号を生成するためのスイッチを有し、前記各スイッチがスイッチ制御端子および前記スイッチ降伏電圧を有するスイッチＲ−２Ｒラダーを提供するステップと、
ｂ）前記スイッチＲ−２Ｒラダーに結合された、利得が１より大きい増幅器を提供するステップと、
ｃ）前記スイッチＲ−２Ｒラダーが、前記ディジタル入力信号に応じて前記中間アナログ出力信号を生成し、かつ、
ｄ）前記増幅器が１より大きな増幅度を用いて前記中間アナログ出力信号を増幅し、この増幅された中間アナログ出力信号は、前記スイッチＲ−２Ｒラダーのスイッチの降伏電圧を超えるレンジを有する前記アナログ出力信号にするステップと
を含む、ディジタル／アナログ変換器内のアナログ出力信号レンジを提供する方法。 - スイッチ降伏電圧を超えるディジタル／アナログ変換器内のアナログ出力信号レンジを提供する方法であって、前記ディジタル／アナログ変換器は、ディジタル入力信号レベルを有するディジタル入力信号を前記アナログ出力信号に変換し、前記方法は、
ａ）前記ディジタル入力信号に応じて中間アナログ出力信号を生成するためのスイッチを有し、前記各スイッチがスイッチ制御端子および前記スイッチ降伏電圧を有するスイッチＲ−２Ｒラダーを提供するステップと、
ｂ）前記スイッチＲ−２Ｒラダーに結合された、利得が１より大きい増幅器を提供するステップと、
ｃ）前記スイッチＲ−２Ｒラダーが、前記ディジタル入力信号に応じて前記中間アナログ出力信号を生成し、かつ、前記増幅器が前記中間アナログ出力信号を受け取り、受け取った前記中間アナログ出力信号を１より大きい利得で、前記スイッチ降伏電圧を超えるレンジを有する前記アナログ出力信号に増幅するステップと、
ｄ）前記スイッチＲ−２Ｒラダー内のスイッチを制御するためのスイッチ・コントローラを提供するステップと、から構成され、
前記スイッチ・コントローラは、
ｉ）正のアナログ基準電圧と負のアナログ基準電圧の間のレンジが前記スイッチ降伏電圧より小さい、前記正のアナログ基準電圧および前記負のアナログ基準電圧を受け取り、
ｉｉ）正の生成ＯＦＦ電圧と負の生成ＯＦＦ電圧の間の電圧レンジが前記スイッチ降伏電圧より小さい、前記正のアナログ基準電圧より大きい実質的に固定の前記正の生成ＯＦＦ電圧、および前記負のアナログ基準電圧より小さい実質的に固定の前記負の生成ＯＦＦ電圧を生成し、
ｉｉｉ）前記正のアナログ基準電圧および前記負のアナログ基準電圧に応じて、それぞれ正のＯＮ電圧および負のＯＮ電圧を形成するステップであって、前記正のＯＮ電圧は、所定の電圧レベルだけ前記正のアナログ基準電圧より小さく、また、前記負のＯＮ電圧は、可変電圧レベルだけ前記負のアナログ基準電圧より大きい、正のＯＮ電圧および負のＯＮ電圧を形成し、
ｉｖ）ディジタル入力信号レベルを有する前記ディジタル入力信号を受け取り、シフトされたディジタル入力信号を生成するために、ハイ論理レベル入力またはロー論理レベル入力に対して前記ディジタル入力信号の電圧レベルを前記正および負の生成ＯＦＦ電圧レベルにシフトし、更に
ｖ）ディジタル／アナログ変換器内のスイッチを切り換え、前記スイッチ降伏電圧を回避するために、前記正または負の生成ＯＦＦ電圧をスイッチ制御端子に結合し、かつ、前記正または負のＯＮ電圧をスイッチ制御端子に結合する機能を有することを特徴とするディジタル／アナログ出力信号レンジを提供する方法。 - ディジテル入力信号レベルを有するディジタル入力信号をスイッチ降伏電圧を超えた電圧を有するアナログ出力信号に変換する方法であって、この方法は、
スイッチ降伏電圧を超える高電圧供給レベルをスイッチ降伏電圧を超えない安全制御電圧レベルにまでレベルをシフトするステップと、
ディジタル入力信号に応答して中間アナログ出力信号を発生するように、上記安全制御電圧レベルを使用してスイッチ降伏電圧を有するスイッチＲ−２Ｒラダー内のスイッチ群を切換えるステップと、
スイッチＲ−２Ｒラダー内のスイッチ群のスイッチ降伏電圧を超える電圧を有するアナログ出力信号を発生するために、１以上の増幅度で前記中間アナログ出力信号を増幅するステップと
から構成されることを特徴とする方法。
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