JP4456129B2 - 半導体装置および液晶表示装置および電子機器 - Google Patents
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Description
2以上のトランジスタが直列に接続されたm組(mは2以上の整数)の第1乃至第mのトランジスタ列を有し、上記第1乃至第mのトランジスタ列の夫々のトランジスタ数が同一かまたは異なり、上記第1乃至第mのトランジスタ列の一端が第1出力ノードに夫々接続され、上記第1乃至第mのトランジスタ列の他端が第2出力ノードに夫々接続された回路ブロックを備え、
上記第1乃至第mのトランジスタ列の上記トランジスタの制御入力端子および上記中間ノード接続用のトランジスタの制御入力端子に、上記第1乃至第mのトランジスタ列の全ての上記トランジスタと上記中間ノード接続用のトランジスタを同時にオン状態またはオフ状態にするための制御信号が入力されることを特徴とする。
上記回路ブロックは、
上記第1乃至第mのトランジスタ列の夫々のトランジスタ数が同一のn個(2以上の整数)であり、
上記第1乃至第mのトランジスタ列の一端から順に第1乃至第(n−1)の中間ノードを夫々有し、
上記第i(i=1〜m−1)のトランジスタ列の第j(j=1〜n−1)中間ノードと第i+1のトランジスタ列の第j中間ノードの各々を(n−1)×(m−1)個の上記中間ノード接続用のトランジスタで接続した。
上記回路ブロックは、
2個のトランジスタが直列に接続された上記第1乃至第mのトランジスタ列を有し、
上記第i(i=1〜m−1)のトランジスタ列の中間ノードと第i+1のトランジスタ列の中間ノードの各々を(m−1)個の上記中間ノード接続用のトランジスタで接続した。
上記回路ブロックは、
3個のトランジスタが直列に接続された上記第1乃至第3のトランジスタ列を有し、
上記第1乃至第3のトランジスタ列の一端から順に第1および第2の中間ノードを夫々有し、
上記第1のトランジスタ列の上記第1中間ノードと上記第2のトランジスタ列の上記第1中間ノードを上記中間ノード接続用のトランジスタで接続し、
上記第1のトランジスタ列の上記第2中間ノードと上記第2のトランジスタ列の上記第2中間ノードを上記中間ノード接続用のトランジスタで接続し、
上記第2のトランジスタ列の上記第1中間ノードと上記第3のトランジスタ列の上記第1中間ノードを上記中間ノード接続用のトランジスタで接続し、
上記第2のトランジスタ列の上記第2中間ノードと上記第3のトランジスタ列の上記第2中間ノードを上記中間ノード接続用のトランジスタで接続した。
上記のいずれか1つの半導体装置を用いた液晶表示装置であって、
上記半導体装置の上記第1出力ノードまたは上記第2出力ノードに画素を接続したことを特徴とする。
図1は、この発明の第1実施形態の半導体装置を示す図である。この半導体装置は、図1に示すように、2個のNチャネル型トランジスタ100,101が直列に接続された第1のトランジスタ列と、2個のNチャネル型トランジスタ102,103が直列に接続された第2のトランジスタ列とを有し、第1,第2のトランジスタ列の一端を第1出力ノードO1に夫々接続し、第1,第2のトランジスタ列の他端を第2出力ノードO2に夫々接続して、第1,第2のトランジスタ列を並列に接続している。また、第1のトランジスタ列のNチャネル型トランジスタ102,103間の中間ノードM1と、第2のトランジスタ列のNチャネル型トランジスタ102,103間の中間ノードM2をNチャネル型トランジスタ104により接続している。上記Nチャネル型トランジスタ104が中間ノード接続用のトランジスタである。このNチャネル型トランジスタ100〜104で1つの回路ブロックを構成している。この発明では、このような構成の回路ブロックをトランスファゲートとして用いる。
ε0=1−(1−e)・(1−p)
であり、e=p=1%とすると、
ε0=1.99%
となってしまう。
ε1e=(1−e)(1−(1−e)2)2+e(1−(1−e2)2)
であり、トランジスタ群で構成される回路ブロックとしてのオフ電流不良率ε1pは、
ε1p=p(1−(1−p)2)2+(1−p)(1−(1−p2)2)
となる。e=p=1%とすると、
ε1e=ε1p≒0.0202%
となり、トランジスタ1個で動作させる場合に比べて、不良率は少なくとも約100分の1となる。
ε2e=(1−(1−e)2)2
ε2p=1−(1−p2)2
となって、e=p=1%とすると、
ε2e≒0.0396%
ε2p≒0.0200%
となって、トランジスタをオンする場合の不良率が約2倍高くなってしまう。しかしながら、この図2に示す半導体装置の構成においても、回路ブロックの不良率を低く抑えることができる。
ε3e=1−(1−e2)2
ε3p=(1−(1−p)2)2
となって、e=p=1%とすると、
ε2e≒0.0200%
ε2p≒0.0396%
となって、トランジスタをオフする場合の不良率が約2倍高くなってしまう。しかしながら、この図3に示す半導体装置の構成においても、回路ブロックの不良率を低く抑えることができる。
図4は、この発明の第2実施形態の半導体装置を示す図である。この半導体装置は、図4に示すように、3個のNチャネル型トランジスタ400〜402が直列に接続された第1のトランジスタ列と、3個のNチャネル型トランジスタ403〜405が直列に接続された第2のトランジスタ列と、3個のNチャネル型トランジスタ406〜408が直列に接続された第3のトランジスタ列とを有し、第1〜第3のトランジスタ列の一端を第1出力ノードO1に夫々接続し、第1〜第3のトランジスタ列の他端を第2出力ノードO2に夫々接続して、第1〜第3のトランジスタ列を並列に接続している。
ε4e=(1−e)(1−(1−e) 3 ) 3 +e(1−(1−e 3 ) 3 )
であり、全てのNチャネル型トランジスタ400〜412をオフ状態とする場合、このトランジスタ群で構成される回路ブロックとしてのオフ電流不良率ε4pは、
ε4p=p(1−(1−p) 3 ) 3 +(1−p)(1−(1−p 3 ) 3 )
となる。e=p=1%とすると、
ε4e=ε4p≒0.00259%
となり、トランジスタ1個で動作させる場合に比べて、不良率は少なくとも約760分の1となる。
ε5e=(1−(1−e)3)3
ε5p=1−(1−p3)3
となって、e=p=1%とすると、
ε5e≒0.00262%
ε5p≒0.00030%
となって、トランジスタをオンする場合の不良率が高くなってしまう。しかしながら、この図5に示す半導体装置の構成においても、回路ブロックの不良率を低く抑えることができる。
ε6e=1−(1−e3)3
ε6p=(1−(1−p)3)3
となって、e=p=1%とすると、
ε2e≒0.00030%
ε2p≒0.00262%
となって、トランジスタをオフする場合の不良率が約9倍高くなってしまう。しかしながら、この図6に示す半導体装置の構成においても、回路ブロックの不良率を低く抑えることができる。
図7は、この発明の第3実施形態の半導体装置を示す図である。この半導体装置は、図7に示すように、n個(nは2以上の整数)のNチャネル型トランジスタ111〜11nが直列に接続された第1のトランジスタ列と、n個のNチャネル型トランジスタ121〜12nが直列に接続された第2のトランジスタ列と、…n個のNチャネル型トランジスタ1m1〜1mnが直列に接続された第m(mは2以上の整数)のトランジスタ列とを有し、第1〜第mのトランジスタ列の一端を第1出力ノードO1に夫々接続し、第1〜第mのトランジスタ列の他端を第2出力ノードO2に夫々接続して、第1〜第mのトランジスタ列を並列に接続している。
図9は、この発明の第4実施形態の半導体装置を示す図である。この半導体装置は、図8と同様のPチャネル型のトランジスタを用いた第1の回路ブロック900の第2出力ノードO2と、図1と同様のNチャネル型のトランジスタを用いた第2の回路ブロック901の第1出力ノードO1を接続している。さらに、第1の回路ブロック900第1出力ノードO1に電源を接続し、第2の回路ブロック901の第2出力ノードO2にGNDを接続している。そして、第1,第2の回路ブロック900,901のゲートを1つの入力とすることで、第1,第2の回路ブロック900,901により、第2の回路ブロック901の第1出力ノードO1から入力信号を判定した信号を出力するインバータを構成している。
図10は、この発明の第5実施形態の半導体装置を示す図である。この半導体装置は、図10に示すように、図8と同様のPチャネル型のトランジスタを用いた2つの回路ブロック900A,900Bと、図1と同様のNチャネル型のトランジスタを用いた2つの回路ブロック901A,901Bとを有している。1番目の回路ブロック900Aの第2出力ノードO2と1番目の回路ブロック901Aの第1出力ノードO1を接続し、その1番目の回路ブロック901Aの第2出力ノードO2と2番目の回路ブロック901Bの第1出力ノードO1と接続している。上記1番目の回路ブロック900Aの第2出力ノードO2と2番目の回路ブロック900Bの第2出力ノードO2を接続して、この第2出力ノードO2から出力する。さらに、2つの回路ブロック900A,900Bの各々の第1出力ノードO1に電源を接続し、2番目の回路ブロック901Bの第2出力ノードO2にGNDを接続している。そして、1番目の回路ブロック900AのPチャネル型のトランジスタと1番目の回路ブロック901AのNチャネル型のトランジスタのゲートを1つの入力Aとする一方、2番目の回路ブロック900BのPチャネル型のトランジスタと2番目の回路ブロック901BのNチャネル型のトランジスタのゲートを1つの入力Bとすることで、NAND(否定論理積)回路を構成している。
図11は比較例である液晶表示装置を示すブロック図を示し、図12は、この発明の第6実施形態の電子機器の一例としての液晶表示装置を示すブロック図を示している。図12の液晶表示装置では、この発明の半導体装置としての回路ブロック1200を備え、これをTFTとして用いている。
800〜8004…Pチャネル型トランジスタ
900A,900B…第1の回路ブロック
901A,901B…第2の回路ブロック
1100…TFT
1101…液晶の画素
1102…付加容量
1103…ゲートドライバ
1104…ソースドライバ
1200…回路ブロック
Claims (11)
- 2以上のトランジスタが直列に接続されたm組(mは2以上の整数)の第1乃至第mのトランジスタ列を有し、上記第1乃至第mのトランジスタ列の夫々のトランジスタ数が同一かまたは異なり、上記第1乃至第mのトランジスタ列の一端が第1出力ノードに夫々接続され、上記第1乃至第mのトランジスタ列の他端が第2出力ノードに夫々接続された回路ブロックを備え、
上記回路ブロックは、上記第1乃至第mのトランジスタ列の中間ノードのうちの少なくとも2つの中間ノードでかつ異なる上記トランジスタ列の中間ノードを接続する中間ノード接続用のトランジスタを有し、
上記第1乃至第mのトランジスタ列の上記トランジスタの制御入力端子および上記中間ノード接続用のトランジスタの制御入力端子に、上記第1乃至第mのトランジスタ列の全ての上記トランジスタと上記中間ノード接続用のトランジスタを同時にオン状態またはオフ状態にするための制御信号が入力されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記回路ブロックは、
上記第1乃至第mのトランジスタ列の夫々のトランジスタ数が同一のn個(2以上の整数)であり、
上記第1乃至第mのトランジスタ列の一端から順に第1乃至第(n−1)の中間ノードを夫々有し、
上記第i(i=1〜m−1)のトランジスタ列の第j(j=1〜n−1)中間ノードと第i+1のトランジスタ列の第j中間ノードの各々を(n−1)×(m−1)個の上記中間ノード接続用のトランジスタで接続したことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記回路ブロックは、
2個のトランジスタが直列に接続された上記第1乃至第mのトランジスタ列を有し、
上記第i(i=1〜m−1)のトランジスタ列の中間ノードと第i+1のトランジスタ列の中間ノードの各々を(m−1)個の上記中間ノード接続用のトランジスタで接続したことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記回路ブロックは、
3個のトランジスタが直列に接続された上記第1乃至第3のトランジスタ列を有し、
上記第1乃至第3のトランジスタ列の一端から順に第1および第2の中間ノードを夫々有し、
上記第1のトランジスタ列の上記第1中間ノードと上記第2のトランジスタ列の上記第1中間ノードを上記中間ノード接続用のトランジスタで接続し、
上記第1のトランジスタ列の上記第2中間ノードと上記第2のトランジスタ列の上記第2中間ノードを上記中間ノード接続用のトランジスタで接続し、
上記第2のトランジスタ列の上記第1中間ノードと上記第3のトランジスタ列の上記第1中間ノードを上記中間ノード接続用のトランジスタで接続し、
上記第2のトランジスタ列の上記第2中間ノードと上記第3のトランジスタ列の上記第2中間ノードを上記中間ノード接続用のトランジスタで接続したことを特徴とする半導体装置。 - 請求項1から4までのいずれか1つに記載の半導体装置において、
上記回路ブロックの全ての上記トランジスタにNチャネル型トランジスタを用いたことを特徴とする半導体装置。 - 請求項1から4までのいずれか1つに記載の半導体装置において、
上記回路ブロックの全ての上記トランジスタにPチャネル型トランジスタを用いたことを特徴とする半導体装置。 - 請求項1乃至6のいずれか1つに記載の半導体装置において、
Pチャネル型トランジスタを用いた上記回路ブロックと、Nチャネル型トランジスタを用いた上記回路ブロックによりインバータを構成していることを特徴とする半導体装置。 - 請求項1乃至6のいずれか1つに記載の半導体装置において、
Pチャネル型トランジスタを用いた上記回路ブロックと、Nチャネル型トランジスタを用いた上記回路ブロックにより否定論理積回路を構成していることを特徴とする半導体装置。 - 請求項1乃至6のいずれか1つに記載の半導体装置において、
Pチャネル型トランジスタを用いた上記回路ブロックと、Nチャネル型トランジスタを用いた上記回路ブロックにより論理回路を構成していることを特徴とする半導体装置。 - 請求項1乃至6のいずれか1つに記載の半導体装置を用いた液晶表示装置であって、
上記半導体装置の上記第1出力ノードまたは上記第2出力ノードに画素を接続したことを特徴とする液晶表示装置。 - 請求項1乃至9のいずれか1つに記載の半導体装置を備えることを特徴とする電子機器。
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