WO2013161184A1 - レベル変換回路、及びそれを用いた液晶表示装置 - Google Patents

レベル変換回路、及びそれを用いた液晶表示装置 Download PDF

Info

Publication number
WO2013161184A1
WO2013161184A1 PCT/JP2013/002094 JP2013002094W WO2013161184A1 WO 2013161184 A1 WO2013161184 A1 WO 2013161184A1 JP 2013002094 W JP2013002094 W JP 2013002094W WO 2013161184 A1 WO2013161184 A1 WO 2013161184A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
circuit
level conversion
gate
signal
Prior art date
Application number
PCT/JP2013/002094
Other languages
English (en)
French (fr)
Inventor
和夫 喜田
Original Assignee
パナソニック液晶ディスプレイ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック液晶ディスプレイ株式会社 filed Critical パナソニック液晶ディスプレイ株式会社
Publication of WO2013161184A1 publication Critical patent/WO2013161184A1/ja
Priority to US14/470,357 priority Critical patent/US9407267B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0278—Details of driving circuits arranged to drive both scan and data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Definitions

  • the present invention relates to a level conversion circuit (level shifter) in which the amplitude of a rectangular wave is amplified, and a liquid crystal display device using the same, and in particular, a level conversion circuit that can be configured by transistors of the same conductivity type and the level conversion
  • the present invention relates to a liquid crystal display device in which a circuit is mounted on a liquid crystal panel.
  • Data processing and timing pulse generation when driving a liquid crystal display device are performed using a logic circuit such as an integrated circuit (IC), and many of these circuits are relatively small, for example, 0 to 3.3V. Operates with voltage amplitude. However, there are cases where a voltage or a large amplitude outside the range used in a normal logic circuit is required, such as a signal supplied to a gate line or a source line in driving a liquid crystal panel. In such a case, the level conversion circuit converts a high-level (H level) and low-level (L level) potential from a rectangular wave generated by a normal logic circuit or the like to generate a rectangular wave whose amplitude is amplified. Can be generated.
  • H level high-level
  • L level low-level
  • the level conversion circuit is composed of a CMOS circuit, it is necessary to use p-channel and n-channel MOS transistors, which increases the number of manufacturing steps. Therefore, in order to reduce the number of manufacturing steps and improve yield and cost reduction, the level conversion circuit is also composed of a single conductivity type MOS transistor.
  • FIG. 3 is a circuit diagram of a level conversion circuit disclosed in Patent Document 1 below.
  • the basic configuration of the level conversion circuit is that a driver circuit 2 and a load circuit 4 are connected in series between a high-level power supply V HIGH and a low-level power supply V LOW, and the driver circuit 2 and the load are input to the input signal to the driver circuit.
  • This is an inverter circuit that generates an output signal whose voltage change is inverted at a connection point with the circuit 4.
  • the nMOS transistor M 01 constituting the driver circuit 2 has a source connected to the power supply V LOW and a drain connected to the output node N OUT .
  • the on-resistance of the driver transistor decreases when the input signal is H level from the L level of the rectangular wave, and the output node Voltage drops.
  • the load circuit is the bootstrap circuit shown in FIG. 3
  • the transistor M03 is turned off in conjunction with the voltage rise of the output node NOUT , so that the transistor M03
  • the gate potential of 02 rises to a potential higher than V HIGH ⁇ V th (where V th is the threshold voltage of the transistor M 03 ), and the voltage rise of the output node N OUT is promoted.
  • the transistor M 03 is in the ON state, and the gate potential of the transistor M 02 is basically V HIGH ⁇ V th . is there. That is, while the on-resistance of the transistor M 01 is reduced in accordance with the H level of the input signal, the output node N gate of the transistor M 02 with the voltage drop OUT - source voltage V GS increases, the transistor M 02 The on-resistance of is also reduced. Therefore, as compared with the case where the load circuit has a constant resistance value, a decrease in the voltage of the output node N OUT is mitigated, and there is a problem that it is difficult to reduce the output voltage. Further, due to this, there is a problem that it is difficult to increase the amplification factor of the output signal with respect to the input signal.
  • the present invention has been made to solve the above problems, and provides a level conversion circuit capable of obtaining a suitable amplification factor using a single conductivity type transistor, and a liquid crystal display device using the level conversion circuit. With the goal.
  • the level conversion circuit includes transistors having the same channel conductivity type, and performs level conversion on an input signal that is a rectangular wave between voltages supplied from the first power supply and the second power supply. An output signal with an amplified amplitude is generated.
  • the input signal is input from a first input node, an intermediate signal inverted with respect to the input signal is generated, and output from the first output node.
  • the intermediate signal is input from one level conversion unit and a second input node connected to the first output node, and the output signal inverted with respect to the intermediate signal is generated and output from the second output node.
  • a second level converter for outputting.
  • Each level conversion unit receives a rectangular wave from the input node and outputs a control signal, and operates according to the control signal input from the inverter circuit, and is input from the input node.
  • An amplitude amplifying circuit for amplifying the amplitude of the wave and outputting it from the output node.
  • the inverter circuit includes a first transistor and a load resistor connected in series between the first power source and the second power source, and the rectangular wave is transmitted from the input node to the gate of the first transistor. When applied, the control signal in which the voltage change is inverted with respect to the rectangular wave is output from the connection point between the first transistor and the load resistor.
  • the amplitude amplifier circuit includes: a second transistor having a channel connected between the first power supply and the output node; and a third transistor having a channel connected between the output node and the second power supply.
  • a fourth transistor having a channel connected between the gate of the third transistor and the second power supply, and a bootstrap capacitor connected between the output node and the gate of the third transistor And an operation of the second transistor in response to a signal applied to the gate from the input node, and an operation of the fourth transistor that is applied to the gate to switch the on / off state.
  • the level conversion is performed in conjunction with the output node, and a voltage change whose amplitude is amplified than that at the input node is generated at the output node.
  • the load resistance of each level conversion unit is a bootstrap circuit including a fifth transistor, a sixth transistor, and a capacitor.
  • the fifth transistor has a channel connected to the first transistor in series with each other, and the series connection of the fifth transistor and the first transistor is connected between the first power source and the second power source,
  • the sixth transistor has a channel connected between the gate of the fifth transistor and the second power supply, and the capacitor has a connection point between the first transistor and the fifth transistor and the fifth transistor. Connected between the gate of the transistor.
  • the bootstrap circuit produces a voltage change in the control signal with an amplitude amplified more than at the input node.
  • a liquid crystal display device uses the level conversion circuit according to claim 2, and the liquid crystal display device has a pair of insulating substrates arranged to face each other with a liquid crystal interposed therebetween.
  • the TFT substrate which is one of the insulating substrates, extends to the outside of the other insulating substrate and the pixel region portion facing the other insulating substrate arranged in a region where pixels are arranged in a matrix.
  • the scanning line driving is performed on the surface of the peripheral portion.
  • Circuit or video Said level converting circuit for supplying a rectangular wave is formed in the driver circuit, said level conversion circuit are both formed by forming process of the pixel array structure in the pixel area portion.
  • the conductivity type of each transistor may be n-channel.
  • the conductivity type of each of the transistors of the level conversion circuit and the thin film transistor of each pixel may be n-channel.
  • the amplification factor of the rectangular wave can be improved.
  • 1 is a schematic diagram illustrating a schematic configuration of a liquid crystal display device according to an embodiment of the present invention.
  • 1 is a circuit diagram showing a basic configuration of a level conversion circuit according to an embodiment of the present invention. It is a circuit diagram of a conventional level conversion circuit.
  • FIG. 1 is a schematic diagram showing a schematic configuration of a liquid crystal display device 10 according to the present embodiment.
  • the liquid crystal display device 10 includes a liquid crystal panel 12, a backlight unit (not shown), and the like.
  • the liquid crystal panel 12 is, for example, an IPS (In Plane Switching) method and an active matrix driving method.
  • the liquid crystal panel 12 is filled with liquid crystal between the color filter substrate 14 and the TFT substrate 16.
  • the color filter substrate 14 and the TFT substrate 16 are each formed using a transparent glass substrate which is an insulating substrate. Polarizing films are attached to the outer surfaces of the color filter substrate 14 and the TFT substrate 16, and a backlight unit is disposed on the back surface of the TFT substrate 16.
  • Pixels are arranged in a matrix in the image display area of the liquid crystal display device 10.
  • the color filter substrate 14 has a rectangular shape with a size corresponding to the image display area.
  • Each pixel is composed of, for example, a set of red, green, and blue sub-pixels.
  • a color filter corresponding to each color of the sub-pixel is formed on the surface of the color filter substrate 14 on the liquid crystal side, and light is blocked in the pixel separation region.
  • a black matrix as a film is formed.
  • the TFT substrate 16 has a rectangular shape larger than that of the color filter substrate 14, and has a portion corresponding to the image display region (pixel region portion 20) and a peripheral portion 22 extending outside the portion.
  • a color filter substrate 14 is disposed opposite to the pixel region portion 20.
  • the peripheral portion 22 is provided between the edge of at least one side of the TFT substrate 16 and the edge of the color filter substrate 14 parallel to the edge.
  • the liquid crystal side surface of the pixel region portion 20 of the TFT substrate 16 includes a thin film transistor (Thin Film Transistor) 24, a source line 26 (video wiring), a gate line 28 (scanning wiring), a pixel electrode, a common electrode, and the like.
  • a pixel array structure is formed. Specifically, the pixel electrodes and the TFTs are arranged in a matrix corresponding to the pixel arrangement. Similarly to the pixel electrode, a common electrode made of a transparent electrode material is also disposed in each pixel.
  • a source line 26 is provided for each column of TFTs 24 (arrangement in the vertical direction), and is commonly connected to the sources of the plurality of TFTs 24 in the column.
  • the gate line 28 is provided for each row of TFTs 24 (alignment in the horizontal direction), and is connected in common to the gate electrodes of the plurality of TFTs 24 in the row.
  • the source line 26 is disposed along a pixel separation region provided between pixel columns
  • the gate line 28 is disposed along a pixel separation region provided between pixel rows
  • the plurality of source lines 26 and the plurality of gate lines 28 are They are arranged substantially orthogonal to each other.
  • a pixel electrode corresponding to the TFT is connected to the drain of each TFT 24.
  • Each TFT 24 has its conduction state controlled in units of rows in accordance with a scanning pulse applied to the gate line 28.
  • the pixel electrode is connected to the source line 26 through the TFT 24 turned on, and a signal voltage (pixel voltage) corresponding to the pixel value is applied from the source line 26.
  • a predetermined common potential common to each pixel is applied to the common electrode via the common electrode wiring.
  • the orientation of the liquid crystal is controlled for each pixel by the electric field generated according to the potential difference between the pixel electrode and the common electrode, and the transmittance for the light incident from the backlight unit is changed, whereby an image is formed in the image display area. .
  • the peripheral portion 22 of the TFT substrate 16 is on the same surface as the surface on which the pixel arrangement structure of the pixel region portion 20 is formed, and a source line driving circuit 30, a gate line driving circuit 32 (scanning line driving circuit), a level conversion circuit 34, and the like. It is formed.
  • the level conversion circuit 34 is made together in the pixel array structure forming process.
  • the source line driver circuit 30 and the gate line driver circuit 32 can also be formed with the pixel array structure.
  • the source line driving circuit 30 (video line driving circuit), the gate line driving circuit 32, and the level conversion circuit 34 are connected to a substrate 38 outside the liquid crystal panel 12 via a flexible printed circuit board (Flexible Print Circuit: FPC) 36.
  • FPC Flexible Print Circuit
  • the control device receives a video signal received by a tuner or an antenna (not shown) and a video signal generated by another device such as a video playback device.
  • the control device generates pixel data indicating the gradation value of each pixel based on the input video signal and outputs the pixel data to the source line driving circuit 30, or the source line driving circuit 30, the gate line driving circuit 32, and the level conversion circuit. 34 generates a timing pulse or a clock signal.
  • the gate line driving circuit 32 is disposed along the pixel region portion 20 in the peripheral portion 22 provided on either the left or right side of the pixel region portion 20 and connected to each gate line 28.
  • the gate line driving circuit 32 includes a shift register. The shift register starts operation upon receiving a trigger signal from the control device, and sequentially selects and selects the gate lines 28 in the order along the vertical scanning direction. A scan pulse is output to the gate line 28. As a result, the TFT 24 of the selected pixel row is turned on.
  • the gate line driving circuit 32 may be provided on both sides of the pixel region portion 20 so that the scanning pulse is supplied from both sides of the gate line 28.
  • the source line drive circuit 30 is disposed along the pixel region portion 20 in a peripheral portion 22 provided either above or below the pixel region portion 20 and connected to each source line 26.
  • the source line driving circuit 30 receives the pixel data of the selected row from the control device and generates a data voltage corresponding to each pixel data of the row. To do.
  • the generated data voltage is output to the source line 26, whereby the pixel voltage is set to the pixel electrode corresponding to the selected gate line 28.
  • this corresponds to the horizontal scanning of the raster image, and a row is selected every horizontal scanning period (1H) in the effective scanning period within the vertical scanning period (1V), and the pixel voltage is written to the row. .
  • the potential of the pixel electrode at the time when the TFT 24 is turned off by the writing operation of each row is basically held until writing to the row is started in the next frame.
  • the transmittance is controlled according to the potential.
  • the level conversion circuit 34 is arranged in an empty area of the peripheral portion 22.
  • the source line driving circuit 30 and the gate line driving circuit 32 are arranged in the peripheral portion 22 along the rectangular side of the pixel region portion 20, but the peripheral located at the corner of the TFT substrate 16.
  • the source line driving circuit 30 and the gate line driving circuit 32 are not arranged in the portion 22 and can be an empty area. Therefore, the level conversion circuit 34 can be formed by effectively using such empty space.
  • the level conversion circuit 34 is disposed in the upper left peripheral portion 22 of the TFT substrate 16.
  • the level conversion circuit 34 receives a clock signal from the control device, converts the potential of each of the H level and the L level, and generates a clock signal having an amplified amplitude. In the present embodiment, the level conversion circuit 34 performs level conversion / amplification on two-phase clock signals whose phases are shifted from each other by 1H in a 2H cycle. The two-phase clock signal generated by the level conversion circuit 34 is supplied to the gate line driving circuit 32. Based on the clock signal, the gate line driving circuit 32 performs a shift operation of the shift register and generates a scan pulse at each stage of the shift register.
  • the H / L level of the scan pulse is set so that the TFT 24 is preferably turned on / off, and the level conversion circuit 34 generates a clock signal that can obtain a desired H / L level for the scan pulse.
  • a clock signal having a potential V OL of ⁇ 6V is generated. Note that the output of the level conversion circuit 34 may be used for driving the source line driving circuit 30.
  • FIG. 2 is a circuit diagram showing a basic configuration of the level conversion circuit 34, and the circuit shown in FIG. 2 is provided for each of the above-described two-phase clock signals.
  • the level conversion circuit 34 includes a transistor and a capacitor, and the conductivity type of each transistor is n-channel.
  • the level conversion circuit 34 is formed on the surface of the TFT substrate 16, and each transistor is a TFT formed by the same process as the TFT 24 in the pixel region portion 20.
  • the level conversion circuit 34 is connected to a power source having a predetermined high potential V HIGH (hereinafter referred to as power source V HIGH ) and a power source having a predetermined low potential V LOW (hereinafter referred to as power source V LOW ).
  • V HIGH a predetermined high potential
  • V LOW a power source having a predetermined low potential
  • H level, and L level are respectively subjected to level conversion with respect to the input clock signal S IN having the potentials V IH and V IL , and the amplitudes in which the H level and L level are the potentials V OH and V OL are amplified.
  • a clock signal SOUT is generated.
  • V HIGH is 17V
  • V LOW is ⁇ 9V.
  • Level conversion circuit 34 is inputted to the input clock signal S IN from the input node N IN, and outputs an output clock signal S OUT from the output node N OUT.
  • the level conversion circuit 34 has two level conversion units 50 (50A, 50B) connected in series.
  • the input node of the front level conversion unit 50A is the node NIN
  • the output node is a connection node N MID with the subsequent level conversion unit 50B.
  • Level conversion unit 50A generates an intermediate clock signal S MID obtained by inverting the input clock signal S IN, and outputs it to the subsequent stage of the level conversion unit 50B.
  • the input node of the subsequent level conversion unit 50B is the node N MID
  • the output node is the node N OUT .
  • the level conversion unit 50B generates an output clock signal S OUT obtained by inverting the intermediate clock signal S MID .
  • Each level conversion unit 50 includes two circuit blocks 52 and 54.
  • the basic structure of the circuit blocks 52 and 54 is a MOS inverter circuit in which a driver transistor and a load resistor circuit that substantially functions as a load resistor are connected in series between a power source V LOW and a power source V HIGH .
  • a signal whose voltage change is inverted with respect to the rectangular wave applied to the gate is output from the connection point between the driver transistor and the load resistance circuit.
  • the load resistance circuit is a bootstrap circuit as will be described later.
  • the configuration of the circuit blocks 52 and 54 will be further described taking the level converter 50A as an example.
  • the circuit block 52A includes transistors M 1A , M 5A , M 6A and a capacitor C 1A , where M 1A is a driver transistor, and the transistors M 5A , M 6A and the capacitor C 1A constitute a bootstrap circuit.
  • the source of M 1A is connected to the power supply V LOW
  • the drain is connected to the source of M 5A
  • the gate is connected to the input node of the level converter 50A.
  • the drain of M 5A is connected to the power supply V HIGH and the gate is connected to the source of M 6A .
  • Drain and gate of M 6A is connected to the power supply V HIGH.
  • C 1A is connected between the connection point N 1A of M 1A and M 5A, a connection point N 2A of the source of the gate and M 6A of M 5A.
  • the circuit block 54A includes transistors M 2A , M 3A , M 4A and a capacitor C 2A .
  • M 2A is a driver transistor, and the transistors M 3A , M 4A and the capacitor C 2A constitute a bootstrap circuit.
  • the source of M 2A is connected to the power supply V LOW
  • the drain is connected to the source of M 3A
  • the gate is connected to the input node of the level conversion unit 50A, like M 1A .
  • the drain of M 3A is connected to the power supply V HIGH and the gate is connected to the source of M 4A .
  • the drain of M 4A is connected to the power supply V HIGH and the gate is connected to the connection point N 1A of the circuit block 52A.
  • C 2A is connected between the connection point N 3A of M 2A and M 3A, a connection point N 4A of the source of the gate and M 4A of M 3A.
  • the connection point N 3A becomes the connection node N MID .
  • the circuit blocks 52B and 54B include transistors M 1B to M 6B and capacitors C 1B and C 2B , and have connection points N 1B to N 4B . Their connection relationship is the same as that of the circuit blocks 52A and 54A.
  • the transistors M 1B to M 6B , the capacitors C 1B and C 2B , and the connection points N 1B to N 4B are respectively connected to the transistor M in the circuit blocks 52A and 54A.
  • 1A to M 6A , capacitors C 1A and C 2A , and connection points N 1A to N 4A are connected to the input node of the level converter 50B, and the connection point N 3B is the output node N OUT .
  • the threshold voltages of the transistors are made common and represented by the symbol Vth .
  • the level conversion circuit 34 is designed so that when the input clock signal S IN is at the H level V IH , the transistors M 1A and M 2A applied to the gates thereof are turned on. On the other hand, when S IN is at the L level V IL , the transistors M 1A and M 2A have a larger on-resistance (or turn off) than when S IN is V IH .
  • Transistor M 6A is a diode connected between the gate of the power supply V HIGH and transistor M 5A, potential phi 2A of the connection point N 2A is turned on by (V HIGH -V th) the following conditions, but the potential phi 2A is ( In a state higher than (V HIGH ⁇ V th ), the gate-source voltage V GS becomes less than V th and the transistor is turned off.
  • Potential phi 1A at the connection point N 1A is determined by the current driving force of M 5A and M 1A is connected to the channel in series between the power supply V HIGH and V LOW (ON resistance), similarly, the connection point N
  • the potential 3A of 3A is determined by the current driving force (ON resistance) of M3A and M2A .
  • the load circuit of the circuit block 52A and the bootstrap circuit By that the load circuit of the circuit block 52A and the bootstrap circuit, the bootstrap operation when switched from V IH to V IL input clock signal S IN, can be a deep ON state quickly transistors M 5A, the resistance The potential ⁇ 1A can be quickly raised to ⁇ 1A (V IL ) compared to a configuration using an element or the like.
  • V IH ⁇ 1A
  • V IL ⁇ 1A
  • V IL V IH ⁇ 1A
  • V IL V IH ⁇ 1A
  • Circuit block 54A is input to the potential change of the phi 1A as a control signal from the circuit block 52A to the gate of the transistor M 4A.
  • the transistor M 4A in the circuit block 54A is turned on by switching the gate potential from ⁇ 1A (V IH ) to ⁇ 1A (V IL ), and the connection point N 4A of the potential ⁇ 4A becomes (V HIGH -V th). As a result, the capacitor C 2A is charged to the inter-terminal voltage ( ⁇ 4A - ⁇ 3A ). Further, when the signal S IN decreases from V IH to V IL , the on-resistance of the transistor M 2A increases as the gate potential decreases, so that the potential ⁇ 3A increases.
  • the potential rise is transmitted to the connection point N 4A via the capacitor C 2A , the potential ⁇ 4A becomes higher than (V HIGH ⁇ V th ), the transistor M 4A is turned off, and the connection point N 4A enters a floating state. Since the on-resistance of the transistor M 3A decreases as the potential ⁇ 4A applied to the gate increases, the potential ⁇ 3A when SIN is V IL coupled with the increase of the on-resistance of the transistor M 2A. rises than when S iN is V IH.
  • the ⁇ 3A is referred to as ⁇ 3A (V IL ).
  • the load circuit of the circuit block 54A and the bootstrap circuit By that the load circuit of the circuit block 54A and the bootstrap circuit, the bootstrap operation when switched from V IH to V IL input clock signal S IN, can be a deep ON state quickly transistors M 3A, resistance Compared to a configuration using an element or the like, the potential ⁇ 3A can be quickly raised to ⁇ 3A (V IL ).
  • the potential phi 4A is capacitive coupling of the capacitor C 2A, (V HIGH -V th ) rapidly drops to from a high state of (V HIGH -V th) state, quickly also on-resistance of the transistor M 3A To increase. Furthermore, M 4A as described above the circuit block 54A is so maintained off, phi 4A is (V HIGH -V th) connection point N 4A also become less is maintained in a floating state. Therefore, the potential ⁇ 4A suitably follows the potential ⁇ 3A and further decreases due to the capacitive coupling of the capacitor C 2A .
  • the gate-source voltage V GS of the transistor M 3A is smaller than that of a configuration in which the potential ⁇ 4A is basically fixed to (V HIGH ⁇ V th ) by using M 4A as a simple diode connection. Accordingly, the on-resistance of the transistor M3A also increases. Therefore, it is possible to lower the potential phi 3A quickly, it is possible to increase the reduction width.
  • S IN is a potential phi 3A when the V IH referred to as phi 3A (V IH).
  • V IH ⁇ 3A
  • V IL V IL
  • V IH ⁇ 3A (V IL ) ⁇ V HIGH can be set, and the amplitude of the potential change at the connection point N 3A can be set to the input clock signal SIN .
  • it can be amplified with an amplification factor larger than 1.
  • circuit blocks 52B and 54B are basically the same as that of the circuit blocks 52A and 54A described above. However, instead of the input clock signal S IN to the N IN of the circuit block 52A, from the circuit block 52B are level converting section 50A into N MID, a L level ⁇ 3A (V IH) H levels phi 3A (V a IL), and phase is inputted to the clock signal (intermediate clock signal) S mID inverted relative to S iN.
  • the circuit block 52B supplies the potential ⁇ 1B at the connection point N 1B as a control signal to the gate of the transistor M 4B in the circuit block 54B.
  • Intermediate clock signal S MID is a phi 1B phi 1B when the L level (V IH), also when the S MID represents the the phi 1B phi 1B when the H level (V IL), ⁇ 1B ( V IH)> ⁇ 1B (V IL ).
  • the transistor M 4B can be diode-connected, and the transistor M 2B has a high on-resistance.
  • the transistor M 4B is turned off, also the transistor M 2B becomes ON resistance state.
  • the level converter 50B converts each level of the input clock signal to generate and output a clock signal amplified with an amplification factor greater than 1.
  • Each level conversion unit 50 can improve the amplification factor as described above, and the level conversion circuit 34 can realize a high amplification factor.
  • the holding voltage of the capacitors C 2A and C 2B of the circuit block 54 can be reduced by the leakage current of the transistors M 3A and M 3B . Therefore, in order to secure the amplification factor, it is preferable to set the capacitance of these capacitors so large that the voltage drop due to the leakage current is kept to an extent that does not affect the bootstrap operation.
  • the circuit scale of the level conversion circuit 34 generally increases, so that the capacity can be determined in consideration of the upper limit imposed on the circuit scale in design.
  • the basic configuration of the level converter 50A and the level converter 50B can be the same.
  • the level conversion unit 50B is required to have a driving capability corresponding to the load connected to the output node N OUT .
  • the elements constituting the circuit block 54B are elements of the circuit block 54A. It can handle a larger current and charge.
  • the transistor channel width and capacitor capacity of the circuit block 54B are set larger than those of the circuit block 54A.
  • Each level conversion unit 50 is a feedforward circuit, can operate at high speed, and can reduce the phase lag between the input and output of the level conversion circuit 34.
  • the level conversion circuit 34 is a single-ended signal input / output and has a simple circuit configuration. By having the level conversion unit 50 to provide an inverted output respectively connected two stages in series, the input clock signal S IN is off to the level conversion circuit 34, i.e. in the state fixed to the L level, the potential of the output node N OUT Set to L level.
  • L level V OL output signal in this embodiment is -6 V
  • H-level V OH is 10V.
  • V OL When the absolute value of V OL is smaller than the absolute value of V OH in this way, the configuration in which the output is fixed to V OL when SIN is OFF is applied to the wiring or circuit connected to the output of the level conversion circuit 34.
  • the absolute value of the voltage is reduced, which is suitable for reducing power consumption of the circuit and improving safety.
  • each transistor constituting the level conversion circuit 34 is an n-channel, but a level conversion circuit 34 in which each transistor is a p-channel can also be realized.
  • the TFT which is the transistor can have a semiconductor layer formed of a transparent amorphous oxide semiconductor (Transparent-Amorphous-Oxide-Semiconductors: TAOS), but the semiconductor layer is made of other materials such as low-temperature polysilicon or amorphous silicon. It can also be formed using.
  • TAOS Transparent-Amorphous-Oxide-Semiconductors
  • level conversion circuit 34 is formed by effectively using the empty area generated in the peripheral portion 22 of the TFT substrate 16, an increase in the size of the liquid crystal panel 12 can be suppressed.
  • the level conversion circuit 34 can be basically configured without using a resistance element, it can be conveniently formed on the surface of the TFT substrate 16 by the same manufacturing process as the pixel arrangement structure of the pixel region portion 20.
  • the level conversion circuit 34 in the case where it is not formed on the TFT substrate 16 replaces the load circuit of the circuit block 52 between the driver transistors M 1A and M 1B and the power supply V HIGH instead of the bootstrap circuit described above. It can also be a connected resistance element.

Abstract

　単一の導電型のトランジスタを用いて増幅率が大きいレベル変換回路を得る。　レベル変換回路（３４）は直列接続されたレベル変換部（５０Ａ）、（５０Ｂ）からなる。レベル変換部（５０Ａ）は回路ブロック（５２Ａ），（５４Ａ）からなる。回路ブロック（５２Ａ）は、入力信号ＳＩＮを反転させる。回路ブロック（５４Ａ）は電源ＶＬＯＷと接続点Ｎ３Ａとの間に接続されたトランジスタＭ２Ａと、Ｎ３Ａと電源ＶＨＩＧＨとの間に接続されたトランジスタＭ３Ａと、Ｍ３ＡのゲートとＶＨＩＧＨとの間に接続されたトランジスタＭ４Ａと、ＮＯＵＴとＭ３Ａのゲートとの間に接続されたコンデンサＣ１Ａとを備え、入力ノードＮＩＮからゲートに印加される信号に応じたＭ２Ａの動作と、回路ブロック（５２Ａ）の出力をゲートに印加されオン／オフ状態を切り替えられるＭ４Ａの動作とに連動してレベル変換を行い、Ｎ３Ａの電位変化を出力する。

Description

レベル変換回路、及びそれを用いた液晶表示装置
　本発明は、矩形波の振幅が増幅されるレベル変換回路（レベルシフタ）、及びそれを用いた液晶表示装置に関し、特に、同じ導電型のトランジスタによって構成することができるレベル変換回路と、当該レベル変換回路を液晶パネルに搭載した液晶表示装置に関する。
　液晶表示装置を駆動する際のデータの処理やタイミングパルスの生成は集積回路（ＩＣ）などのロジック回路を用いて行われ、それらの回路の多くは例えば、０～３．３Ｖといった比較的に小さい電圧振幅で動作する。しかし、液晶パネルの駆動におけるゲート線やソース線に供給する信号のように、通常のロジック回路で用いられる範囲外の電圧や大きな振幅が必要とされる場合がある。そのような場合に、レベル変換回路は、通常のロジック回路等で生成された矩形波から、ハイレベル（Ｈレベル）及びローレベル（Ｌレベル）の電位を変換し振幅が増幅された矩形波を生成することができる。
　レベル変換回路をＣＭＯＳ回路で構成した場合、ｐチャネル及びｎチャネルのＭＯＳトランジスタを用いる必要があり製造工程数が増大する。そこで、製造工程数を少なくして歩留まり向上やコスト低減を図るために、レベル変換回路を単一の導電型のＭＯＳトランジスタで構成することも行われている。
　図３は下記特許文献１に示されるレベル変換回路の回路図である。当該レベル変換回路の基本構成は、高位電源ＶＨＩＧＨと低位電源ＶＬＯＷとの間にドライバ回路２と負荷回路４とが直列に接続され、ドライバ回路への入力信号に対してドライバ回路２と負荷回路４との接続点に電圧変化が反転した出力信号を生じるインバータ回路である。ドライバ回路２を構成するｎＭＯＳトランジスタＭ０１はソースを電源ＶＬＯＷに接続され、ドレインを出力ノードＮＯＵＴに接続される。負荷回路４は出力ノードＮＯＵＴと電源ＶＨＩＧＨとの間に接続されたｎＭＯＳトランジスタＭ０２、Ｍ０２のゲートと電源ＶＨＩＧＨとの間にダイオード接続されたｎＭＯＳトランジスタＭ０３、及びＭ０２のゲートと出力ノードＮＯＵＴとの間に接続されたコンデンサＣとからなるブートストラップ回路である。
　例えば、電源ＶＬＯＷ側にドライバトランジスタとしてｎチャネルのトランジスタを配置したインバータへ矩形波を入力する場合、入力信号が矩形波のＬレベルよりＨレベルにてドライバトランジスタのオン抵抗が低下し、出力ノードの電圧が低下する。ここで、負荷回路を図３に示すブートストラップ回路とした場合、入力信号がＬレベルの時は出力ノードＮＯＵＴの電圧上昇に連動して、トランジスタＭ０３がオフ状態となることにより、トランジスタＭ０２のゲート電位がＶＨＩＧＨ－Ｖｔｈ（ここでＶｔｈはトランジスタＭ０３のしきい値電圧である。）よりも高い電位に上昇して、出力ノードＮＯＵＴの電圧上昇が促進される。
特開２００５－０１２３５６号公報 再表２００９／０８１６１９号公報
　一方、入力信号がＨレベルの時は、出力ノードＮＯＵＴの電圧は低下する、この場合、トランジスタＭ０３はオン状態であり、トランジスタＭ０２のゲート電位は基本的にはＶＨＩＧＨ－Ｖｔｈである。つまり、入力信号のＨレベルに応じてトランジスタＭ０１のオン抵抗が低下する一方で、出力ノードＮＯＵＴの電圧低下に伴いトランジスタＭ０２のゲート－ソース間電圧ＶＧＳが増加して、トランジスタＭ０２のオン抵抗も低下する。よって、負荷回路が一定の抵抗値である場合に比べて、出力ノードＮＯＵＴの電圧の低下が緩和され、出力電圧を低下させにくいという問題があった。またこれに起因して、入力信号に対する出力信号の増幅率を大きくしにくいという問題があった。
　本発明は上記問題点を解決するためになされたものであり、単一の導電型のトランジスタを用いて好適な増幅率が得られるレベル変換回路、及びそれを用いた液晶表示装置を提供することを目的とする。
　本発明に係るレベル変換回路は、チャネルの導電型が同じであるトランジスタによって構成され、第１電源及び第２電源が供給する電圧間にて、矩形波である入力信号に対してレベル変換を行い振幅が増幅された出力信号を生成するものであって、第１の入力ノードから前記入力信号を入力され、当該入力信号に対して反転した中間信号を生成し第１の出力ノードから出力する第１のレベル変換部と、前記第１の出力ノードに接続される第２の入力ノードから前記中間信号を入力され、当該中間信号に対して反転した前記出力信号を生成し第２の出力ノードから出力する第２のレベル変換部と、を有する。前記各レベル変換部は、前記入力ノードから矩形波を入力され、制御信号を出力するインバータ回路と、前記インバータ回路から入力される前記制御信号に応じて動作し、前記入力ノードから入力される矩形波の振幅を増幅して前記出力ノードから出力する振幅増幅回路と、を有する。前記インバータ回路は、前記第１電源及び前記第２電源の間に互いに直列に接続された第１のトランジスタと負荷抵抗とを備え、前記入力ノードから前記第１のトランジスタのゲートに前記矩形波を印加され、前記第１のトランジスタと前記負荷抵抗との接続点から前記矩形波に対して電圧変化が反転した前記制御信号を出力する。前記振幅増幅回路は、前記第１電源と前記出力ノードとの間にチャネルを接続された第２のトランジスタと、前記出力ノードと前記第２電源との間にチャネルを接続された第３のトランジスタと、前記第３のトランジスタのゲートと前記第２電源との間にチャネルを接続された第４のトランジスタと、前記出力ノードと前記第３のトランジスタのゲートとの間に接続されたブートストラップコンデンサと、を備え、前記入力ノードからゲートに印加される信号に応じた前記第２のトランジスタの動作と、前記制御信号をゲートに印加されオン／オフ状態を切り替えられる前記第４のトランジスタの動作とに連動して前記レベル変換を行い、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記出力ノードに生じる。
　他の本発明に係るレベル変換回路においては、前記各レベル変換部の前記負荷抵抗は、第５のトランジスタ、第６のトランジスタ及びコンデンサからなるブートストラップ回路である。前記第５のトランジスタは前記第１のトランジスタと互いのチャネルを直列に接続され、当該第５のトランジスタ及び第１のトランジスタの直列接続は前記第１電源及び前記第２電源の間に接続され、前記第６のトランジスタは前記第５のトランジスタのゲートと前記第２電源との間にチャネルを接続され、前記コンデンサは前記第１のトランジスタと前記第５のトランジスタとの接続点と前記第５のトランジスタのゲートとの間に接続される。前記ブートストラップ回路は、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記制御信号に生じる。
　本発明に係る液晶表示装置は、請求項２に記載のレベル変換回路を用いたものであって、前記液晶表示装置は、相互間に液晶を挟んで対向配置された一対の絶縁性基板を有し、前記絶縁性基板の一方であるＴＦＴ基板は、画素が行列配置される領域に配置された他方の前記絶縁性基板に面した画素領域部分と、前記他方の絶縁性基板より外側に拡がった周辺部分とを有し、前記ＴＦＴ基板の前記画素領域部分の表面には、前記画素の各行に沿う走査配線と、前記画素の各列に沿う映像配線と、前記画素ごとに配置された薄膜トランジスタとを含む画素配列構造が形成され、前記周辺部分の表面には、前記走査配線に信号を供給する走査線駆動回路及び、前記映像配線に信号を供給する映像線駆動回路に加え、これら走査線駆動回路又は映像線駆動回路に矩形波を供給する前記レベル変換回路が形成され、前記レベル変換回路は、前記画素領域部分における前記画素配列構造の形成工程にて共に形成される。
　本発明に係るレベル変換回路において、前記各トランジスタの前記導電型はｎチャネルとすることができる。
　また本発明に係る液晶表示装置において、前記レベル変換回路の前記各トランジスタ及び、前記画素ごとの前記薄膜トランジスタの導電型は共にｎチャネルとすることができる。
　本発明によれば、単一の導電型のトランジスタを用いたレベル変換回路、及びそれを用いた液晶表示装置において、矩形波の増幅率の向上が図れる。
本発明の実施形態に係る液晶表示装置の概略の構成を示す模式図である。 本発明の実施形態に係るレベル変換回路の基本的な構成を示す回路図である。 従来のレベル変換回路の回路図である。
　以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
　図１は、本実施形態に係る液晶表示装置１０の概略の構成を示す模式図である。液晶表示装置１０は、液晶パネル１２、バックライトユニット（図示せず）等からなる。液晶パネル１２は、例えば、ＩＰＳ（In Plane Switching）方式、かつアクティブマトリクス駆動方式である。液晶パネル１２は、カラーフィルタ基板１４とＴＦＴ基板１６との間に液晶が充填される。カラーフィルタ基板１４及びＴＦＴ基板１６はそれぞれ絶縁性基板である透明ガラス基板を用いて形成される。カラーフィルタ基板１４、ＴＦＴ基板１６の外側面にはそれぞれ偏光フィルムが貼られ、またＴＦＴ基板１６の背面にバックライトユニットが配置される。
　液晶表示装置１０の画像表示領域には画素が行列配置される。カラーフィルタ基板１４は画像表示領域に応じた大きさの矩形形状である。各画素は、例えば赤、緑及び青のサブ画素のセットからなり、カラーフィルタ基板１４の液晶側の面には、サブ画素の各色に対応したカラーフィルタが形成され、また、画素分離領域に遮光膜であるブラックマトリクスが形成される。
　ＴＦＴ基板１６はカラーフィルタ基板１４より大きな矩形形状であり、画像表示領域に対応する部分（画素領域部分２０）とその外側に拡がった周辺部分２２とを有する。画素領域部分２０にはカラーフィルタ基板１４が対向配置される。周辺部分２２は、ＴＦＴ基板１６の少なくとも一辺の縁と当該縁に平行なカラーフィルタ基板１４の縁との間に設けられる。
　ＴＦＴ基板１６の画素領域部分２０の液晶側の面には、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）２４、ソース線２６（映像配線）、ゲート線２８（走査配線）、画素電極及び共通電極などを含む画素配列構造が形成されている。具体的には、画素電極及びＴＦＴがそれぞれ画素配列に対応してマトリクス状に配置される。各画素には画素電極と同様、透明電極材からなる共通電極も配置される。ソース線２６はＴＦＴ２４の列（垂直方向の並び）ごとに設けられ、当該列の複数のＴＦＴ２４のソースに共通に接続される。ゲート線２８はＴＦＴ２４の行（水平方向の並び）ごとに設けられ、当該行の複数のＴＦＴ２４のゲート電極に共通に接続される。ソース線２６は画素列間に設けられる画素分離領域に沿って配置され、ゲート線２８は画素行間に設けられる画素分離領域に沿って配置され、複数のソース線２６と複数のゲート線２８とは互いに概ね直交して配置される。各ＴＦＴ２４のドレインには当該ＴＦＴに対応する画素電極が接続される。
　各ＴＦＴ２４はゲート線２８に印加される走査パルスに応じて行単位で導通状態を制御される。オン状態とされたＴＦＴ２４を介して画素電極はソース線２６に接続され、ソース線２６から画素値に応じた信号電圧（画素電圧）を印加される。共通電極は共通電極配線を介して各画素に共通な所定のコモン電位を印加される。液晶は画素電極と共通電極との電位差に応じて生じる電界により画素ごとに配向を制御されて、バックライトユニットから入射した光に対する透過率を変化させ、これにより画像表示領域に画像が形成される。
　ＴＦＴ基板１６の周辺部分２２は画素領域部分２０の画素配列構造が形成される面と同じ面に、ソース線駆動回路３０、ゲート線駆動回路３２（走査線駆動回路）及びレベル変換回路３４などが形成される。レベル変換回路３４は画素配列構造の形成工程にて一緒に作られる。またソース線駆動回路３０やゲート線駆動回路３２も画素配列構造と共に形成することができる。
　ソース線駆動回路３０（映像線駆動回路）、ゲート線駆動回路３２及びレベル変換回路３４は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）３６を介して、液晶パネル１２の外の基板３８と接続され、基板３８に設けられた制御装置からタイミング信号等を供給されて動作する。
　制御装置は、不図示のチューナやアンテナで受信した映像信号や、映像再生装置など別の装置が生成した映像信号を入力される。制御装置は入力された映像信号に基づいて、各画素の階調値を示す画素データを生成しソース線駆動回路３０へ出力したり、ソース線駆動回路３０、ゲート線駆動回路３２及びレベル変換回路３４へのタイミングパルスやクロック信号を生成したりする。
　ゲート線駆動回路３２は、画素領域部分２０の左右いずれかに設けられる周辺部分２２に画素領域部分２０に沿って配置され、各ゲート線２８に接続される。ゲート線駆動回路３２はシフトレジスタを含んで構成され、当該シフトレジスタは制御装置からのトリガ信号を受けて動作を開始し、垂直走査方向に沿った順序でゲート線２８を順次選択し、選択したゲート線２８に走査パルスを出力する。これにより、選択された画素行のＴＦＴ２４がオンされる。なお、ゲート線駆動回路３２を画素領域部分２０の両側に設け、ゲート線２８の両側から走査パルスを供給するようにしてもよい。
　ソース線駆動回路３０は画素領域部分２０の上下いずれかに設けられる周辺部分２２に画素領域部分２０に沿って配置され、各ソース線２６に接続される。ソース線駆動回路３０はゲート線駆動回路３２によるゲート線２８の選択に同期して、当該選択された行の画素データを制御装置から入力され、当該行の各画素データに応じたデータ電圧を生成する。生成されたデータ電圧はソース線２６へ出力され、これにより、選択されたゲート線２８に対応する画素電極に画素電圧が設定される。ちなみに、これはラスター画像の水平走査に相当し、垂直走査期間（１Ｖ）内の有効走査期間にて水平走査周期（１Ｈ）ごとに行が選択され、当該行への画素電圧の書き込みが行われる。各行の書き込み動作にてＴＦＴ２４がオフ状態となった時点の画素電極の電位は、次のフレームにて当該行への書き込みが開始されるまで基本的に保持され、その間、当該行の各画素は当該電位に応じた透過率に制御される。
　レベル変換回路３４は周辺部分２２の空き領域に配置される。具体的には、周辺部分２２のうち画素領域部分２０の矩形の辺に沿った部分にはソース線駆動回路３０及びゲート線駆動回路３２が配置されるが、ＴＦＴ基板１６の角に位置する周辺部分２２にはソース線駆動回路３０及びゲート線駆動回路３２が配置されず空き領域となり得る。そこでそのような空き領域を有効利用してレベル変換回路３４を形成することができる。例えば、図１ではレベル変換回路３４はＴＦＴ基板１６の左上の周辺部分２２に配置されている。
　レベル変換回路３４は制御装置からクロック信号を入力され、そのＨレベル及びＬレベルそれぞれの電位を変換して振幅が増幅されたクロック信号を生成する。本実施形態ではレベル変換回路３４はそれぞれ２Ｈ周期で互いに位相が１Ｈずれた２相のクロック信号に対してレベル変換・増幅を行う。レベル変換回路３４が生成した２相クロック信号はゲート線駆動回路３２に供給される。ゲート線駆動回路３２は当該クロック信号に基づいて、シフトレジスタのシフト動作を行うと共にシフトレジスタの各段にて走査パルスを生成する。走査パルスのＨ／ＬレベルはＴＦＴ２４のオン／オフを好適に行うように設定され、レベル変換回路３４は当該走査パルスに所望のＨ／Ｌレベルが得られるようなクロック信号を生成する。例えば、レベル変換回路３４は制御装置で用いられる、Ｈレベルの電位ＶＩＨ＝３．３Ｖ，Ｌレベルの電位ＶＩＬ＝０Ｖのクロック信号を入力され、Ｈレベルの電位ＶＯＨ＝１０Ｖ，Ｌレベルの電位ＶＯＬ＝－６Ｖのクロック信号を生成する。なお、レベル変換回路３４の出力をソース線駆動回路３０の駆動に用いても良い。
　図２はレベル変換回路３４の基本的な構成を示す回路図であり、上述の２相のクロック信号のそれぞれに対して図２に示す回路が設けられる。レベル変換回路３４は、トランジスタとコンデンサとで構成され、各トランジスタの導電型はｎチャネルである。また、本実施形態ではレベル変換回路３４はＴＦＴ基板１６の表面に形成され、各トランジスタは画素領域部分２０のＴＦＴ２４と同じプロセスで形成されるＴＦＴである。
　レベル変換回路３４は所定の高電位ＶＨＩＧＨの電源（以下、電源ＶＨＩＧＨ）と所定の低電位ＶＬＯＷの電源（以下、電源ＶＬＯＷ）とに接続され、それら電源が供給する電圧間にて、Ｈレベル、Ｌレベルがそれぞれ電位ＶＩＨ，ＶＩＬである入力クロック信号ＳＩＮに対してレベル変換を行い、Ｈレベル、Ｌレベルがそれぞれ電位ＶＯＨ，ＶＯＬである振幅が増幅された出力クロック信号ＳＯＵＴを生成する。例えば、ＶＨＩＧＨは１７Ｖ、ＶＬＯＷは－９Ｖとする。
　レベル変換回路３４は入力ノードＮＩＮから入力クロック信号ＳＩＮを入力され、出力ノードＮＯＵＴから出力クロック信号ＳＯＵＴを出力する。レベル変換回路３４は直列接続された２つのレベル変換部５０（５０Ａ，５０Ｂ）を有する。前段のレベル変換部５０Ａの入力ノードはノードＮＩＮであり、出力ノードは後段のレベル変換部５０Ｂとの接続ノードＮＭＩＤである。レベル変換部５０Ａは入力クロック信号ＳＩＮを反転した中間クロック信号ＳＭＩＤを生成し、後段のレベル変換部５０Ｂへ出力する。後段のレベル変換部５０Ｂの入力ノードはノードＮＭＩＤであり、出力ノードはノードＮＯＵＴである。レベル変換部５０Ｂは中間クロック信号ＳＭＩＤを反転した出力クロック信号ＳＯＵＴを生成する。
　各レベル変換部５０は２つの回路ブロック５２，５４からなる。回路ブロック５２，５４の基本構造は、電源ＶＬＯＷ及び電源ＶＨＩＧＨの間にドライバトランジスタと実質的に負荷抵抗として機能する負荷抵抗回路とが直列に接続されたＭＯＳインバータ回路であり、ドライバトランジスタのゲートに印加される矩形波に対して電圧変化が反転した信号を、ドライバトランジスタと負荷抵抗回路との接続点から出力する。負荷抵抗回路は後述するようにブートストラップ回路である。以下、回路ブロック５２，５４の構成についてレベル変換部５０Ａを例にさらに説明する。
　回路ブロック５２ＡはトランジスタＭ１Ａ，Ｍ５Ａ，Ｍ６Ａ及びコンデンサＣ１Ａからなり、Ｍ１Ａがドライバトランジスタであり、トランジスタＭ５Ａ，Ｍ６Ａ及びコンデンサＣ１Ａがブートストラップ回路を構成する。Ｍ１Ａのソースは電源ＶＬＯＷに接続され、ドレインはＭ５Ａのソースに接続され、ゲートはレベル変換部５０Ａの入力ノードに接続される。Ｍ５Ａのドレインは電源ＶＨＩＧＨに接続され、ゲートはＭ６Ａのソースに接続される。Ｍ６Ａのドレイン及びゲートは電源ＶＨＩＧＨに接続される。Ｃ１ＡはＭ１ＡとＭ５Ａとの接続点Ｎ１Ａと、Ｍ５ＡのゲートとＭ６Ａのソースとの接続点Ｎ２Ａとの間に接続される。
　回路ブロック５４ＡはトランジスタＭ２Ａ、Ｍ３Ａ，Ｍ４Ａ及びコンデンサＣ２Ａからなり、Ｍ２Ａがドライバトランジスタであり、トランジスタＭ３Ａ，Ｍ４Ａ及びコンデンサＣ２Ａがブートストラップ回路を構成する。Ｍ２Ａのソースは電源ＶＬＯＷに接続され、ドレインはＭ３Ａのソースに接続され、ゲートはＭ１Ａと同様、レベル変換部５０Ａの入力ノードに接続される。Ｍ３Ａのドレインは電源ＶＨＩＧＨに接続され、ゲートはＭ４Ａのソースに接続される。Ｍ４Ａのドレインは電源ＶＨＩＧＨに接続され、ゲートは回路ブロック５２Ａの接続点Ｎ１Ａに接続される。Ｃ２ＡはＭ２ＡとＭ３Ａとの接続点Ｎ３Ａと、Ｍ３ＡのゲートとＭ４Ａのソースとの接続点Ｎ４Ａとの間に接続される。ここで、接続点Ｎ３Ａが接続ノードＮＭＩＤとなる。
　回路ブロック５２Ｂ，５４ＢはトランジスタＭ１Ｂ～Ｍ６Ｂ及びコンデンサＣ１Ｂ，Ｃ２Ｂからなり、接続点Ｎ１Ｂ～Ｎ４Ｂを有する。それらの接続関係は回路ブロック５２Ａ，５４Ａと同じであり、トランジスタＭ１Ｂ～Ｍ６Ｂ、コンデンサＣ１Ｂ，Ｃ２Ｂ、及び接続点Ｎ１Ｂ～Ｎ４Ｂがそれぞれ、上述した回路ブロック５２Ａ，５４ＡにおけるトランジスタＭ１Ａ～Ｍ６Ａ、コンデンサＣ１Ａ，Ｃ２Ａ、及び接続点Ｎ１Ａ～Ｎ４Ａに対応する。ここで、Ｍ１Ｂ及びＭ２Ｂのゲートはレベル変換部５０Ｂの入力ノードに接続され、また接続点Ｎ３Ｂが出力ノードＮＯＵＴとなる。
　次にレベル変換回路３４の動作を説明する。ここでは説明を簡単にするために、各トランジスタのしきい値電圧を共通とし、記号Ｖｔｈで表す。レベル変換回路３４は、入力クロック信号ＳＩＮがＨレベルＶＩＨのとき、それをゲートに印加されるトランジスタＭ１Ａ，Ｍ２Ａがオンするように設計されている。一方、ＳＩＮがＬレベルＶＩＬであるときは、トランジスタＭ１Ａ，Ｍ２ＡはＳＩＮがＶＩＨであるときよりも大きなオン抵抗を有する（又はオフする）。トランジスタＭ６Ａは電源ＶＨＩＧＨとトランジスタＭ５Ａのゲートとの間にダイオード接続され、接続点Ｎ２Ａの電位φ２Ａが（ＶＨＩＧＨ－Ｖｔｈ）以下の状態ではオンするが、電位φ２Ａが（ＶＨＩＧＨ－Ｖｔｈ）より高い状態ではゲート－ソース間電圧ＶＧＳがＶｔｈ未満となりオフする。接続点Ｎ１Ａの電位φ１Ａは、電源ＶＨＩＧＨとＶＬＯＷとの間にチャネルを直列に接続されるＭ５Ａ及びＭ１Ａの電流駆動力（オン抵抗）により決定され、同様に、接続点Ｎ３Ａの電位φ３ＡはＭ３Ａ及びＭ２Ａの電流駆動力（オン抵抗）により決定される。
　入力クロック信号ＳＩＮがＶＩＨからＶＩＬに低下すると、トランジスタＭ１Ａのオン抵抗が上がるので、電位φ１Ａは上昇する。ここでＳＩＮがＶＩＨのとき、コンデンサＣ１Ａは接続点Ｎ２Ａ側のノードを、オン状態のトランジスタＭ６Ａを介して電源ＶＨＩＧＨに接続されて端子間電圧（φ２Ａ－φ１Ａ）に充電され、また電位φ２Ａは（ＶＨＩＧＨ－Ｖｔｈ）になっている。ＳＩＮがＶＩＬになり電位φ１Ａが上昇すると、その電位上昇がコンデンサＣ１Ａを介して接続点Ｎ２Ａに伝達され、電位φ２Ａが（ＶＨＩＧＨ－Ｖｔｈ）よりも高くなり、トランジスタＭ６Ａはオフ状態となり接続点Ｎ２Ａはフローティング状態となる。トランジスタＭ５Ａのオン抵抗は、ゲートに印加される電位φ２Ａの上昇に応じて低下するので、トランジスタＭ１Ａのオン抵抗の増加と相俟って、ＳＩＮがＶＩＬのときの電位φ１ＡはＳＩＮがＶＩＨのときより上昇する。当該φ１Ａをφ１Ａ(VＩＬ)と記す。
　回路ブロック５２Ａの負荷回路をブートストラップ回路としていることにより、入力クロック信号ＳＩＮのＶＩＨからＶＩＬへの切り替わり時にはブートストラップ作用により、素早くトランジスタＭ５Ａを深いオン状態とすることができ、抵抗素子などを利用する構成に比べて、電位φ１Ａを迅速にφ１Ａ(VＩＬ)へ立ち上げることができる。
　一方、入力クロック信号ＳＩＮがＶＩＬからＶＩＨに上昇すると、トランジスタＭ１Ａのオン抵抗が下がるので、電位φ１Ａは低下する。この場合、負荷回路であるブートストラップ回路において、トランジスタＭ６Ａが最初はオフ状態であるため、コンデンサＣ１Ａの容量結合により接続点Ｎ２Ａの電位φ２Ａが速やかに低下して、トランジスタＭ５Ａのオン抵抗も素早く増加する。よって、電位φ１Ａを迅速に引き下げることができる。ＳＩＮがＶＩＨのときの電位φ１Ａをφ１Ａ(VＩＨ)と記す。
　φ１Ａ(VＩＨ)とφ１Ａ(VＩＬ)との間にはφ１Ａ(VＩＨ)＜φ１Ａ(VＩＬ)なる関係がある。また、ＶＬＯＷ＜ＶＩＬ＜ＶＩＨ＜ＶＨＩＧＨであり、ＶＬＯＷ＜φ１Ａ(VＩＨ)＜ＶＩＬ，ＶＩＨ＜φ１Ａ(VＩＬ)＜ＶＨＩＧＨに設定することができる。
　回路ブロック５４Ａは回路ブロック５２Ａから制御信号としてφ１Ａの電位変化をトランジスタＭ４Ａのゲートに入力される。
　入力クロック信号ＳＩＮがＶＩＨからＶＩＬに低下すると、回路ブロック５４Ａにおいて、トランジスタＭ４Ａはゲート電位がφ１Ａ(VＩＨ)からφ１Ａ(VＩＬ)へ切り替わってオン状態となり、接続点Ｎ４Ａの電位φ４Ａが（ＶＨＩＧＨ－Ｖｔｈ）になる。これによりコンデンサＣ２Ａは端子間電圧（φ４Ａ－φ３Ａ）に充電される。また、信号ＳＩＮがＶＩＨからＶＩＬに低下すると、トランジスタＭ２Ａのオン抵抗はゲート電位の低下に応じて増加するので、電位φ３Ａが上昇する。電位φ３Ａが上昇すると、その電位上昇がコンデンサＣ２Ａを介して接続点Ｎ４Ａに伝達され、電位φ４Ａが（ＶＨＩＧＨ－Ｖｔｈ）よりも高くなり、トランジスタＭ４Ａはオフ状態となり接続点Ｎ４Ａはフローティング状態となる。トランジスタＭ３Ａのオン抵抗は、ゲートに印加される電位φ４Ａの上昇に応じて低下するので、トランジスタＭ２Ａのオン抵抗の増加と相俟って、ＳＩＮがＶＩＬのときの電位φ３ＡはＳＩＮがＶＩＨのときより上昇する。当該φ３Ａをφ３Ａ(VＩＬ)と記す。
　回路ブロック５４Ａの負荷回路をブートストラップ回路としていることにより、入力クロック信号ＳＩＮのＶＩＨからＶＩＬへの切り替わり時にはブートストラップ作用により、素早くトランジスタＭ３Ａを深いオン状態とすることができ、抵抗素子などを利用する構成に比べて、電位φ３Ａを迅速にφ３Ａ(VＩＬ)へ立ち上げることができる。
　一方、入力クロック信号ＳＩＮがＶＩＬからＶＩＨに上昇すると、トランジスタＭ４Ａのゲート電位がφ１Ａ(VＩＬ)からφ１Ａ(VＩＨ)へ切り替わる。Ｍ４ＡはこのＳＩＮの切り替え前には基本的にブートストラップ作用でオフ状態になっており、ＳＩＮの切り替え後にはゲート電位がφ１Ａ(VＩＨ)に低下することでそのオフ状態を維持する。また、信号ＳＩＮがＶＩＬからＶＩＨに上昇すると、トランジスタＭ２Ａのオン抵抗が下がるので、電位φ３Ａは低下する。このとき、電位φ４ＡはコンデンサＣ２Ａの容量結合により、（ＶＨＩＧＨ－Ｖｔｈ）より高い状態から（ＶＨＩＧＨ－Ｖｔｈ）の状態に速やかに低下して、トランジスタＭ３Ａのオン抵抗も素早く増加する。さらに、回路ブロック５４Ａでは上述のようにＭ４Ａがオフ状態を維持するので、φ４Ａが（ＶＨＩＧＨ－Ｖｔｈ）以下になっても接続点Ｎ４Ａはフローティング状態に保たれる。よって、コンデンサＣ２Ａの容量結合により電位φ４Ａは電位φ３Ａに好適に追随してさらに低下する。つまり、仮にＭ４Ａを単純なダイオード接続として電位φ４Ａを基本的に（ＶＨＩＧＨ－Ｖｔｈ）に固定する構成と比較して、トランジスタＭ３Ａのゲート－ソース間電圧ＶＧＳは小さくなり、それに応じてトランジスタＭ３Ａのオン抵抗も増加する。よって、電位φ３Ａを迅速に引き下げることができると共に、その低下幅を大きくすることができる。ＳＩＮがＶＩＨのときの電位φ３Ａをφ３Ａ(VＩＨ)と記す。
　φ３Ａ(VＩＨ)とφ３Ａ(VＩＬ)との間にはφ３Ａ(VＩＨ)＜φ３Ａ(VＩＬ)なる関係がある。また、ＶＬＯＷ＜φ３Ａ(VＩＨ)＜ＶＩＬ，ＶＩＨ＜φ３Ａ(VＩＬ)＜ＶＨＩＧＨに設定することができ、接続点Ｎ３Ａの電位変化の振幅を入力クロック信号ＳＩＮに対して１より大きな増幅率で増幅することができる。特に、上述したように、ＳＩＮがＶＩＬのときのブートストラップ作用による電位φ３Ａの増加幅の促進に加え、ＳＩＮがＶＩＨのときの電位φ３Ａの低下幅を大きくすることによって、増幅率の向上を図れる。
　回路ブロック５２Ｂ，５４Ｂの動作は基本的に上述した回路ブロック５２Ａ，５４Ａと同様である。但し、回路ブロック５２ＡにおけるＮＩＮへの入力クロック信号ＳＩＮに代えて、回路ブロック５２Ｂはレベル変換部５０ＡからＮＭＩＤへ、Ｌレベルがφ３Ａ(VＩＨ)でありＨレベルがφ３Ａ(VＩＬ)であって、かつＳＩＮに対して位相が反転したクロック信号（中間クロック信号）ＳＭＩＤを入力される。回路ブロック５２Ｂは接続点Ｎ１Ｂの電位φ１Ｂを回路ブロック５４ＢのトランジスタＭ４Ｂのゲートへ制御信号として供給する。中間クロック信号ＳＭＩＤがＬレベルのときのφ１Ｂをφ１Ｂ(VＩＨ)、またＳＭＩＤがＨレベルのときのφ１Ｂをφ１Ｂ(VＩＬ)と表すと、φ１Ｂ(VＩＨ)＞φ１Ｂ(VＩＬ)である。ＳＭＩＤがＬレベルのとき、トランジスタＭ４Ｂはダイオード接続となり得、またトランジスタＭ２Ｂはオン抵抗が高い状態となる。一方、ＳＭＩＤがＨレベルのとき、トランジスタＭ４Ｂはオフ状態になり、またトランジスタＭ２Ｂはオン抵抗が低い状態となる。中間クロック信号ＳＭＩＤがＬレベルのときのφ３Ｂをφ３Ｂ(VＩＨ)、またＳＭＩＤがＨレベルのときのφ３Ｂをφ３Ｂ(VＩＬ)と表すと、φ３Ｂ(VＩＨ)＞φ３Ｂ(VＩＬ)となり、φ３Ｂ(VＩＨ)がＨレベルＶＯＨ、φ３Ｂ(VＩＬ)がＬレベルＶＯＬである出力クロック信号ＳＯＵＴが出力ノードＮＯＵＴから出力される。
　レベル変換部５０Ｂはレベル変換部５０Ａと同様、入力されたクロック信号の各レベルを変換して、１より大きな増幅率で増幅されたクロック信号を生成し出力する。
　各レベル変換部５０は上述のように増幅率の向上を図れ、レベル変換回路３４は高い増幅率を実現可能である。なお、回路ブロック５４のコンデンサＣ２Ａ，Ｃ２Ｂの保持電圧は、トランジスタＭ３Ａ，Ｍ３Ｂのリーク電流により低下し得る。そこで、それらコンデンサの容量は基本的には、リーク電流による電圧低下がブートストラップ動作に影響を与えない程度に留められるように大きく設定することが増幅率を確保する上で好適である。実際には、容量を増加すると一般にレベル変換回路３４の回路規模も大きくなるので、設計上、回路規模に課される上限も考慮して当該容量を決定することができる。
　レベル変換部５０Ａとレベル変換部５０Ｂとは基本的な構成は同じとすることができる。但し、レベル変換部５０Ｂは出力ノードＮＯＵＴに接続される負荷に応じた駆動能力を必要とされ、例えば、大きな負荷を駆動する場合には、回路ブロック５４Ｂを構成する素子は回路ブロック５４Ａの素子より大きな電流、電荷を取り扱えるものとされる。具体的には回路ブロック５４Ｂのトランジスタのチャネル幅やコンデンサの容量を回路ブロック５４Ａより大きく設定する。
　また、各レベル変換部５０はフィードフォワード回路であり、高速動作可能でありレベル変換回路３４の入出力間での位相遅れを小さくできる。さらに、レベル変換回路３４はシングルエンド信号の入出力であり回路構成が簡単である。それぞれ反転出力を与えるレベル変換部５０を直列に２段接続したことにより、レベル変換回路３４への入力クロック信号ＳＩＮがオフ、つまりＬレベルに固定される状態では、出力ノードＮＯＵＴの電位もＬレベルに設定される。例えば、本実施形態では出力信号のＬレベルＶＯＬは－６Ｖであり、ＨレベルＶＯＨは１０Ｖである。このようにＶＯＬの絶対値がＶＯＨの絶対値より小さい場合に、ＳＩＮオフ時に出力をＶＯＬに固定する構成は、レベル変換回路３４の出力に接続される配線や回路に印加される電圧の絶対値が小さくなり、例えば、回路の消費電力低減や安全性向上などの点で好適である。
　上述の実施形態ではレベル変換回路３４を構成する各トランジスタをｎチャネルとしたが、各トランジスタをｐチャネルとしたレベル変換回路３４も実現可能である。また、当該トランジスタであるＴＦＴは、半導体層を透明アモルファス酸化物半導体（Transparent Amorphous Oxide Semiconductors：ＴＡＯＳ）で形成したものとすることができるが、半導体層は低温ポリシリコンやアモルファスシリコンなどの他の材料を用いて形成することもできる。
　上述したレベル変換回路３４はＴＦＴ基板１６の周辺部分２２に生じる空き領域を有効利用して形成されるので、液晶パネル１２のサイズ増加を抑制できる。
　また、レベル変換回路３４は基本的には抵抗素子を用いずに構成することができるので、ＴＦＴ基板１６表面に画素領域部分２０の画素配列構造と同様の製造工程で形成でき好都合である。一方、ＴＦＴ基板１６上に形成しない場合などにおけるレベル変換回路３４は、回路ブロック５２の負荷回路を、上述したブートストラップ回路に代えて、ドライバトランジスタＭ１Ａ，Ｍ１Ｂと電源ＶＨＩＧＨとの間に接続した抵抗素子にすることもできる。

Claims (5)

  1. 　チャネルの導電型が同じであるトランジスタによって構成され、第１電源及び第２電源が供給する電圧間にて、矩形波である入力信号に対してレベル変換を行い振幅が増幅された出力信号を生成するレベル変換回路において、
    　第１の入力ノードから前記入力信号を入力され、当該入力信号に対して反転した中間信号を生成し第１の出力ノードから出力する第１のレベル変換部と、
    　前記第１の出力ノードに接続される第２の入力ノードから前記中間信号を入力され、当該中間信号に対して反転した前記出力信号を生成し第２の出力ノードから出力する第２のレベル変換部と、を有し、
    　前記各レベル変換部は、
    　前記入力ノードから矩形波を入力され、制御信号を出力するインバータ回路と、
    　前記インバータ回路から入力される前記制御信号に応じて動作し、前記入力ノードから入力される矩形波の振幅を増幅して前記出力ノードから出力する振幅増幅回路と、
    　を有し、
    　前記インバータ回路は、
    　前記第１電源及び前記第２電源の間に互いに直列に接続された第１のトランジスタと負荷抵抗とを備え、
    　前記入力ノードから前記第１のトランジスタのゲートに前記矩形波を印加され、
    　前記第１のトランジスタと前記負荷抵抗との接続点から前記矩形波に対して電圧変化が反転した前記制御信号を出力し、
    　前記振幅増幅回路は、
    　前記第１電源と前記出力ノードとの間にチャネルを接続された第２のトランジスタと、
    　前記出力ノードと前記第２電源との間にチャネルを接続された第３のトランジスタと、
    　前記第３のトランジスタのゲートと前記第２電源との間にチャネルを接続された第４のトランジスタと、
    　前記出力ノードと前記第３のトランジスタのゲートとの間に接続されたブートストラップコンデンサと、を備え、
    　前記入力ノードからゲートに印加される信号に応じた前記第２のトランジスタの動作と、前記制御信号をゲートに印加されオン／オフ状態を切り替えられる前記第４のトランジスタの動作とに連動して前記レベル変換を行い、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記出力ノードに生じること、
    　を特徴とするレベル変換回路。
  2. 　請求項１に記載のレベル変換回路において、
    　前記各レベル変換部の前記負荷抵抗は、第５のトランジスタ、第６のトランジスタ及びコンデンサからなるブートストラップ回路であり、
    　前記第５のトランジスタは前記第１のトランジスタと互いのチャネルを直列に接続され、当該第５のトランジスタ及び第１のトランジスタの直列接続は前記第１電源及び前記第２電源の間に接続され、
    　前記第６のトランジスタは前記第５のトランジスタのゲートと前記第２電源との間にチャネルを接続され、
    　前記コンデンサは前記第１のトランジスタと前記第５のトランジスタとの接続点と前記第５のトランジスタのゲートとの間に接続され、
    　前記ブートストラップ回路は、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記制御信号に生じること、を特徴とするレベル変換回路。
  3. 　請求項２に記載のレベル変換回路を用いた液晶表示装置であって、
    　前記液晶表示装置は、相互間に液晶を挟んで対向配置された一対の絶縁性基板を有し、
    　前記絶縁性基板の一方であるＴＦＴ基板は、画素が行列配置される領域に配置された他方の前記絶縁性基板に面した画素領域部分と、前記他方の絶縁性基板より外側に拡がった周辺部分とを有し、
    　前記ＴＦＴ基板の前記画素領域部分の表面には、前記画素の各行に沿う走査配線と、前記画素の各列に沿う映像配線と、前記画素ごとに配置された薄膜トランジスタとを含む画素配列構造が形成され、前記周辺部分の表面には、前記走査配線に信号を供給する走査線駆動回路及び、前記映像配線に信号を供給する映像線駆動回路に加え、これら走査線駆動回路又は映像線駆動回路に矩形波を供給する前記レベル変換回路が形成され、
    　前記レベル変換回路は、前記画素領域部分における前記画素配列構造の形成工程にて共に形成されること、
    　を特徴とする液晶表示装置。
  4. 　請求項１又は請求項２に記載のレベル変換回路において、
    　前記各トランジスタの前記導電型はｎチャネルであること、を特徴とするレベル変換回路。
  5. 　請求項３に記載の液晶表示装置において、
    　前記レベル変換回路の前記各トランジスタ及び、前記画素ごとの前記薄膜トランジスタの導電型は共にｎチャネルであること、を特徴とする液晶表示装置。
PCT/JP2013/002094 2012-04-25 2013-03-27 レベル変換回路、及びそれを用いた液晶表示装置 WO2013161184A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/470,357 US9407267B2 (en) 2012-04-25 2014-08-27 Level conversion circuit and liquid crystal display device using the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012100176A JP2013229741A (ja) 2012-04-25 2012-04-25 レベル変換回路、及びそれを用いた液晶表示装置
JP2012-100176 2012-04-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/470,357 Continuation US9407267B2 (en) 2012-04-25 2014-08-27 Level conversion circuit and liquid crystal display device using the same

Publications (1)

Publication Number Publication Date
WO2013161184A1 true WO2013161184A1 (ja) 2013-10-31

Family

ID=49482540

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/002094 WO2013161184A1 (ja) 2012-04-25 2013-03-27 レベル変換回路、及びそれを用いた液晶表示装置

Country Status (3)

Country Link
US (1) US9407267B2 (ja)
JP (1) JP2013229741A (ja)
WO (1) WO2013161184A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107493100B (zh) * 2016-06-12 2023-03-31 深圳芯启航科技有限公司 一种电平转换器
US10511223B2 (en) * 2016-12-09 2019-12-17 Allegro Microsystems, Llc Voltage regulator having boost and charge pump functionality
CN109936282B (zh) * 2019-04-30 2020-07-28 广东美的制冷设备有限公司 智能功率模块和电器设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01305615A (ja) * 1988-06-03 1989-12-08 Hitachi Ltd 薄膜トランジスタ回路
JP2002328643A (ja) * 2001-04-27 2002-11-15 Semiconductor Energy Lab Co Ltd 表示装置の駆動回路
JP2009188748A (ja) * 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路
JP2012075049A (ja) * 2010-09-29 2012-04-12 Dainippon Printing Co Ltd 論理否定型電子回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3144166B2 (ja) * 1992-11-25 2001-03-12 ソニー株式会社 低振幅入力レベル変換回路
JP3552500B2 (ja) * 1997-11-12 2004-08-11 セイコーエプソン株式会社 論理振幅レベル変換回路，液晶装置及び電子機器
GB9805882D0 (en) * 1998-03-20 1998-05-13 Sharp Kk Voltage level converters
JP4043409B2 (ja) 2003-06-17 2008-02-06 三菱電機株式会社 レベル変換回路
EP2221973B1 (en) 2007-12-20 2014-11-12 Sharp Kabushiki Kaisha Buffer and display device
JP5467454B2 (ja) * 2009-09-01 2014-04-09 Ｎｌｔテクノロジー株式会社 ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01305615A (ja) * 1988-06-03 1989-12-08 Hitachi Ltd 薄膜トランジスタ回路
JP2002328643A (ja) * 2001-04-27 2002-11-15 Semiconductor Energy Lab Co Ltd 表示装置の駆動回路
JP2009188748A (ja) * 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路
JP2012075049A (ja) * 2010-09-29 2012-04-12 Dainippon Printing Co Ltd 論理否定型電子回路

Also Published As

Publication number Publication date
US20140361966A1 (en) 2014-12-11
US9407267B2 (en) 2016-08-02
JP2013229741A (ja) 2013-11-07

Similar Documents

Publication Publication Date Title
TWI422156B (zh) 具低功率損耗之移位暫存器
US7724231B2 (en) Display device
JP4954924B2 (ja) 差動増幅器及びそれを用いた表示装置の駆動回路
KR100685700B1 (ko) 주사선 구동 회로, 표시 장치 및 전자 기기
JP4970552B2 (ja) 補助容量配線駆動回路および表示装置
US20060012557A1 (en) Data processing circuit, display apparatus, and portable terminal
US20170047031A1 (en) Goa circuit based on p-type thin film transistor
US10199004B2 (en) Display device
JP5538765B2 (ja) 液晶表示装置
US8558852B2 (en) Source driver, electro-optical device, and electronic instrument
US10255983B2 (en) Shift register, unit thereof, and display device
JP4831657B2 (ja) 液晶表示駆動用半導体集積回路
US8508513B2 (en) Display device
JP2005196123A (ja) 液晶表示装置の駆動回路
US6919752B2 (en) Level shifter and latch with the same built in
JP2009181612A (ja) シフトレジスタ回路及び液晶表示装置
WO2013161184A1 (ja) レベル変換回路、及びそれを用いた液晶表示装置
US9438235B2 (en) Gate driver and related circuit buffer
TWI419134B (zh) 閘極驅動器
TWI313445B (en) Electro-optical device and electronic apparatus
JP4832100B2 (ja) 表示装置
CN109360533B (zh) 液晶面板及其栅极驱动电路
JP2006203503A (ja) レベルシフタ、レベルシフタの駆動方法、電気光学装置、電気光学装置の駆動方法及び電子機器
US20050206640A1 (en) Image display panel and level shifter
JP5246726B2 (ja) シフトレジスタ回路および表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13782609

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13782609

Country of ref document: EP

Kind code of ref document: A1