JP2013229741A - レベル変換回路、及びそれを用いた液晶表示装置 - Google Patents

Abstract

【課題】単一の導電型のトランジスタを用いて増幅率が大きいレベル変換回路を得る。
【解決手段】レベル変換回路３４は直列接続されたレベル変換部５０Ａ、５０Ｂからなる。レベル変換部５０Ａは回路ブロック５２Ａ，５４Ａからなる。回路ブロック５２Ａは、入力信号Ｓ_ＩＮを反転させる。回路ブロック５４Ａは電源Ｖ_ＬＯＷと接続点Ｎ_３Ａとの間に接続されたトランジスタＭ_２Ａと、Ｎ_３Ａと電源Ｖ_ＨＩＧＨとの間に接続されたトランジスタＭ_３Ａと、Ｍ_３ＡのゲートとＶ_ＨＩＧＨとの間に接続されたトランジスタＭ_４Ａと、Ｎ_ＯＵＴとＭ_３Ａのゲートとの間に接続されたコンデンサＣ_１Ａとを備え、入力ノードＮ_ＩＮからゲートに印加される信号に応じたＭ_２Ａの動作と、回路ブロック５２Ａの出力をゲートに印加されオン／オフ状態を切り替えられるＭ_４Ａの動作とに連動してレベル変換を行い、Ｎ_３Ａの電位変化を出力する。
【選択図】図２

Description

本発明は、矩形波の振幅が増幅されるレベル変換回路（レベルシフタ）、及びそれを用いた液晶表示装置に関し、特に、同じ導電型のトランジスタによって構成することができるレベル変換回路と、当該レベル変換回路を液晶パネルに搭載した液晶表示装置に関する。

液晶表示装置を駆動する際のデータの処理やタイミングパルスの生成は集積回路（ＩＣ）などのロジック回路を用いて行われ、それらの回路の多くは例えば、０〜３．３Ｖといった比較的に小さい電圧振幅で動作する。しかし、液晶パネルの駆動におけるゲート線やソース線に供給する信号のように、通常のロジック回路で用いられる範囲外の電圧や大きな振幅が必要とされる場合がある。そのような場合に、レベル変換回路は、通常のロジック回路等で生成された矩形波から、ハイレベル（Ｈレベル）及びローレベル（Ｌレベル）の電位を変換し振幅が増幅された矩形波を生成することができる。

レベル変換回路をＣＭＯＳ回路で構成した場合、ｐチャネル及びｎチャネルのＭＯＳトランジスタを用いる必要があり製造工程数が増大する。そこで、製造工程数を少なくして歩留まり向上やコスト低減を図るために、レベル変換回路を単一の導電型のＭＯＳトランジスタで構成することも行われている。

図３は下記特許文献１に示されるレベル変換回路の回路図である。当該レベル変換回路の基本構成は、高位電源Ｖ_ＨＩＧＨと低位電源Ｖ_ＬＯＷとの間にドライバ回路２と負荷回路４とが直列に接続され、ドライバ回路への入力信号に対してドライバ回路２と負荷回路４との接続点に電圧変化が反転した出力信号を生じるインバータ回路である。ドライバ回路２を構成するｎＭＯＳトランジスタＭ_０１はソースを電源Ｖ_ＬＯＷに接続され、ドレインを出力ノードＮ_ＯＵＴに接続される。負荷回路４は出力ノードＮ_ＯＵＴと電源Ｖ_ＨＩＧＨとの間に接続されたｎＭＯＳトランジスタＭ_０２、Ｍ_０２のゲートと電源Ｖ_ＨＩＧＨとの間にダイオード接続されたｎＭＯＳトランジスタＭ_０３、及びＭ_０２のゲートと出力ノードＮ_ＯＵＴとの間に接続されたコンデンサＣとからなるブートストラップ回路である。

例えば、電源Ｖ_ＬＯＷ側にドライバトランジスタとしてｎチャネルのトランジスタを配置したインバータへ矩形波を入力する場合、入力信号が矩形波のＬレベルよりＨレベルにてドライバトランジスタのオン抵抗が低下し、出力ノードの電圧が低下する。ここで、負荷回路を図３に示すブートストラップ回路とした場合、入力信号がＬレベルの時は出力ノードＮ_ＯＵＴの電圧上昇に連動して、トランジスタＭ_０３がオフ状態となることにより、トランジスタＭ_０２のゲート電位がＶ_ＨＩＧＨ−Ｖ_ｔｈ（ここでＶ_ｔｈはトランジスタＭ_０３のしきい値電圧である。）よりも高い電位に上昇して、出力ノードＮ_ＯＵＴの電圧上昇が促進される。

特開２００５−０１２３５６号公報 再表２００９／０８１６１９号公報

一方、入力信号がＨレベルの時は、出力ノードＮ_ＯＵＴの電圧は低下する、この場合、トランジスタＭ_０３はオン状態であり、トランジスタＭ_０２のゲート電位は基本的にはＶ_ＨＩＧＨ−Ｖ_ｔｈである。つまり、入力信号のＨレベルに応じてトランジスタＭ_０１のオン抵抗が低下する一方で、出力ノードＮ_ＯＵＴの電圧低下に伴いトランジスタＭ_０２のゲート−ソース間電圧Ｖ_ＧＳが増加して、トランジスタＭ_０２のオン抵抗も低下する。よって、負荷回路が一定の抵抗値である場合に比べて、出力ノードＮ_ＯＵＴの電圧の低下が緩和され、出力電圧を低下させにくいという問題があった。またこれに起因して、入力信号に対する出力信号の増幅率を大きくしにくいという問題があった。

本発明は上記問題点を解決するためになされたものであり、単一の導電型のトランジスタを用いて好適な増幅率が得られるレベル変換回路、及びそれを用いた液晶表示装置を提供することを目的とする。

本発明に係るレベル変換回路は、チャネルの導電型が同じであるトランジスタによって構成され、第１電源及び第２電源が供給する電圧間にて、矩形波である入力信号に対してレベル変換を行い振幅が増幅された出力信号を生成するものであって、第１の入力ノードから前記入力信号を入力され、当該入力信号に対して反転した中間信号を生成し第１の出力ノードから出力する第１のレベル変換部と、前記第１の出力ノードに接続される第２の入力ノードから前記中間信号を入力され、当該中間信号に対して反転した前記出力信号を生成し第２の出力ノードから出力する第２のレベル変換部と、を有する。前記各レベル変換部は、前記入力ノードから矩形波を入力され、制御信号を出力するインバータ回路と、前記インバータ回路から入力される前記制御信号に応じて動作し、前記入力ノードから入力される矩形波の振幅を増幅して前記出力ノードから出力する振幅増幅回路と、を有する。前記インバータ回路は、前記第１電源及び前記第２電源の間に互いに直列に接続された第１のトランジスタと負荷抵抗とを備え、前記入力ノードから前記第１のトランジスタのゲートに前記矩形波を印加され、前記第１のトランジスタと前記負荷抵抗との接続点から前記矩形波に対して電圧変化が反転した前記制御信号を出力する。前記振幅増幅回路は、前記第１電源と前記出力ノードとの間にチャネルを接続された第２のトランジスタと、前記出力ノードと前記第２電源との間にチャネルを接続された第３のトランジスタと、前記第３のトランジスタのゲートと前記第２電源との間にチャネルを接続された第４のトランジスタと、前記出力ノードと前記第３のトランジスタのゲートとの間に接続されたブートストラップコンデンサと、を備え、前記入力ノードからゲートに印加される信号に応じた前記第２のトランジスタの動作と、前記制御信号をゲートに印加されオン／オフ状態を切り替えられる前記第４のトランジスタの動作とに連動して前記レベル変換を行い、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記出力ノードに生じる。

他の本発明に係るレベル変換回路においては、前記各レベル変換部の前記負荷抵抗は、第５のトランジスタ、第６のトランジスタ及びコンデンサからなるブートストラップ回路である。前記第５のトランジスタは前記第１のトランジスタと互いのチャネルを直列に接続され、当該第５のトランジスタ及び第１のトランジスタの直列接続は前記第１電源及び前記第２電源の間に接続され、前記第６のトランジスタは前記第５のトランジスタのゲートと前記第２電源との間にチャネルを接続され、前記コンデンサは前記第１のトランジスタと前記第５のトランジスタとの接続点と前記第５のトランジスタのゲートとの間に接続される。前記ブートストラップ回路は、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記制御信号に生じる。

本発明に係る液晶表示装置は、請求項２に記載のレベル変換回路を用いたものであって、前記液晶表示装置は、相互間に液晶を挟んで対向配置された一対の絶縁性基板を有し、前記絶縁性基板の一方であるＴＦＴ基板は、画素が行列配置される領域に配置された他方の前記絶縁性基板に面した画素領域部分と、前記他方の絶縁性基板より外側に拡がった周辺部分とを有し、前記ＴＦＴ基板の前記画素領域部分の表面には、前記画素の各行に沿う走査配線と、前記画素の各列に沿う映像配線と、前記画素ごとに配置された薄膜トランジスタとを含む画素配列構造が形成され、前記周辺部分の表面には、前記走査配線に信号を供給する走査線駆動回路及び、前記映像配線に信号を供給する映像線駆動回路に加え、これら走査線駆動回路又は映像線駆動回路に矩形波を供給する前記レベル変換回路が形成され、前記レベル変換回路は、前記画素領域部分における前記画素配列構造の形成工程にて共に形成される。

本発明に係るレベル変換回路において、前記各トランジスタの前記導電型はｎチャネルとすることができる。

また本発明に係る液晶表示装置において、前記レベル変換回路の前記各トランジスタ及び、前記画素ごとの前記薄膜トランジスタの導電型は共にｎチャネルとすることができる。

本発明によれば、単一の導電型のトランジスタを用いたレベル変換回路、及びそれを用いた液晶表示装置において、矩形波の増幅率の向上が図れる。

本発明の実施形態に係る液晶表示装置の概略の構成を示す模式図である。 本発明の実施形態に係るレベル変換回路の基本的な構成を示す回路図である。 従来のレベル変換回路の回路図である。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は、本実施形態に係る液晶表示装置１０の概略の構成を示す模式図である。液晶表示装置１０は、液晶パネル１２、バックライトユニット（図示せず）等からなる。液晶パネル１２は、例えば、ＩＰＳ（In Plane Switching）方式、かつアクティブマトリクス駆動方式である。液晶パネル１２は、カラーフィルタ基板１４とＴＦＴ基板１６との間に液晶が充填される。カラーフィルタ基板１４及びＴＦＴ基板１６はそれぞれ絶縁性基板である透明ガラス基板を用いて形成される。カラーフィルタ基板１４、ＴＦＴ基板１６の外側面にはそれぞれ偏光フィルムが貼られ、またＴＦＴ基板１６の背面にバックライトユニットが配置される。

液晶表示装置１０の画像表示領域には画素が行列配置される。カラーフィルタ基板１４は画像表示領域に応じた大きさの矩形形状である。各画素は、例えば赤、緑及び青のサブ画素のセットからなり、カラーフィルタ基板１４の液晶側の面には、サブ画素の各色に対応したカラーフィルタが形成され、また、画素分離領域に遮光膜であるブラックマトリクスが形成される。

ＴＦＴ基板１６はカラーフィルタ基板１４より大きな矩形形状であり、画像表示領域に対応する部分（画素領域部分２０）とその外側に拡がった周辺部分２２とを有する。画素領域部分２０にはカラーフィルタ基板１４が対向配置される。周辺部分２２は、ＴＦＴ基板１６の少なくとも一辺の縁と当該縁に平行なカラーフィルタ基板１４の縁との間に設けられる。

ＴＦＴ基板１６の画素領域部分２０の液晶側の面には、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）２４、ソース線２６（映像配線）、ゲート線２８（走査配線）、画素電極及び共通電極などを含む画素配列構造が形成されている。具体的には、画素電極及びＴＦＴがそれぞれ画素配列に対応してマトリクス状に配置される。各画素には画素電極と同様、透明電極材からなる共通電極も配置される。ソース線２６はＴＦＴ２４の列（垂直方向の並び）ごとに設けられ、当該列の複数のＴＦＴ２４のソースに共通に接続される。ゲート線２８はＴＦＴ２４の行（水平方向の並び）ごとに設けられ、当該行の複数のＴＦＴ２４のゲート電極に共通に接続される。ソース線２６は画素列間に設けられる画素分離領域に沿って配置され、ゲート線２８は画素行間に設けられる画素分離領域に沿って配置され、複数のソース線２６と複数のゲート線２８とは互いに概ね直交して配置される。各ＴＦＴ２４のドレインには当該ＴＦＴに対応する画素電極が接続される。

各ＴＦＴ２４はゲート線２８に印加される走査パルスに応じて行単位で導通状態を制御される。オン状態とされたＴＦＴ２４を介して画素電極はソース線２６に接続され、ソース線２６から画素値に応じた信号電圧（画素電圧）を印加される。共通電極は共通電極配線を介して各画素に共通な所定のコモン電位を印加される。液晶は画素電極と共通電極との電位差に応じて生じる電界により画素ごとに配向を制御されて、バックライトユニットから入射した光に対する透過率を変化させ、これにより画像表示領域に画像が形成される。

ＴＦＴ基板１６の周辺部分２２は画素領域部分２０の画素配列構造が形成される面と同じ面に、ソース線駆動回路３０、ゲート線駆動回路３２（走査線駆動回路）及びレベル変換回路３４などが形成される。レベル変換回路３４は画素配列構造の形成工程にて一緒に作られる。またソース線駆動回路３０やゲート線駆動回路３２も画素配列構造と共に形成することができる。

ソース線駆動回路３０（映像線駆動回路）、ゲート線駆動回路３２及びレベル変換回路３４は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）３６を介して、液晶パネル１２の外の基板３８と接続され、基板３８に設けられた制御装置からタイミング信号等を供給されて動作する。

制御装置は、不図示のチューナやアンテナで受信した映像信号や、映像再生装置など別の装置が生成した映像信号を入力される。制御装置は入力された映像信号に基づいて、各画素の階調値を示す画素データを生成しソース線駆動回路３０へ出力したり、ソース線駆動回路３０、ゲート線駆動回路３２及びレベル変換回路３４へのタイミングパルスやクロック信号を生成したりする。

ゲート線駆動回路３２は、画素領域部分２０の左右いずれかに設けられる周辺部分２２に画素領域部分２０に沿って配置され、各ゲート線２８に接続される。ゲート線駆動回路３２はシフトレジスタを含んで構成され、当該シフトレジスタは制御装置からのトリガ信号を受けて動作を開始し、垂直走査方向に沿った順序でゲート線２８を順次選択し、選択したゲート線２８に走査パルスを出力する。これにより、選択された画素行のＴＦＴ２４がオンされる。なお、ゲート線駆動回路３２を画素領域部分２０の両側に設け、ゲート線２８の両側から走査パルスを供給するようにしてもよい。

ソース線駆動回路３０は画素領域部分２０の上下いずれかに設けられる周辺部分２２に画素領域部分２０に沿って配置され、各ソース線２６に接続される。ソース線駆動回路３０はゲート線駆動回路３２によるゲート線２８の選択に同期して、当該選択された行の画素データを制御装置から入力され、当該行の各画素データに応じたデータ電圧を生成する。生成されたデータ電圧はソース線２６へ出力され、これにより、選択されたゲート線２８に対応する画素電極に画素電圧が設定される。ちなみに、これはラスター画像の水平走査に相当し、垂直走査期間（１Ｖ）内の有効走査期間にて水平走査周期（１Ｈ）ごとに行が選択され、当該行への画素電圧の書き込みが行われる。各行の書き込み動作にてＴＦＴ２４がオフ状態となった時点の画素電極の電位は、次のフレームにて当該行への書き込みが開始されるまで基本的に保持され、その間、当該行の各画素は当該電位に応じた透過率に制御される。

レベル変換回路３４は周辺部分２２の空き領域に配置される。具体的には、周辺部分２２のうち画素領域部分２０の矩形の辺に沿った部分にはソース線駆動回路３０及びゲート線駆動回路３２が配置されるが、ＴＦＴ基板１６の角に位置する周辺部分２２にはソース線駆動回路３０及びゲート線駆動回路３２が配置されず空き領域となり得る。そこでそのような空き領域を有効利用してレベル変換回路３４を形成することができる。例えば、図１ではレベル変換回路３４はＴＦＴ基板１６の左上の周辺部分２２に配置されている。

レベル変換回路３４は制御装置からクロック信号を入力され、そのＨレベル及びＬレベルそれぞれの電位を変換して振幅が増幅されたクロック信号を生成する。本実施形態ではレベル変換回路３４はそれぞれ２Ｈ周期で互いに位相が１Ｈずれた２相のクロック信号に対してレベル変換・増幅を行う。レベル変換回路３４が生成した２相クロック信号はゲート線駆動回路３２に供給される。ゲート線駆動回路３２は当該クロック信号に基づいて、シフトレジスタのシフト動作を行うと共にシフトレジスタの各段にて走査パルスを生成する。走査パルスのＨ／ＬレベルはＴＦＴ２４のオン／オフを好適に行うように設定され、レベル変換回路３４は当該走査パルスに所望のＨ／Ｌレベルが得られるようなクロック信号を生成する。例えば、レベル変換回路３４は制御装置で用いられる、Ｈレベルの電位Ｖ_ＩＨ＝３．３Ｖ，Ｌレベルの電位Ｖ_ＩＬ＝０Ｖのクロック信号を入力され、Ｈレベルの電位Ｖ_ＯＨ＝１０Ｖ，Ｌレベルの電位Ｖ_ＯＬ＝−６Ｖのクロック信号を生成する。なお、レベル変換回路３４の出力をソース線駆動回路３０の駆動に用いても良い。

図２はレベル変換回路３４の基本的な構成を示す回路図であり、上述の２相のクロック信号のそれぞれに対して図２に示す回路が設けられる。レベル変換回路３４は、トランジスタとコンデンサとで構成され、各トランジスタの導電型はｎチャネルである。また、本実施形態ではレベル変換回路３４はＴＦＴ基板１６の表面に形成され、各トランジスタは画素領域部分２０のＴＦＴ２４と同じプロセスで形成されるＴＦＴである。

レベル変換回路３４は所定の高電位Ｖ_ＨＩＧＨの電源（以下、電源Ｖ_ＨＩＧＨ）と所定の低電位Ｖ_ＬＯＷの電源（以下、電源Ｖ_ＬＯＷ）とに接続され、それら電源が供給する電圧間にて、Ｈレベル、Ｌレベルがそれぞれ電位Ｖ_ＩＨ，Ｖ_ＩＬである入力クロック信号Ｓ_ＩＮに対してレベル変換を行い、Ｈレベル、Ｌレベルがそれぞれ電位Ｖ_ＯＨ，Ｖ_ＯＬである振幅が増幅された出力クロック信号Ｓ_ＯＵＴを生成する。例えば、Ｖ_ＨＩＧＨは１７Ｖ、Ｖ_ＬＯＷは−９Ｖとする。

レベル変換回路３４は入力ノードＮ_ＩＮから入力クロック信号Ｓ_ＩＮを入力され、出力ノードＮ_ＯＵＴから出力クロック信号Ｓ_ＯＵＴを出力する。レベル変換回路３４は直列接続された２つのレベル変換部５０（５０Ａ，５０Ｂ）を有する。前段のレベル変換部５０Ａの入力ノードはノードＮ_ＩＮであり、出力ノードは後段のレベル変換部５０Ｂとの接続ノードＮ_ＭＩＤである。レベル変換部５０Ａは入力クロック信号Ｓ_ＩＮを反転した中間クロック信号Ｓ_ＭＩＤを生成し、後段のレベル変換部５０Ｂへ出力する。後段のレベル変換部５０Ｂの入力ノードはノードＮ_ＭＩＤであり、出力ノードはノードＮ_ＯＵＴである。レベル変換部５０Ｂは中間クロック信号Ｓ_ＭＩＤを反転した出力クロック信号Ｓ_ＯＵＴを生成する。

各レベル変換部５０は２つの回路ブロック５２，５４からなる。回路ブロック５２，５４の基本構造は、電源Ｖ_ＬＯＷ及び電源Ｖ_ＨＩＧＨの間にドライバトランジスタと実質的に負荷抵抗として機能する負荷抵抗回路とが直列に接続されたＭＯＳインバータ回路であり、ドライバトランジスタのゲートに印加される矩形波に対して電圧変化が反転した信号を、ドライバトランジスタと負荷抵抗回路との接続点から出力する。負荷抵抗回路は後述するようにブートストラップ回路である。以下、回路ブロック５２，５４の構成についてレベル変換部５０Ａを例にさらに説明する。

回路ブロック５２ＡはトランジスタＭ_１Ａ，Ｍ_５Ａ，Ｍ_６Ａ及びコンデンサＣ_１Ａからなり、Ｍ_１Ａがドライバトランジスタであり、トランジスタＭ_５Ａ，Ｍ_６Ａ及びコンデンサＣ_１Ａがブートストラップ回路を構成する。Ｍ_１Ａのソースは電源Ｖ_ＬＯＷに接続され、ドレインはＭ_５Ａのソースに接続され、ゲートはレベル変換部５０Ａの入力ノードに接続される。Ｍ_５Ａのドレインは電源Ｖ_ＨＩＧＨに接続され、ゲートはＭ_６Ａのソースに接続される。Ｍ_６Ａのドレイン及びゲートは電源Ｖ_ＨＩＧＨに接続される。Ｃ_１ＡはＭ_１ＡとＭ_５Ａとの接続点Ｎ_１Ａと、Ｍ_５ＡのゲートとＭ_６Ａのソースとの接続点Ｎ_２Ａとの間に接続される。

回路ブロック５４ＡはトランジスタＭ_２Ａ、Ｍ_３Ａ，Ｍ_４Ａ及びコンデンサＣ_２Ａからなり、Ｍ_２Ａがドライバトランジスタであり、トランジスタＭ_３Ａ，Ｍ_４Ａ及びコンデンサＣ_２Ａがブートストラップ回路を構成する。Ｍ_２Ａのソースは電源Ｖ_ＬＯＷに接続され、ドレインはＭ_３Ａのソースに接続され、ゲートはＭ_１Ａと同様、レベル変換部５０Ａの入力ノードに接続される。Ｍ_３Ａのドレインは電源Ｖ_ＨＩＧＨに接続され、ゲートはＭ_４Ａのソースに接続される。Ｍ_４Ａのドレインは電源Ｖ_ＨＩＧＨに接続され、ゲートは回路ブロック５２Ａの接続点Ｎ_１Ａに接続される。Ｃ_２ＡはＭ_２ＡとＭ_３Ａとの接続点Ｎ_３Ａと、Ｍ_３ＡのゲートとＭ_４Ａのソースとの接続点Ｎ_４Ａとの間に接続される。ここで、接続点Ｎ_３Ａが接続ノードＮ_ＭＩＤとなる。

回路ブロック５２Ｂ，５４ＢはトランジスタＭ_１Ｂ〜Ｍ_６Ｂ及びコンデンサＣ_１Ｂ，Ｃ_２Ｂからなり、接続点Ｎ_１Ｂ〜Ｎ_４Ｂを有する。それらの接続関係は回路ブロック５２Ａ，５４Ａと同じであり、トランジスタＭ_１Ｂ〜Ｍ_６Ｂ、コンデンサＣ_１Ｂ，Ｃ_２Ｂ、及び接続点Ｎ_１Ｂ〜Ｎ_４Ｂがそれぞれ、上述した回路ブロック５２Ａ，５４ＡにおけるトランジスタＭ_１Ａ〜Ｍ_６Ａ、コンデンサＣ_１Ａ，Ｃ_２Ａ、及び接続点Ｎ_１Ａ〜Ｎ_４Ａに対応する。ここで、Ｍ_１Ｂ及びＭ_２Ｂのゲートはレベル変換部５０Ｂの入力ノードに接続され、また接続点Ｎ_３Ｂが出力ノードＮ_ＯＵＴとなる。

次にレベル変換回路３４の動作を説明する。ここでは説明を簡単にするために、各トランジスタのしきい値電圧を共通とし、記号Ｖ_ｔｈで表す。レベル変換回路３４は、入力クロック信号Ｓ_ＩＮがＨレベルＶ_ＩＨのとき、それをゲートに印加されるトランジスタＭ_１Ａ，Ｍ_２Ａがオンするように設計されている。一方、Ｓ_ＩＮがＬレベルＶ_ＩＬであるときは、トランジスタＭ_１Ａ，Ｍ_２ＡはＳ_ＩＮがＶ_ＩＨであるときよりも大きなオン抵抗を有する（又はオフする）。トランジスタＭ_６Ａは電源Ｖ_ＨＩＧＨとトランジスタＭ_５Ａのゲートとの間にダイオード接続され、接続点Ｎ_２Ａの電位φ_２Ａが（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）以下の状態ではオンするが、電位φ_２Ａが（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）より高い状態ではゲート−ソース間電圧Ｖ_ＧＳがＶ_ｔｈ未満となりオフする。接続点Ｎ_１Ａの電位φ_１Ａは、電源Ｖ_ＨＩＧＨとＶ_ＬＯＷとの間にチャネルを直列に接続されるＭ_５Ａ及びＭ_１Ａの電流駆動力（オン抵抗）により決定され、同様に、接続点Ｎ_３Ａの電位φ_３ＡはＭ_３Ａ及びＭ_２Ａの電流駆動力（オン抵抗）により決定される。

入力クロック信号Ｓ_ＩＮがＶ_ＩＨからＶ_ＩＬに低下すると、トランジスタＭ_１Ａのオン抵抗が上がるので、電位φ_１Ａは上昇する。ここでＳ_ＩＮがＶ_ＩＨのとき、コンデンサＣ_１Ａは接続点Ｎ_２Ａ側のノードを、オン状態のトランジスタＭ_６Ａを介して電源Ｖ_ＨＩＧＨに接続されて端子間電圧（φ_２Ａ−φ_１Ａ）に充電され、また電位φ_２Ａは（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）になっている。Ｓ_ＩＮがＶ_ＩＬになり電位φ_１Ａが上昇すると、その電位上昇がコンデンサＣ_１Ａを介して接続点Ｎ_２Ａに伝達され、電位φ_２Ａが（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）よりも高くなり、トランジスタＭ_６Ａはオフ状態となり接続点Ｎ_２Ａはフローティング状態となる。トランジスタＭ_５Ａのオン抵抗は、ゲートに印加される電位φ_２Ａの上昇に応じて低下するので、トランジスタＭ_１Ａのオン抵抗の増加と相俟って、Ｓ_ＩＮがＶ_ＩＬのときの電位φ_１ＡはＳ_ＩＮがＶ_ＩＨのときより上昇する。当該φ_１Ａをφ_１Ａ(V_ＩＬ)と記す。

回路ブロック５２Ａの負荷回路をブートストラップ回路としていることにより、入力クロック信号Ｓ_ＩＮのＶ_ＩＨからＶ_ＩＬへの切り替わり時にはブートストラップ作用により、素早くトランジスタＭ_５Ａを深いオン状態とすることができ、抵抗素子などを利用する構成に比べて、電位φ_１Ａを迅速にφ_１Ａ(V_ＩＬ)へ立ち上げることができる。

一方、入力クロック信号Ｓ_ＩＮがＶ_ＩＬからＶ_ＩＨに上昇すると、トランジスタＭ_１Ａのオン抵抗が下がるので、電位φ_１Ａは低下する。この場合、負荷回路であるブートストラップ回路において、トランジスタＭ_６Ａが最初はオフ状態であるため、コンデンサＣ_１Ａの容量結合により接続点Ｎ_２Ａの電位φ_２Ａが速やかに低下して、トランジスタＭ_５Ａのオン抵抗も素早く増加する。よって、電位φ_１Ａを迅速に引き下げることができる。Ｓ_ＩＮがＶ_ＩＨのときの電位φ_１Ａをφ_１Ａ(V_ＩＨ)と記す。

φ_１Ａ(V_ＩＨ)とφ_１Ａ(V_ＩＬ)との間にはφ_１Ａ(V_ＩＨ)＜φ_１Ａ(V_ＩＬ)なる関係がある。また、Ｖ_ＬＯＷ＜Ｖ_ＩＬ＜Ｖ_ＩＨ＜Ｖ_ＨＩＧＨであり、Ｖ_ＬＯＷ＜φ_１Ａ(V_ＩＨ)＜Ｖ_ＩＬ，Ｖ_ＩＨ＜φ_１Ａ(V_ＩＬ)＜Ｖ_ＨＩＧＨに設定することができる。

回路ブロック５４Ａは回路ブロック５２Ａから制御信号としてφ_１Ａの電位変化をトランジスタＭ_４Ａのゲートに入力される。

入力クロック信号Ｓ_ＩＮがＶ_ＩＨからＶ_ＩＬに低下すると、回路ブロック５４Ａにおいて、トランジスタＭ_４Ａはゲート電位がφ_１Ａ(V_ＩＨ)からφ_１Ａ(V_ＩＬ)へ切り替わってオン状態となり、接続点Ｎ_４Ａの電位φ_４Ａが（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）になる。これによりコンデンサＣ_２Ａは端子間電圧（φ_４Ａ−φ_３Ａ）に充電される。また、信号Ｓ_ＩＮがＶ_ＩＨからＶ_ＩＬに低下すると、トランジスタＭ_２Ａのオン抵抗はゲート電位の低下に応じて増加するので、電位φ_３Ａが上昇する。電位φ_３Ａが上昇すると、その電位上昇がコンデンサＣ_２Ａを介して接続点Ｎ_４Ａに伝達され、電位φ_４Ａが（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）よりも高くなり、トランジスタＭ_４Ａはオフ状態となり接続点Ｎ_４Ａはフローティング状態となる。トランジスタＭ_３Ａのオン抵抗は、ゲートに印加される電位φ_４Ａの上昇に応じて低下するので、トランジスタＭ_２Ａのオン抵抗の増加と相俟って、Ｓ_ＩＮがＶ_ＩＬのときの電位φ_３ＡはＳ_ＩＮがＶ_ＩＨのときより上昇する。当該φ_３Ａをφ_３Ａ(V_ＩＬ)と記す。

回路ブロック５４Ａの負荷回路をブートストラップ回路としていることにより、入力クロック信号Ｓ_ＩＮのＶ_ＩＨからＶ_ＩＬへの切り替わり時にはブートストラップ作用により、素早くトランジスタＭ_３Ａを深いオン状態とすることができ、抵抗素子などを利用する構成に比べて、電位φ_３Ａを迅速にφ_３Ａ(V_ＩＬ)へ立ち上げることができる。

一方、入力クロック信号Ｓ_ＩＮがＶ_ＩＬからＶ_ＩＨに上昇すると、トランジスタＭ_４Ａのゲート電位がφ_１Ａ(V_ＩＬ)からφ_１Ａ(V_ＩＨ)へ切り替わる。Ｍ_４ＡはこのＳ_ＩＮの切り替え前には基本的にブートストラップ作用でオフ状態になっており、Ｓ_ＩＮの切り替え後にはゲート電位がφ_１Ａ(V_ＩＨ)に低下することでそのオフ状態を維持する。また、信号Ｓ_ＩＮがＶ_ＩＬからＶ_ＩＨに上昇すると、トランジスタＭ_２Ａのオン抵抗が下がるので、電位φ_３Ａは低下する。このとき、電位φ_４ＡはコンデンサＣ_２Ａの容量結合により、（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）より高い状態から（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）の状態に速やかに低下して、トランジスタＭ_３Ａのオン抵抗も素早く増加する。さらに、回路ブロック５４Ａでは上述のようにＭ_４Ａがオフ状態を維持するので、φ_４Ａが（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）以下になっても接続点Ｎ_４Ａはフローティング状態に保たれる。よって、コンデンサＣ_２Ａの容量結合により電位φ_４Ａは電位φ_３Ａに好適に追随してさらに低下する。つまり、仮にＭ_４Ａを単純なダイオード接続として電位φ_４Ａを基本的に（Ｖ_ＨＩＧＨ−Ｖ_ｔｈ）に固定する構成と比較して、トランジスタＭ_３Ａのゲート−ソース間電圧Ｖ_ＧＳは小さくなり、それに応じてトランジスタＭ_３Ａのオン抵抗も増加する。よって、電位φ_３Ａを迅速に引き下げることができると共に、その低下幅を大きくすることができる。Ｓ_ＩＮがＶ_ＩＨのときの電位φ_３Ａをφ_３Ａ(V_ＩＨ)と記す。

φ_３Ａ(V_ＩＨ)とφ_３Ａ(V_ＩＬ)との間にはφ_３Ａ(V_ＩＨ)＜φ_３Ａ(V_ＩＬ)なる関係がある。また、Ｖ_ＬＯＷ＜φ_３Ａ(V_ＩＨ)＜Ｖ_ＩＬ，Ｖ_ＩＨ＜φ_３Ａ(V_ＩＬ)＜Ｖ_ＨＩＧＨに設定することができ、接続点Ｎ_３Ａの電位変化の振幅を入力クロック信号Ｓ_ＩＮに対して１より大きな増幅率で増幅することができる。特に、上述したように、Ｓ_ＩＮがＶ_ＩＬのときのブートストラップ作用による電位φ_３Ａの増加幅の促進に加え、Ｓ_ＩＮがＶ_ＩＨのときの電位φ_３Ａの低下幅を大きくすることによって、増幅率の向上を図れる。

回路ブロック５２Ｂ，５４Ｂの動作は基本的に上述した回路ブロック５２Ａ，５４Ａと同様である。但し、回路ブロック５２ＡにおけるＮ_ＩＮへの入力クロック信号Ｓ_ＩＮに代えて、回路ブロック５２Ｂはレベル変換部５０ＡからＮ_ＭＩＤへ、Ｌレベルがφ_３Ａ(V_ＩＨ)でありＨレベルがφ_３Ａ(V_ＩＬ)であって、かつＳ_ＩＮに対して位相が反転したクロック信号（中間クロック信号）Ｓ_ＭＩＤを入力される。回路ブロック５２Ｂは接続点Ｎ_１Ｂの電位φ_１Ｂを回路ブロック５４ＢのトランジスタＭ_４Ｂのゲートへ制御信号として供給する。中間クロック信号Ｓ_ＭＩＤがＬレベルのときのφ_１Ｂをφ_１Ｂ(V_ＩＨ)、またＳ_ＭＩＤがＨレベルのときのφ_１Ｂをφ_１Ｂ(V_ＩＬ)と表すと、φ_１Ｂ(V_ＩＨ)＞φ_１Ｂ(V_ＩＬ)である。Ｓ_ＭＩＤがＬレベルのとき、トランジスタＭ_４Ｂはダイオード接続となり得、またトランジスタＭ_２Ｂはオン抵抗が高い状態となる。一方、Ｓ_ＭＩＤがＨレベルのとき、トランジスタＭ_４Ｂはオフ状態になり、またトランジスタＭ_２Ｂはオン抵抗が低い状態となる。中間クロック信号Ｓ_ＭＩＤがＬレベルのときのφ_３Ｂをφ_３Ｂ(V_ＩＨ)、またＳ_ＭＩＤがＨレベルのときのφ_３Ｂをφ_３Ｂ(V_ＩＬ)と表すと、φ_３Ｂ(V_ＩＨ)＞φ_３Ｂ(V_ＩＬ)となり、φ_３Ｂ(V_ＩＨ)がＨレベルＶ_ＯＨ、φ_３Ｂ(V_ＩＬ)がＬレベルＶ_ＯＬである出力クロック信号Ｓ_ＯＵＴが出力ノードＮ_ＯＵＴから出力される。

レベル変換部５０Ｂはレベル変換部５０Ａと同様、入力されたクロック信号の各レベルを変換して、１より大きな増幅率で増幅されたクロック信号を生成し出力する。

各レベル変換部５０は上述のように増幅率の向上を図れ、レベル変換回路３４は高い増幅率を実現可能である。なお、回路ブロック５４のコンデンサＣ_２Ａ，Ｃ_２Ｂの保持電圧は、トランジスタＭ_３Ａ，Ｍ_３Ｂのリーク電流により低下し得る。そこで、それらコンデンサの容量は基本的には、リーク電流による電圧低下がブートストラップ動作に影響を与えない程度に留められるように大きく設定することが増幅率を確保する上で好適である。実際には、容量を増加すると一般にレベル変換回路３４の回路規模も大きくなるので、設計上、回路規模に課される上限も考慮して当該容量を決定することができる。

レベル変換部５０Ａとレベル変換部５０Ｂとは基本的な構成は同じとすることができる。但し、レベル変換部５０Ｂは出力ノードＮ_ＯＵＴに接続される負荷に応じた駆動能力を必要とされ、例えば、大きな負荷を駆動する場合には、回路ブロック５４Ｂを構成する素子は回路ブロック５４Ａの素子より大きな電流、電荷を取り扱えるものとされる。具体的には回路ブロック５４Ｂのトランジスタのチャネル幅やコンデンサの容量を回路ブロック５４Ａより大きく設定する。

また、各レベル変換部５０はフィードフォワード回路であり、高速動作可能でありレベル変換回路３４の入出力間での位相遅れを小さくできる。さらに、レベル変換回路３４はシングルエンド信号の入出力であり回路構成が簡単である。それぞれ反転出力を与えるレベル変換部５０を直列に２段接続したことにより、レベル変換回路３４への入力クロック信号Ｓ_ＩＮがオフ、つまりＬレベルに固定される状態では、出力ノードＮ_ＯＵＴの電位もＬレベルに設定される。例えば、本実施形態では出力信号のＬレベルＶ_ＯＬは−６Ｖであり、ＨレベルＶ_ＯＨは１０Ｖである。このようにＶ_ＯＬの絶対値がＶ_ＯＨの絶対値より小さい場合に、Ｓ_ＩＮオフ時に出力をＶ_ＯＬに固定する構成は、レベル変換回路３４の出力に接続される配線や回路に印加される電圧の絶対値が小さくなり、例えば、回路の消費電力低減や安全性向上などの点で好適である。

上述の実施形態ではレベル変換回路３４を構成する各トランジスタをｎチャネルとしたが、各トランジスタをｐチャネルとしたレベル変換回路３４も実現可能である。また、当該トランジスタであるＴＦＴは、半導体層を透明アモルファス酸化物半導体（Transparent Amorphous Oxide Semiconductors：ＴＡＯＳ）で形成したものとすることができるが、半導体層は低温ポリシリコンやアモルファスシリコンなどの他の材料を用いて形成することもできる。

上述したレベル変換回路３４はＴＦＴ基板１６の周辺部分２２に生じる空き領域を有効利用して形成されるので、液晶パネル１２のサイズ増加を抑制できる。

また、レベル変換回路３４は基本的には抵抗素子を用いずに構成することができるので、ＴＦＴ基板１６表面に画素領域部分２０の画素配列構造と同様の製造工程で形成でき好都合である。一方、ＴＦＴ基板１６上に形成しない場合などにおけるレベル変換回路３４は、回路ブロック５２の負荷回路を、上述したブートストラップ回路に代えて、ドライバトランジスタＭ_１Ａ，Ｍ_１Ｂと電源Ｖ_ＨＩＧＨとの間に接続した抵抗素子にすることもできる。

１０ 液晶表示装置、１２ 液晶パネル、１４ カラーフィルタ基板、１６ ＴＦＴ基板、２０ 画素領域部分、２２ 周辺部分、２４ ＴＦＴ、２６ ソース線、２８ ゲート線、３０ ソース線駆動回路、３２ ゲート線駆動回路、３４ レベル変換回路、３６ ＦＰＣ、３８ 基板、５０，５０Ａ，５０Ｂ レベル変換部、５２ａ，５２Ｂ，５４Ａ，５４Ｂ 回路ブロック。

Claims (5)

1. チャネルの導電型が同じであるトランジスタによって構成され、第１電源及び第２電源が供給する電圧間にて、矩形波である入力信号に対してレベル変換を行い振幅が増幅された出力信号を生成するレベル変換回路において、
   第１の入力ノードから前記入力信号を入力され、当該入力信号に対して反転した中間信号を生成し第１の出力ノードから出力する第１のレベル変換部と、
   前記第１の出力ノードに接続される第２の入力ノードから前記中間信号を入力され、当該中間信号に対して反転した前記出力信号を生成し第２の出力ノードから出力する第２のレベル変換部と、を有し、
   前記各レベル変換部は、
   前記入力ノードから矩形波を入力され、制御信号を出力するインバータ回路と、
   前記インバータ回路から入力される前記制御信号に応じて動作し、前記入力ノードから入力される矩形波の振幅を増幅して前記出力ノードから出力する振幅増幅回路と、
   を有し、
   前記インバータ回路は、
   前記第１電源及び前記第２電源の間に互いに直列に接続された第１のトランジスタと負荷抵抗とを備え、
   前記入力ノードから前記第１のトランジスタのゲートに前記矩形波を印加され、
   前記第１のトランジスタと前記負荷抵抗との接続点から前記矩形波に対して電圧変化が反転した前記制御信号を出力し、
   前記振幅増幅回路は、
   前記第１電源と前記出力ノードとの間にチャネルを接続された第２のトランジスタと、
   前記出力ノードと前記第２電源との間にチャネルを接続された第３のトランジスタと、
   前記第３のトランジスタのゲートと前記第２電源との間にチャネルを接続された第４のトランジスタと、
   前記出力ノードと前記第３のトランジスタのゲートとの間に接続されたブートストラップコンデンサと、を備え、
   前記入力ノードからゲートに印加される信号に応じた前記第２のトランジスタの動作と、前記制御信号をゲートに印加されオン／オフ状態を切り替えられる前記第４のトランジスタの動作とに連動して前記レベル変換を行い、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記出力ノードに生じること、
   を特徴とするレベル変換回路。
2. 請求項１に記載のレベル変換回路において、
   前記各レベル変換部の前記負荷抵抗は、第５のトランジスタ、第６のトランジスタ及びコンデンサからなるブートストラップ回路であり、
   前記第５のトランジスタは前記第１のトランジスタと互いのチャネルを直列に接続され、当該第５のトランジスタ及び第１のトランジスタの直列接続は前記第１電源及び前記第２電源の間に接続され、
   前記第６のトランジスタは前記第５のトランジスタのゲートと前記第２電源との間にチャネルを接続され、
   前記コンデンサは前記第１のトランジスタと前記第５のトランジスタとの接続点と前記第５のトランジスタのゲートとの間に接続され、
   前記ブートストラップ回路は、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記制御信号に生じること、を特徴とするレベル変換回路。
3. 請求項２に記載のレベル変換回路を用いた液晶表示装置であって、
   前記液晶表示装置は、相互間に液晶を挟んで対向配置された一対の絶縁性基板を有し、
   前記絶縁性基板の一方であるＴＦＴ基板は、画素が行列配置される領域に配置された他方の前記絶縁性基板に面した画素領域部分と、前記他方の絶縁性基板より外側に拡がった周辺部分とを有し、
   前記ＴＦＴ基板の前記画素領域部分の表面には、前記画素の各行に沿う走査配線と、前記画素の各列に沿う映像配線と、前記画素ごとに配置された薄膜トランジスタとを含む画素配列構造が形成され、前記周辺部分の表面には、前記走査配線に信号を供給する走査線駆動回路及び、前記映像配線に信号を供給する映像線駆動回路に加え、これら走査線駆動回路又は映像線駆動回路に矩形波を供給する前記レベル変換回路が形成され、
   前記レベル変換回路は、前記画素領域部分における前記画素配列構造の形成工程にて共に形成されること、
   を特徴とする液晶表示装置。
4. 請求項１又は請求項２に記載のレベル変換回路において、
   前記各トランジスタの前記導電型はｎチャネルであること、を特徴とするレベル変換回路。
5. 請求項３に記載の液晶表示装置において、
   前記レベル変換回路の前記各トランジスタ及び、前記画素ごとの前記薄膜トランジスタの導電型は共にｎチャネルであること、を特徴とする液晶表示装置。

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