KR900009192B1

KR900009192B1 - 차동회로

Info

Publication number: KR900009192B1
Application number: KR1019870009533A
Authority: KR
Inventors: 가이 도오야마
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1986-09-13
Filing date: 1987-08-31
Publication date: 1990-12-24
Also published as: US4777451A; EP0263006A1; JP2559032B2; DE3783006T2; DE3783006D1; JPS6372207A; KR880004638A; EP0263006B1

Abstract

내용 없음.

Description

차동회로

제1a도, 제1b도 및 제1c도는 각각 종래의 차동증폭회로의 예.

제2도는 본 발명에 의한 차동증폭회로의 일실시예도.

제3도는 본 발명에 의한 차동증폭회로의 또 다른 실시예도.

제4a도 내지 제4c도는 본 발명의 실시예에 의한 차동증폭회로의 해석을 설명하기 위한 도면.

제5도는 출력 저레벨이 V_GG로 클램프된 것의 해석을 위한 본 발명의 실시예내의 회로도.

제6a도 및 제6b도는 제5도에 보연 집적회로의 평면도 및 단면도.

제7a도 및 제7b도는 본 발명을 종래의 CML과 동일한 논리구성에 적용할때의 차동회로도.

제8도 및 제9도는 본 발명의 응용예의 SiECL레벨을 GaAs DCFL레벨 및 BFL레벨로 변환시키는 회로도.

제10도는 제8도에 보인 회로용 레벨도.

본 발명은 전계효과형 반도체소자(FET)를 사용하는 차동회로에 관한 것으로, 특히 반도체 집적회로상에 장치된 차동회로에 관한 것이다. 아래에 종래의 차동·회로를 갈리움 아세나이트 MESFET(금속-반도체 접속 FET)를 사용한 것을 예로들어 설명한다.

FET차동회로의 기본형은 보통 차동쌍으로서 트랜지스터들에 의해 형성되며, 또한 고전위원과 저전위원간에 연결되는 부하 저항들을 갖는다. 그러나, 그러한 회로에서는, 부하 저항물 때문에 충분한 전압이득을 얻을 수 없다.

그러므로, 전압이득을 개선하도록 부하소자들과 전류원 대신 게이트와 소오스을 단락시킨 정전류형 FET로서 교체하는 것이 제안된 바있다.

그러나, 이러한 형의 회로는 다음과 같은 단점들을 갖고 있다.

(1) 입력이 고레벨일때 드라이버 FET의 게이트에 전류가 흐르는데, 만일 이 전류의 값이 커지면 배선이 파괴되거나 쇼트키 특성이 저하한다.

(2) 회로의 특성이 소자 특성에 의존성이 높으며, 따라서 회로특성은 소자특성의 변동에 따라 쉽게 변동된다.

이러한 문제점을 해결하도록 안정된 동작을 얻기 위해 부하 FET의 양단을 다이오드들로 클램프시키는 것이 제안된 바 있다.

그러나, 다이오드들에 의한 이러한 클램핑은 저출력 레벨이 다이오드의 I -IV 특성의 순방향 ON전압에 의해 결정됨으로해서 발생되는 저출력 레벨에서의 고온특성과, 다이오드의 접합용량이 부하가 됨으로해서 발생되는 AC특성의 저하와 같은 기타 문제점의 원인이 된다.

그러므로, 본 발명의 목적은 종래의 FET 차동회로의 결점들을 해결하고 또한 충분한 전압이득과 안정된 동작이 얻어질 수 있는 차동회로를 제공하는데 있다.

이러한 목적은 입력에 연결되는 게이트와 공통 연결되는 소오스들을 각각 갖는 제1 및 제2구동 FET와, 공통 연결되는 제1 및 제2구동 FET의 소오스들과 저전압원간에 연결되는 정전류 FET와 제1 및 제2구동 FET의 각 드레인과 고전압 원간에 제공되는 부하회로들과, 드레인이 고정압원에 연결되고 또한 게이트와 소오스가 단락되어 제1 또는 제2구동 FET의 드레인에 연결되는 제1부하 FET와, 드레인이 고전압원에 연결되고, 소오스가 제1 또는 제2구동 FET의 드레인에 연결되고, 또한 정전압이 게이트에 걸리는 제2부하 FET에 의해 형성되는 각각의 부하회로들과, 그리고 제1 또는 제2구동 FET의 드레인에 연결되는 출력단자들을 포함하는 차동회로를 제공함으로서 성취될 수 있다.

상기 구성에서, FET클램프의 이용은 다음과 같은 효과들을 갖는다.

(1) FET클램프는 다이오드와 달리 온도 특성을 갖지 못한다.

(2) 드레인과 소오스간의 용량이 부하에 부가되지만 이것은 다이오드의 접합용량에 비하면 아주 작은 값이므로, 과도 특성의 저하가 방지될 수 있다.

본 발명의 또 다른 특징과 장점들은 첨부도면들을 참조하는 다음 설명으로부터 명백히 알 수 있다. 그러나, 본 발명의 범위를 제한하기 위한 것은 아니다.

제1a도는 차동 쌍으로서 트랜지스터들 Q₁및 Q₂, 부하 저항 R₁및 R₂그리고 저항 R₀에 의해 형성되는종래의 FFT차동증폭회로의 기본형을 나타낸다.

V_DD는 고전위원이며, 또한 V_EE는 저전위원이다. 그러나, 그러한 회로에서는 부하 저항 때문에 충분한 전압이득을 얻을 수 없다. 그러므로, 전압이득을 개선하도록 제1b도에 보인 바와 같은 회로가 제안된 바 있다.

이 회로에서는 부하소자들과 전류원을 게이트와 소오스간이 단락된 정전류형 FET인 QL₁,QL₂및 Qcs로 교체되었다.

그러나, 이 회로는 앞에서 설명한 결점들을 갖고 있다.

그러므로, 이러한 문제점을 해결하기 위해 제1a도에 보인 바와 같은 회로가 제안된 바있다. 여기서, 부하 FET인 Q_L1과 Q_L2의 양단은 안정된 동작을 얻기 위해 다이오드들 D_l, D₂로 클램프된다.

그러나, 전술한 바와 같은 다이오드들에 의한 이러한 클램핑은 저출력 레벨에서 고온 특성과 AC특성에서의 열화와 같은 새로운 문제점들을 야기시킨다.

본 발명에서는 차동회로의 전압이득을 증가시키기 위해 게이트와 소오스가 단락된 정전류형 FET를 부하소자와 전류원 대신 사용하며, 또한 FET 클램프를 상술한 다이오드 클램프 대신 사용한다.

제2도는 본 발명의 일실시예의 차동증폭기 기본회로를 나타낸다.

제1c도에 보인 경우에서와 같이, 차동증폭회로의 부하소자와 전류원은 소오스와 게이트가 단락된 정전류형 FET인 Q_L1, Q_Ll및 Qcs로 교체되었다.

제2도에서, 동일한 표시문자들은 제1도에 보인것과 동일부분을 나타낸다.

또한 클램핑 소자로서 FET(이후 클램프 FET로 칭함) Qc_l, Qc₂가 부하소자로서 정전류형 FET Q_L1, Q_L2의 소오스와 드레인간에 제공된다.

이 클램프 FET는 정전압원으로서 기준전위 V_GG연결된 게이트를 갖는 FET를 동작시키도록 사용된다. 또한 이 경우에, 입력 IN을 차동쌍중 하나인 구동 FET Q₁의 게이트에 연결하고, 다른쪽 구동 FET Q₂의 게이트에는 적당한 기준전압 V_REF를 걸어 출력 OUT와 반전출력

를 얻고 있으나 입력 IN의 반전신호를 걸어줄 수도 있다.

FET Qc₁, Qc₂의 정전압형 동작에 의해 안정된 회로동작을 가능하게 하는 조건에 대해 설명하겠다.

이 해석을 돕기 위해 제4a도에 본 발명의 일실시예의 차동증폭회로의 부분회로를 나타내고 있으며 여기서 부하 FET는 Q_L, 클램프 FET는 Qc, 그리고 구동 FET는 Q로서 나타낸다. 또한 제4b도는 클램프 FET로서 사용되는 트랜지스터 Qc를 나타내며, 제4c도는 구동 FET Q_L과 클램프 Qc의 전압대 전류특성을 나타낸다.

제4c도에서, 횡축은 출력 OUT와 전원전압 V_DD간의 전압차를 나타내며, 또한 종축은 구동 FET Q가 ON되어 전류가 차동측으로 흐를때, Q_L과 Qc의 소오스와 드레인간의 Ix와 FET Q_L내의 전류 I_L을 나타낸다.

전류 I_L이 부하소자인 FET Q_L내에 흐르면, 그의 소오스와 드레인이 공통으로 연결되기 때문에 구동FET Q는 ON되어 출력 OUT의 전압은 저하되며, 그리고 전원과 출력간의 전압차가 증가될때에는 제4c에 보인 바와 같은 정전류 특성이 얻어진다.

한편, 클램프 FET Qc는 게이트 전압이 Vx로 고정되기 때문에, 게이트/소오스 전압이 Qc의 임계값 Vth이상으로 상승하는 영역에서 전류가 급격히 증가되므로 정전압 특성영역이 얻어진다.

FET Q_L과 Qc의 병렬회로의 전압/전류 특성은 이들 두 특성들을 합성한 점선으로 보인 바와 같이 되어 정전압 동작 영역이 나타난다.

그다음, 도면에 보인 바와 같이, 만일 이 차동쌍의 전류원의 I_CS가 Q_L, Qc 병렬회로의 정전압 영역에 들어있으면 출력전압 즉, 저레벨 출력을 전원보다 V_D만큼 작은 값으로 클램프할 수 있다.

그러나, 예를 들어 MESFET의 경우에, 게이트/소오스 전압은 게이트의 쇼트키 접합이 ON되는 전압 V_F로 제한되므로 전류가 포화된다.

그러므로, Q_L,Q_C의 병렬회로의 정전압 특성 영역은 클램프 FET Qc의 쇼트키의 ON전압 V_F보다 낮은쪽에서만 나타난다.

그러므로, 제4a도에 보인 회로에서 클램프 FET Qc가 기능을 하기 위해서는 우선 다음과 같은 조건이 만족되어야 한다.

I_L＜I_CS……………………………………………………………… (1)

그다음, FET 클램프의 게이트/소오스 전압이 가장 높은 조건은 MESFET의 게이트의 쇼트키 접합의ON전압 V_F가 다음과 같을때이다.

I_L+I_X(F_F)＜Ics …………………………………………………… (2)

여기서, I_X(V_F)는 쇼트키 접합의 ON전압 V_F가 FET 클램프의 MESFET의 게이트에 걸릴때 소오스와 드레인간에 흐르는 전류이다. 이들 (1)과 (2)의 두 조건에서 Ics와 합성 특성곡선(정전압 명역)의 교점에서출력레벨을 클램프할 수 있다.

즉, 차동쌍의 다른쪽이 완전히 차단되고 전류원의 모든 Ics가 이 차동쌍내에 흐를때 부하 FET Q_L의 전류 I_L은 일정하게 되며 또한 나머지 전류는 클램프 FET Qc내에 흐른다. 그에 의해 저레벨 출력은 특성 곡선의 정전압 영역과의 교차점에서 V_D라는 레벨에서 클램프된다.

상술한 조건들(1)과 (2)를 만족시키기 위한 조정은 차동종폭 회로의 회로정수 예를 들어 3개의 FET들(구동 FET Q, 부하 FET Q_L, 클램프 FET Qc)의 게이트 폭을 조정하여 행할 수 있다.

그 다음, 제3도에는 본 발명에 의한 차동증폭 회로의 또다른 실시예가 도시되어 있다. 이 실시예는 차동입력 IN을 걸러 주는 것이 제2도와 다르고, 또한 제1도와 제2도의 회로들에서와 마찬가지로 부하 FET Q_Ll, Q_L2클램프 FET Qc_l, Qc₂및 정전류원 FET Qcs, 동일한 공정들로 제조되며, 동일한 불순물 분포를 가지며 또한 동일한 값의 V'_TH, K값 및 게이트 기장을 갖고 있으나 단지 게이트폭만 다르다.

본 실시예에서는, 부하 FET Q_Ll, Q_L2의 게이트 폭을 W_L로서 나타내고, 클램프 FET Qc₁, Qc₂의 게이트폭을 W_L로서, 그리고 정전류원 FET Qcs의 게이트 폭을 Wcs로서 나타낼때 다음과 같은 조건이 발생한다.

Wcs==W_L+Wc …………………………………………………… (3)

이러한 조건을 설정함으로써, 저레벨 출력은 클램프 FET Qc의 게이트 전위 V_GG와 동일한 레벨로 할 수있다.

이후, 이 조건(3)을 제5도와 제6a도 및 제6c도에 보인 차동증폭 회로를 참조하여 설명하겠다.

여기서, 구동 FET는 Qs, Q_L로서, 부하 FET를 Q_L, Q_L로서, 클램프 FET는 Qc, Qc로서, 고레벨전원은V_DD로서, 그리고 저레벨 전원은 V_EE로서 나타낸다.

(1) 고레벨 출력

구동 FET·Qs 또는 QR이 완전히 OFF될때, OUT신호는 V_DD레벨로 상승한다.그러므로 고레벨 출력은 V_OH=V_DD를 만족한다.

(2) 저레벨 출력

구동 FET Qs 또는 Q_R이 완전히 OFF되고,Q_Cs, Q_L및 Qc가 포화되면, I_L=K_L.W(-VtHL)²이다. 그러나 만일 Q_L과 Qcs가 동일한 특성을 가질 경우, 상기 식은 다음과 같이 변환될 수 있다.

I_L= K_CS·V_L.(-V_thCS)²

그리고 클램프 FET의 전류는, Ic=Kc.W_CS/(V_Gsc-V_tHC)²=Kc.Wc(V_GG-V_OL-V_thc)²그리고 전류원FET Qss이 전류는, Ics=Kcs.Wcs.(-Vthcs)²이다.

여기서, K_L, Kcs 및 Kc는 각 FET의 K값이고 V_thL, V_thc및 V_thck는 각 FET의 임계값이며, 그리고 W_L,Wc 및 Vck는 각 FET의 게이트폭이다.

I_Ck=I_L+I_C로 놓고 V_OL로 풀면

만일 각 트랜지스터의 V_thCk=V_thCKck=K_L=Kc 그리고, Wck-W_L=Wc의 조건으로설정하면 저레벨 출력 V_OL은 다음과 같이 된다.

V_OL==V_GG………………………………………………………… (4)

즉, 차동회로의 부하 FET Q_M, 클램프 FET Qc 및 전류원 FET Qck의 K값과 V_th를 동일하게 만들고 또한 부하 FET Q_L의 게이트 폭 W_L과 게이트폭 Wc의 합을 차동증폭 회로의 전류원의 게이트폭 Wos와 동일하게 만들면 클램프 FET의 게이트에 공급되는 전압 V_GG가 그대로 저레벨 출력으로서 나타난다.

상술한 본 발명의 실시예의 차동증폭 회로의 동작은 제2 및 제3도에 보인 회로들을 조합함으로서 안정화될 수 있다.

즉, 제3도에 보인 회로에서, 구동 FET Q₂의 게이트의 입력신호 IN의 반전신호를 제2도에 보인 바와같이 기준전압 V_REF로 바꿔놓고 기준전압 V_REF와 클램프 레벨(저레벨 출력) V_GG발생회로를 설계할때, 만일 클램프 FET Qc₂, Qc₂의 게이트 전위 V_GG와 V_REF간의 온도와 파라메터의 변동등에 의한 변동 ∂V_GG, ∂V_REF가 아래에 보인 바와 같이 되게 하면,

차동증폭 회로의 임계값인 V_REF를 항상 고레벨의 V_DD와 저레벨의 V_GG간의 중간에 놓을 수 있어, 결국 잡음 마아진의 저하를 방지하여 안정된 동작을 실현시킬 수 있다.

또한, 위에 보인 실시예 이외에도 종래의 CML과 동일한 논리구성도 가능할 수 있으며 또한 두 입력들 IN_l, IN₂를 갖는 회로(NOR 회로)의 일예는 제7a도 및 제7b도에 보이고 있다. 여기서, 제2 및 제3도의 것과 동일 부분들은 동일한 부호 또는 괄호(')가 붙은 동일부호로 나타낸다. 또한 비록 NOR 구성에서 구동FET Q_l, Q₁', ‥‥가 병렬로 배열되어 있지만 직렬게이트로 구성할 수도 있다.

다음에 본 발명의 응용예를 설명하겠다.

제8도는 본 발명에 의한 차동 증폭회로를 응용하여 S₁기판을 사용한 ECL레벨을 GaAs DCFL(직결FET논리)레벨로 변환하는 회로이다. GaAs의 DCFL에서는 Vss를 논리의 기준전압으로 사용하고 있으므로 Vss가 변동하면 내부 논리가 변동된다.

한편, SiECL에서는, Vss를 논리기준으로 하고 있지 않으므로 Vss가 변동하더라도 내부논리 레벨이 변동되지 않는다.

예를 들어, SiECL에서는, Vcc=0 "H"레벨→-0.5 또는 -0.8V

"L"레벨→ -1.8V이고, GaAS DCFL에서는, VDD=0,VEE=-3.6V,Vss=-20V이다.

그러므로, Si 집적회로와 DCFL을 연결하는 경우 변환회로를 설비하여 Vss레벨에 의존하지 않은 Si의 ECL의 저레벨을 Vss와 1 대 1에 대응하도록 하여 완전한 인터페이스를 취할 수 있도록 해줘야 한다.

제8도는 본 발명에 의한 차동증폭 회로를 응용하여 실현시킨 변환회로도이다.

제8도에서, (I)의 Si의 ECL을 나타내며, 또한 (II)는 본 발명에 의한 차동증폭회로를 응용한 변환 회로를 나타낸다. 또한 (III)은 GaAs DCFL 내부회로이며, 또한 그 일부로서 부하 GaAs FET Q_LL과 구동 FET Q_D가 나타나 있다. P₁, P₂는 SiECL의 출력단자를 나타내며, 차동 입럭 IN과 그의 반전신호 IN 또는기준전압 V_REF는 SiECL로부터 출력되어 변환 회로(II)의 입력회로의 FET Q_i1과 Q₁₂의 게이트들에 입력된다.

이 입력회로는 FET Q_i1,Q_D2, 레벨전이 다이오드 S_Dl, S_D2및 전류원 Q_jl,Q_j2에 의해 형성되며, 또한 입력신호들은 다이오드 S_D1과 S_D2를 통해 레벨 전이되어 전술한 실시예에서와 같이 차동 증폭회로의 구동 FETQ₁과 Q₂의 게이트들에 걸린다. Vss(DCFL의 Vss)는 차동증폭 회로의 클램프 FET Qc₁과 Qc₂의 게이트들에 걸린다.

차동증독 회로를 통과하는 신호레벨은 고레벨의 경우 VDD로 상승하고 저레벨은 Qc₁,Qc₂의 게이트들에 걸리는 Vss와 차동 증폭기 FET회로의 각 FET의 회로정수에 의해 결정되는 레벨로 클램프되어 출력된다.

그때 만일 회로정수를 적당히 결정해주고 출력저레벨이 Vss로 클램프 되게 하면, DCFL을 SiECL레벨로 구동시킬 수 있다.

제3도에 대하여 나타낸 상기 식 (3)을 만족시키는 조건으로는 전류원 FET의 게이트 폭(WCs)=부하FET의 게이트폭과 클랙프 FET의 게이트 폭의 합(W_L+c)로 하면 된다.

예를 들어, W_L+Wc-Vc10+10-20 또는 15+l5-20등으로 하면 된다.

제9도는 SiECL과 GaAs DCFL내의 논리레벨간의 상호관계를 나타낸다.

즉, SiECL회로에서는, 전압 V_DD(접지)를 기준전위로서 사용하며, 또한 V_OH와 V_OL을 논리 고레벨과 논리 저레벨로서 각각 -0.8V와 -1.8V를 사용한다. GaAs DCFL에서는, 변환회로의 저레벨 출력은 기준레벨 Vss에 의해 클램프되며, 또한 구동 FET Q_D의 임계레벨 V_th(-0.2V 내지 Vss)를 기준전압 Vss에 준하여 세트한다. 그때 만일 기준전압 Vss가 감소 또는 증가될 경우, 저레벨은 기준전압 Vss의 증가 또는 감소를 추종하게 되므로 내부논리는 변도되지 않는다.

만일 전술한 바와 같이 식(3)의 조건이 만족될 경우, 출력 저레벨 V_L은 기준레벨 V_SS와 동일하게 만들어질 수 있다.

그 다음, 본 발명의 또 다른 응용의 일실시예를 제10도를 참조하여 설명한다. 이것은 SiECL 레벨을 GaAs BFL(버퍼된 FET논리)로 변환시키기 위한 회로이다.

각 부분에 사용된 부호들은 제8도에서와 동일 부분들에 대해서는 동일한 부호를 사용한다. 이것은 제8도의 DCFL레벨로의 변환회로(II)와, 동일한 회로에 레벨전이 회로(IV)(GaAs BFL 내부회로의 레벨전이 회로와 동일한 회로)를 추가해서 형성된 변환회로(Ⅱ')이다. 제10도에서는, GaAs BFL 내부 회로의 일부인 구동 FEL Q_LLL와 구동 FET Q_DD에 형성되는 게이트회로와, 그리고 게이트 회로의 출력레벨을 변환시키기 위한 FET Qss, 다이오드 Dss 및 전류원 FET Q_SL로 형성되는 레벨 전이회로가 각각 도시되어 있다. 이와같이 BFL은 레벨전이 회로를 DCFL의 출력에 추가한 점에서 다르다.

DCFL에서는, 구동 FET의 V_th가 (+)가 아닐 경우, 입력에 저레벨을 가했을때 스위칭할 수 없으나 BFL에서는, 구동 FET의 V_th가 (-)일 경우 라도레벨전이를 버퍼에 의해 수행하기 때문에 스위칭이 가능하다.

이것은 GaAs IC에서는 V_th가 (-)쪽으로 할때 제조하기가 더욱 쉬워지므로 장점이다. 동작상의 차이는DCFL에서 구동 FET가 ON되면 출력이 V_OL=Vss가 될때까지 강하한다는 것이다·

한편, BFL에서도 구동 FET가 ON되면 버퍼의 전단에서의 레벨도 또한 V_ST지 떨어진다. 그러나, 구동FET의 임계값은 (-)이므로 FET를 OFF시키기 위해서는 레벨전이회로를 통해 저레벨을 구동 FET의 임계값 보다 낮게(-)가 되게 만든다.

그러므로, 제10도에서 나타낸 바와 같이, 저레벨 출력을 변환기회로(H)에 의해 Vss에 클램프하여 출력하고, 이 출력된 저레벨을 레벨 전이회로(IV)에 가하여 구동 FET의 임계값 Vth보다 낮게(-)로 만들어주므로 구동 FET를 OFF시킨다(임계값 Vth가 (-)가 된다.

본 발명에 의하면, 종래의 다이오드 클램프의 것과 비슷한 동작을 정전압현 FET에 의해 실현할 수 있으므로 다이오드 클램프형 차동 증폭 회로에서 발생하는 문제점 즉, 온도특성과 AC 특성의 열화가 다음과 같은 이유에 의해 해결될 수 있다.

(1) 온도특성

FET 레벨 클램프를 사용하기 때문에 다이오드의 온도특성의 영향을 받지 않는다. 그 뿐만 아니라 정전류 FET와 FET 레벨 클램프의 I-V곡선들의 온도 특성은 완전 동일하므로 클램프 레벨의 온도특성이 제거되는 장점이 있다.

(2) AC 특성

FET의 소오스와 드레인간의 용량과 게이트와 소오스간의 용량은 다이오드에 비해 아주 작기 때문에 AC특성에 열화를 현저히 작게할 수 있다.

Claims

입력에 연결되는 게이트와 공통 연결되는 소오스들을 각각 갖고 있는 제1 및 제2구동 FET(Q_l, Q₂)와, 상기 제1 및 제2구동 FFT의 공통 연결된 소오스들과 저전압원(V_EE)간에 연결되는 정전류 FET(Qcs).와, 그리고 상기 제1및 제2구동 FET의 각 드레인과 고전압원(V_DD)간에 각각 제공되는 부하회로들과 그리고 상기 제1구동 FET(Q_l) 또는 상기 제2구동 FET(Q₂)의 드레인에 연결되는 출력 단자(
, OUT)들을 포함하며, 상기 부하회로들은 각각 드레인이 상기 고전압원(V_DD)에 연결되며, 게이트와 소오스가 단락되어 상기 제2구동 FET(Q_l)의 드레인 또는 상기 제2구동 FET(Q₂)의 드레인에 연결되는 제1부하 FET(Q_l, QL₂)와, 드레인이 상기 고전압원에 연결되며, 소오스가 상기 제1구동 FET의 드레인 또는 상기제2구동 FET의 드레인에 연결되며 또한 정전압(V_GG)이 그의 게이트에 걸리는 제2부하 FET(Qc_l,Qc₂)에 의해 형성되는 것이 특징인 차동회로.
제1항에 있어서, 상기 제1부하 FET(Q_Ll, Q_L2), 상기 제2FET(Qc₁, Qc₂) 및 상기 정전류 FET(Qc)는 사실상 동일한 K값과 V_th를 가지며, 또한 상기 제1부하 FET와 상기 제 2부하 FET의 게이트 폭들외 합은 상기 정전류 FET의 게이트 폭과 사실상 동일한 것이 특징인 차동회로
제1항에 있어서, 상기 FET들을 MESFET로 형성되는 것이 특징인 차동회로.
고전압원(V_DD), 저전압원(V_EE) 및 상기 고전압원과 상기 저전압원간의 중간전압원(V_SS)과, 입력단자(P_l, P₂)들을 포함하며, 상기 입력단자에 연결되는 게이트와 공통 연결되는 상기 제1 및 제2구동 FET의소오스들을 각각이 갖는 제1및 제2구동 FET(Q_l, Q₂)와, 상기 제1및 제2구동 FET의 공통 연결되는 소오스와 저전압원간에 연결되는 정전류 FET(Qcs)와, 상기 제1 및 제2구동 FET의 각 드레인과 고전압원간에 각각 제공되는 부하회로(Q_Ll, Q_c1), (Q_L2, Q_C2)들과, 상기 제1 또는 제2구동 FET의 드레인에 연결되는 출력단자들과, 그리고 상기 고전압원(V_DD)과 상기 중간전압원간(Vss)에 제공되며, 또한 부하(Q_LL)와 구동FET(Qo)를 직렬로 제공하는 내부회로로 구성되는 변환기 회로를 포함하되, 상기 부하회로들 각각은 드레인이 상기 고전압원(V_DD)에 연결되며, 게이트와 소오스가 단락되어 상기 제1구동 FET(Q_l)의 드레인 또는상기 제2구동 FET(Q₂)의 드레인에 연결되는 제1부하 FET와, 드레인이 상기 고전압원에 연결되며, 소오스가 상기 제1구동 FET의 드레인 또는 상기 제2구동 FET의 드레인에 연결되며, 또한 상기 중간전압이 그의 게이트에 걸리는 제2부하 FET에 의해 형성되며, 상기 변환기 회로의 상기 출력단자는 상기 내부회로내의 상기 구동 FET의 게이트에 연결 되는 것이 특징인 집적회로 장치의 차동회로·
제4항에서 상기 변환기 회로의 출력과 상기 내부회로의 상기 구동 FET의 게이트 간에는 레벨전이회로(제10도의 IV)가 제공되는 것이 특징인 집적회로 장치의 차동회로.